KR20070070444A - 플래시 메모리 과도 삭제 검출 회로 및 검출 방법 - Google Patents

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Abstract

본 발명은 플래시 셀 프로그램 이네이블 신호를 지연시키는 신호 지연시켜 출력하는 신호 지연부 및 상기 신호 지연부의 신호에 따라 이네이블 되어, 플래시 셀 프로그램시 비트 라인에 인가되는 전원의 전압이 저하되는지 여부를 검사하는 전압 하락 검출부를 포함하여 이루어지는 플래시 메모리 과도 삭제 검출 회로 및 이를 이용한 과도 삭제 검출 방법에 관한 것으로, 플래시 메모리에서 발생하는 과도 삭제 여부를 보다 효율적으로 검사할 수 있는 효과가 있다.
과도 삭제(Over Erase), 노어 플래시, EEPROM

Description

플래시 메모리 과도 삭제 검출 회로 및 검출 방법{Method and Circuit for Verifying Over Erase of Flash Memory}
도 1은 임계 전압(Threshold Voltage)을 나타낸 일실시예 설명도.
도 2는 과도 삭제의 문제점을 나타낸 일실시예 설명도.
도 3은 종래 기술에 따른 사후 프로그램 바이어스(Post Program Bias) 인가를 설명하기 위한 일실시예 설명도.
도 4는 종래 기술에 따른 사후 프로그램 검사 바이어스(Post Program Verify Bias) 인가를 설명하기 위한 다른 일실시예 설명도.
도 5는 종래 기술에 따른 노어 플래시 EEPROM 사후 프로그램(NOR Flash EEPROM Post Program) 회로를 나타낸 일실시예 설명도.
도 6은 본 발명에 따른 노어 플래시 EEPROM 과도 삭제 검출회로를 나타낸 일실시예 설명도.
본 발명은 플래시 메모리 과도 삭제 검출 회로 및 이를 검출하기 위한 방법에 관한 것으로서, 더욱 상세하게는, 노어(NOR) 타입 플래시 EEPROM에서 과도 삭제를 검출할 수 있는 회로 및 이를 이용한 과도 삭제 검출 방법에 관한 것이다.
먼저, 도 1은 임계 전압(Threshold Voltage)을 나타낸 일실시예 설명도로서, 노어 플래시(NOR Flash) 전기적 소거 및 프로그램가능 읽기전용 기억장치(Electrically Erasable and Programmable Read Only Memory; 이하 'EEPROM')에 있어서, 프로그램 후 및 프로그램 소거 후의 임계 전압을 나타낸 것이다.
도 1에 도시된 바와 같이, 플래시 EEPROM 셀 어레이(array)는 프로그램 하면 임계 전압이 상승하고, 삭제(Erase) 후에는 임계 전압이 하락한다. 따라서, 프로그램된 셀과 삭제된 셀을 식별할 수 있다. 여기서, 플래시 메모리는 일괄 소거 방식을 사용하므로 도 1에 도시된 바와 같이, 삭제 후 일부 셀들의 임계 전압이 0V 이하가 되는, 과도 삭제(Over Erase) 상태가 발생할 수 있다.
도 2는 도 1에서 설명된 과도 삭제의 문제점을 나타낸 일실시예 설명도이다. 도 1을 참조하면, FC2(150) 플래시 메모리 셀에 과도 삭제가 발생한 상태에서, 프로그램된 FC1(140) 플래시 메모리 셀을 읽기 위해 워드라인 WL<1>(110)에 전압을 인가한다. 그리고, 다른 워드라인 WL<2>(120) ~ WL<n>(130)에는 0V가 인가된다.
이때, 턴 온(Turn On)되지 않아야 할 FC2(150) 플래시 메모리 셀에 과도 삭제가 발생하면, 게이트(Gate) 라인에 0V가 인가된 경우에도 소스 라인으로 전류가 흐르게 되어 턴 온(Turn On) 상태가 된다. 프로그램된 FC1(140) 플래시 메모리 셀 은 전류가 흐르지 않음에도 불구하고, 과도 삭제된 FC2(150) 플래시 메모리 셀로 인하여 삭제된 셀로 인식된다.
도 3은 종래 기술에 따른 사후 프로그램 바이어스(Post Program Bias) 인가를 설명하기 위한 일실시예 설명도이다. 상기와 같이, 과도 삭제된 플래시 메모리 셀들에 의한 오동작을 방지하기 위해, 삭제 동작을 수행한 후 사후 프로그램을 실행시켜 과도 삭제된 셀들의 임계 전압을 0V 이상으로 상승시킨다. 사후 프로그램은 플래시 메모리 셀의 드레인(Drain) 단자(31)에 5V를 인가하고, 게이트(Gate) 단자(32)와 소스(Source) 단자(33)에는 0V를 인가한다.
이때, 수평전계에 의해 소스(Source) 단자(32)로부터 유입된 전자들이 드레인(Drain)(31) 영역에서 드레인 애벌랜치 핫 캐리어(Drain Avalanche Hot Carrier) 를 발생시키고, 일부 전자들은 플래시 메모리 셀의 플로팅 게이트(Floating Gate)(34)로 주입(injection)되어, 과도 삭제된 플래시 메모리 셀들을 복구(recovery)한다.
또한, 도 4는 종래 기술에 따른 사후 프로그램 검사 바이어스(Post Program Verify Bias) 인가를 설명하기 위한 다른 일실시예 설명도이다. 앞서 살펴본 도 2와 같이, 과도 삭제된 플래시 메모리 셀인 경우에는, 게이트 단자(43)에 0V를 인가하여도 플래시 메모리 셀이 턴 온(Turn On)되므로, 과도 삭제가 되었는지 여부를 확인할 수 있다.
도 5는 종래 기술에 따른 노어 플래시 EEPROM 사후 프로그램(NOR Flash EEPROM Post Program) 회로를 나타낸 일실시예 설명도이다. 종래 기술에 따른 노 어 플래시 EEPROM 사후 프로그램 회로는 워드라인 디코더부(210)와, 플래시 셀 어레이부(220)와, 비트라인 디코더부(230)와, 센스 앰프부(240)와, 워드라인 디코드를 위한 X-Address 버스(Bus) 인 X-address 버스부(250), 사후 프로그램 이네이블(enable) 신호(Post_Pgm_En) 입력을 위한 프로그램 이네이블 입력단(270)과, 사후 프로그램 검증 이네이블(Post Program Verify Enable) 신호(Post_PgmVfy_En)를 입력하는 프로그램 검증 이네이블 입력단(260)과, 플래시 셀 프로그램 이네이블 신호 (Pgm_En) 단자인 셀 프로그램 이네이블 입력단(280)과, 비트라인 디코드를 위한 Y-Address 버스인 Y-Address 버스 입력단(290)과, 플래시 셀에 프로그램 데이터가 입력되는 버스인 PDATA 입력단(300)과, 플래시 셀을 읽은 결과가 출력되는 버스인 출력버스부(SADATA)(310)와, 플래시 셀 프로그램시 비트 라인에 전원을 인가하기 위한 VPPD(320)부를 포함하여 이루어진다. 상기 VPPD(320)부에 입력되는 전원은 5V 가 바람직하다.
이러한 종래기술에 따르면, 플래시 셀 어레이부의 삭제 후 사후 프로그램 이네이블(Post Program Enable) 신호(Post_Pgm_En)가 프로그램 이네이블 입력단(270)에 입력되고, Y-Address 를 순차적으로 증가시켜 도 3에 도시한 바와 같이, 플래시셀 어레이부(220)의 플래시 셀들을 사후 프로그램(Post Program) 시킨다.
그리고, 사후 프로그램 검증 이네이블(Post Program Verify Enable) 신호(Post_PgmVfy_En)가 프로그램 검증 이네이블 입력단(260)에 입력되면, 모든 어드레스(Address)를 순차적으로 증가시켜, 도 4에 도시된 바와 같이 플래시 셀 어레이부의 플래시 셀들을 사후 검증(Post Verify)하게 된다. 이때, 검증에 실패하면 과도 삭제로 인한 불량 칩으로 분류한다.
그러나, 상기와 같이, 종래 기술에 따르면, 플래시 EEPROM 소거 후 모든 Y-Address 에 사후 프로그램(Post Program)을 실시하고, 모든 어드레스에 대해 사후 프로그램 검증(Post Program Verify)을 실시해야 하므로, 테스트 시간이 길어질 뿐 아니라, 일부 과도 삭제된 플래시 셀들이 회복되어 불량이 아닌 정상 칩으로 분류될 수 있는 문제점이 있었다.
본 발명은 상술한 바와 같은 문제점을 해결하기 위한 것으로서, 사후 프로그램 검증을 수행하지 않고도 플래시 EEPROM의 과도 삭제를 검출할 수 있는 플래시 메모리 과도 삭제 검출 회로 및 과도 삭제 검출 방법을 제공하는 데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명은 플래시 셀 프로그램 이네이블 신호를 지연시키는 신호 지연시켜 출력하는 신호 지연부 및 상기 신호 지연부의 신호에 따라 이네이블 되어, 플래시 셀 프로그램시 비트 라인에 인가되는 전원의 전압이 저하되는지 여부를 검사하는 전압 하락 검출부를 포함하여 이루어지는 플래시 메모리 과도 삭제 검출 회로를 제공한다.
또한, 본 발명은 상기 플래시 셀 프로그램시 비트 라인에 인가되어, 플래시 셀 프로그램을 이네이블 시키는 신호를 지연시키는 단계 및 상기 신호 지연부의 신호에 따라 이네이블 되어, 플래시 셀 프로그램시 비트 라인에 인가되는 전원의 전압이 저하되는지 여부를 검사하는 단계를 포함하여 이루어지는 플래시 메모리 과도 삭제 검출 방법을 제공한다.
상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 더욱 분명해 질 것이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.
도 6은 본 발명에 따른 노어 플래시 EEPROM 과도 삭제 검출회로를 나타낸 일실시예 설명도이다. 도 6을 참조하면, 본 발명에 따른 노어 플래시 EEPROM 사후 프로그램 회로는 워드라인 디코더부(510)를 구비한다. 한편, 플래시 셀 어레이부(520)와, 비트라인 디코더부(530)와, 센스 앰프부(540)와, 워드라인 디코드를 위한 X-Address 버스(Bus)인 X-address 버스부(550)를 구비한다.
또한, 본 발명에 따른 노어 플래시 EEPROM 과도 삭제 검출회로는 플래시 셀 프로그램 이네이블 신호(Pgm_En)를 입력하기 위한 단자인 셀 프로그램 이네이블 입력단(580)과, 비트라인 디코드를 위한 Y-Address 버스인 Y-Address 버스 입력단(590)과, 플래시 셀에 프로그램 데이터가 입력되는 버스인 PDATA 입력단(600)을 구비하고, 또한 플래시 셀을 읽은 결과가 출력되는 버스인 출력버스부(SADATA)(610)를 구비한다.
한편, 본 발명에 따른 노어 플래시 EEPROM 과도 삭제 검출회로는 플래시 셀 프로그램시 비트 라인에 전원을 인가하기 위한 VPPD(620)부와, 전압 하락 여부를 검사하는 전압 하락 검출부(630)와, 프로그램 이네이블 신호를 일정 시간 지연시키는 신호 지연부(650)를 구비한다.
본 발명에 따른 노어 플래시 EEPROM 과도 삭제 검출회로의 작동 방법을 설명하면 다음과 같다.
먼저, 플래시셀 어레이부의 소거 후, 셀 프로그램 이네이블 입력단(580)을 통해 플래시 셀 프로그램 이네이블 신호(Pgm_En)를 입력한다.
다음, 상기 셀 프로그램 이네이블 신호(Pgm_En)는 신호 지연부(650)에 의해 일정 시간 지연된 후에, 전압 하락 검출부(630)에 입력된다.
그 후, 상기 지연되어 입력된 셀 프로그램 이네이블 신호(Pgm_En)는 전압 하락 검출부(630)를 이네이블 시키고, 상기 전압 하락 검출부(630)는 프로그램(Program) 간 사용하는 VPPD(620)을 검출한다. 이때, 플래시 셀 어레이부(520)의 플래시 셀들에 과도 삭제가 발생하여 VPPD(620) 전압이 하락하면, 전압 하락 검출부(630)는 이를 검출하여 검출 출력단(640)을 통해 출력하게 된다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다.
본 발명은 플래시 메모리에서 발생하는 과도 삭제 여부를 보다 효율적으로 검사할 수 있는 효과가 있다.

Claims (5)

  1. 플래시 셀 프로그램 이네이블 신호를 지연시키는 신호 지연시켜 출력하는 신호 지연부; 및
    상기 신호 지연부의 신호에 따라 이네이블 되어, 플래시 셀 프로그램시 비트 라인에 인가되는 전원의 전압이 저하되는지 여부를 검사하는 전압 하락 검출부
    를 포함하여 이루어지는 플래시 메모리 과도 삭제 검출 회로.
  2. 제 1 항에 있어서,
    상기 플래시 셀 프로그램 이네이블 신호는, 워드라인 디코더부에 입력되어 플래시 셀 프로그램을 이네이블 시키는 신호인 것을 특징으로 하는 플래시 메모리 과도 삭제 검출 회로.
  3. 제 1 항에 있어서,
    상기 플래시 셀 프로그램시 비트 라인에 인가되는 전원의 전압은 5V 인 것을 특징으로 하는 플래시 메모리 과도 삭제 검출 회로.
  4. 제 1 항에 있어서,
    상기 플래시는 노어 플래시 메모리인 것을 특징으로 하는 플래시 메모리 과도 삭제 검출 회로.
  5. 플래시 셀 프로그램시 비트 라인에 인가되어, 플래시 셀 프로그램을 이네이블 시키는 신호를 지연시키는 단계; 및
    상기 신호 지연부의 신호에 따라 이네이블 되어, 플래시 셀 프로그램시 비트 라인에 인가되는 전원의 전압이 저하되는지 여부를 검사하는 단계
    를 포함하여 이루어지는 플래시 메모리 과도 삭제 검출 방법.
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