KR20070060356A - Method of manufacturing semiconductor device - Google Patents

Method of manufacturing semiconductor device Download PDF

Info

Publication number
KR20070060356A
KR20070060356A KR1020050119666A KR20050119666A KR20070060356A KR 20070060356 A KR20070060356 A KR 20070060356A KR 1020050119666 A KR1020050119666 A KR 1020050119666A KR 20050119666 A KR20050119666 A KR 20050119666A KR 20070060356 A KR20070060356 A KR 20070060356A
Authority
KR
South Korea
Prior art keywords
hard mask
pattern
film
contact hole
photoresist pattern
Prior art date
Application number
KR1020050119666A
Other languages
Korean (ko)
Inventor
김중찬
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050119666A priority Critical patent/KR20070060356A/en
Publication of KR20070060356A publication Critical patent/KR20070060356A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects

Abstract

A method for manufacturing a semiconductor device is provided to acquire a uniform CD(Critical Dimension) from a micro pattern by preventing the generation of non-uniformity on a pattern due to the difference of temperature in a conventional reflow process using a tilt etching process on a hard mask layer. A semiconductor substrate(200) with a lower structure is provided. An interlayer dielectric is formed on the substrate to cover the lower structure. A hard mask layer is formed on the interlayer dielectric. A photoresist pattern for defining a contact hole forming region with a relatively large size compared to that of an aiming contact hole is formed on the hard mask layer. A tilt etching process is performed on the hard mask layer by using the photoresist pattern as an etch mask, so that a hard mask pattern(HM') with a relatively small sized lower portion compared to an upper portion is completed. The photoresist pattern is removed therefrom. A contact hole for exposing the lower structure to the outside is formed through the interlayer dielectric by performing etching using the hard mask pattern as an etch mask.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도. 1A to 1D are cross-sectional views illustrating processes for manufacturing a semiconductor device according to the related art.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도. 2A to 2D are cross-sectional views illustrating processes for manufacturing a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

200 : 반도체 기판 201 : 소자분리막200: semiconductor substrate 201: device isolation film

202 : 게이트 203a : 소오스영역 202: gate 203a: source region

203b : 드레인영역 204 : 절연막203b: drain region 204: insulating film

205a : 제1랜딩플러그 205b : 제2랜딩플러그205a: first landing plug 205b: second landing plug

206 : 층간절연막 207 : 감광막206: interlayer insulating film 207: photosensitive film

207a : 감광막패턴 HM : 하드마스크막207a: photosensitive film pattern HM: hard mask film

HM' : 하드마스크막패턴 H, H' : 콘택홀HM ': hard mask pattern H, H': contact hole

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 반도체 소자의 미세 콘택홀을 형성하는 방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a fine contact hole of a semiconductor device.

최근, 반도체 제조 기술의 진보와 더불어 반도체 소자의 고집적화가 급속하게 진행되고 있는 바, 기판 상에 형성되는 패턴에 대한 미세화 및 고정밀화의 필요성이 점점 높아지고 있다. In recent years, with the progress of semiconductor manufacturing technology, high integration of semiconductor devices has been rapidly progressed, and the necessity of miniaturization and high precision of patterns formed on substrates is increasing.

이에 수반해서, 하부 도전 패턴과 상부 도전 패턴간의 전기적 연결 통로인 콘택홀의 크기도 미세화가 요구되고 있으며, 따라서, 콘택홀의 크기를 줄이기 위한 많은 기술들이 연구 개발되고 있다. Accordingly, the size of the contact hole, which is an electrical connection path between the lower conductive pattern and the upper conductive pattern, is also required to be miniaturized, and therefore, many techniques for reducing the size of the contact hole have been researched and developed.

여기서, 상기 콘택홀을 형성하기 위해, 통상의 반도체 제조 공정에서는 감광막을 식각 베리어로 이용하여 하층 박막을 식각하는 리소그라피(lithography) 공정을 적용하고 있다. In this case, in order to form the contact hole, a lithography process of etching a lower layer thin film using a photosensitive film as an etching barrier is applied in a conventional semiconductor manufacturing process.

즉, 종래에는 식각 대상층 상에 감광막 도포, 노광 및 현상을 통해 콘택홀 형성 영역을 정의하는 감광막 패턴을 형성한 상태에서, 상기 감광막 패턴을 식각 베리어로하여 상기 식각 대상층을 식각하여, 콘택홀을 형성한다.That is, in the prior art, the photoresist pattern is formed on the etching target layer through application, exposure and development of the photoresist layer, and the etching target layer is etched using the photoresist pattern as an etching barrier to form a contact hole. do.

그런데, 상기와 같은 방법으로는 미세 크기의 콘택홀을 형성하는데 어려움이 있다. 즉, 식각 베리어로 사용하는 감광막 패턴은 감광막의 도포, 노광 및 현상을 통해 형성되고, 이때, 기존의 노광 장비로 구현할 수 있는 패턴의 임계 치수가 한정되어져 있으므로, 그 임계 치수 이하의 크기을 갖는 미세 콘택홀은, 단지, 전술한 방법만으로는 형성하기 어렵다.However, there is a difficulty in forming a contact hole having a fine size by the above method. That is, the photoresist pattern used as an etching barrier is formed through the application, exposure and development of the photoresist. At this time, since the critical dimension of the pattern that can be implemented by the existing exposure equipment is limited, the micro contact having a size smaller than or equal to the critical dimension The hole is difficult to be formed only by the above-described method.

따라서, 종래에는 100nm 정도의 미세 콘택홀을 구현하기 위해 감광막의 리플로우(reflow) 공정을 적용하고 있다. Therefore, conventionally, a reflow process of the photoresist film is applied to realize a fine contact hole of about 100 nm.

이하에서는 도 1a 내지 도 1d를 참조하여 종래의 리플로우 공정을 포함하는 반도체 소자의 제조방법을 설명하도록 한다. Hereinafter, a method of manufacturing a semiconductor device including a conventional reflow process will be described with reference to FIGS. 1A to 1D.

도 1a를 참조하면, 소자분리막(101)이 구비되고 게이트(102)가 형성되며, 상기 게이트(102) 양측의 기판 표면 내에 소오스영역(103a) 및 드레인영역(103b)이 형성됨과 아울러 상기 소오스영역(103a) 및 드레인영역(103b) 상에 게이트(102) 높이 정도의 제1 및 제2랜딩플러그(105a, 105b)가 형성되고, 그 이외의 기판 영역 상에는 게이트(102) 높이 정도의 절연막(104)이 형성된 반도체 기판(100)을 마련한다. Referring to FIG. 1A, an isolation layer 101 is formed, a gate 102 is formed, a source region 103a and a drain region 103b are formed on a surface of a substrate on both sides of the gate 102, and the source region is formed. The first and second landing plugs 105a and 105b having the height of the gate 102 are formed on the 103a and the drain region 103b, and the insulating film 104 of the height of the gate 102 is formed on the other substrate regions. ) To form a semiconductor substrate 100.

여기서, 상기 제1랜딩플러그(105a)는 소오스영역(103a)과 콘택되도록 형성된 캐패시터용 랜딩플러그이고, 상기 제2랜딩플러그(105b)는 드레인영역(103b)과 콘택되도록 형성된 비트라인용 랜딩플러그이다. Here, the first landing plug 105a is a capacitor landing plug formed to contact the source region 103a, and the second landing plug 105b is a bit line landing plug formed to contact the drain region 103b. .

다음으로, 상기 제1 및 제2랜딩플러그(105a, 105b)를 포함한 기판 결과물 전면 상에 BPSG(Boro-phospho Silicate Glass)막과 같은 층간절연막(106)을 형성하고, 그 표면을 평탄화한다. 그런 다음, 상기 층간절연막(106) 상에 약 2000Å 두께의 감광막(107)을 형성한다. Next, an interlayer insulating film 106 such as a BOSG (Boro-phospho Silicate Glass) film is formed on the entire surface of the substrate including the first and second landing plugs 105a and 105b, and the surface thereof is planarized. Then, on the interlayer insulating film 106, a photosensitive film 107 having a thickness of about 2000 mW is formed.

도 1b를 참조하면, KrF 노광 장비를 사용한 노광 및 현상 공정을 통해 상기 감광막을 식각하여 콘택홀 형성 영역을 노출시키는 감광막패턴(107a)을 형성한다. 이때, 상기 KrF 노광 장비의 해상도 한계와 관련하여 상기 KrF 노광 장비를 이용해서 형성한 감광막패턴(107a)은 약 140nm 정도의 폭을 갖는다. Referring to FIG. 1B, the photoresist layer is etched through an exposure and development process using KrF exposure equipment to form a photoresist pattern 107a exposing the contact hole formation region. At this time, in relation to the resolution limit of the KrF exposure equipment, the photosensitive film pattern 107a formed using the KrF exposure equipment has a width of about 140 nm.

도 1c를 참조하면, 상기 감광막패턴의 폭을 감소시키기 위해 열을 가하여 감 광막패턴을 유동시키는 리플로우 공정을 수행한다. 이를 통해, 약 100nm 정도의 폭을 갖는 리플로우된 감광막패턴(107b)이 형성된다. Referring to FIG. 1C, a reflow process of flowing the photoresist pattern by applying heat to reduce the width of the photoresist pattern is performed. As a result, a reflowed photosensitive film pattern 107b having a width of about 100 nm is formed.

도 1d를 참조하면, 상기 리플로우된 감광막패턴을 식각마스크로 이용해서 층간절연막(106)을 식각하여 제2랜딩플러그(105b)를 노출시키는 콘택홀(H)을 형성한다. 그리고 나서, 상기 리플로우된 감광막패턴을 제거한다. Referring to FIG. 1D, the interlayer insulating layer 106 is etched using the reflowed photoresist pattern as an etch mask to form a contact hole H exposing the second landing plug 105b. Then, the reflowed photoresist pattern is removed.

이후, 도시하지는 않았지만, 상기 콘택홀(H)을 매립하도록 층간절연막(106) 상에 비트라인용 도전막을 형성하고, 계속해서 공지된 후속공정을 차례로 수행하여 반도체 소자를 제조한다. Subsequently, although not shown, a conductive film for bit lines is formed on the interlayer insulating film 106 to fill the contact hole H, and then a subsequent known step is sequentially performed to manufacture a semiconductor device.

이와 같이, 감광막의 리플로우 공정을 사용하면, 노광 장비의 해상력 한계를 어느 정도 극복하고 최초 형성된 감광막패턴(107a) 보다 최대 약 40nm 정도 폭이 수축된 100nm 정도의 CD(Critical Dimension)를 갖는 미세 패턴을 구현할 수 있다. As described above, when the reflow process of the photoresist film is used, a fine pattern having a CD (Critical Dimension) of about 100 nm that overcomes the resolution limit of the exposure equipment to some extent and has a width of about 40 nm wider than the first formed photoresist pattern 107a. Can be implemented.

그러나, 전술한 감광막의 리플로우를 이용한 미세 콘택홀 형성 공정의 경우, 리플로우된 감광막패턴(107b)의 측면부가 둥근 모양을 가지는데, 감광막이 리플로우되는 정도가 온도에 민감하여 기판 전지역에 걸쳐 균일한 리플로우 프로파일을 얻기 힘들기 때문에, 패턴의 CD 제어가 어렵고 균일한 크기의 콘택홀을 갖는 패턴을 형성하는 것이 어렵다는 문제점이 있다. However, in the above-described fine contact hole formation process using the reflow of the photoresist film, the side surface portion of the reflowed photoresist film pattern 107b has a rounded shape. Since it is difficult to obtain a uniform reflow profile, it is difficult to control the CD of the pattern and to form a pattern having contact holes of uniform size.

또한, 종래 기술은 감광막의 종류에 따라 리플로우되는 특성이 달라지므로 리플로우를 위해 사용가능한 감광막의 선정 기준이 까다롭다는 한계점이 있다. In addition, the prior art has a limitation in that the selection criteria of the photoresist film that can be used for reflow is difficult because the characteristics of reflow vary according to the type of photoresist film.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것 으로서, 종래 리플로우 공정에서의 감광막의 온도에 대한 민감성으로 인한 CD의 불균일성(non-uniformity) 문제를 개선할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다. Accordingly, the present invention has been made to solve the above-mentioned conventional problems, the semiconductor device that can improve the non-uniformity problem of the CD due to the sensitivity to the temperature of the photosensitive film in the conventional reflow process The purpose is to provide a method of manufacturing.

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 하부구조물을 구비한 반도체 기판을 제공하는 단계; 상기 하부구조물을 덮도록 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막 상에 하드마스크막을 형성하는 단계; 상기 하드마스크막 상에 소망하는 크기 보다 큰 콘택홀 형성 영역을 정의하는 감광막패턴을 형성하는 단계; 상기 감광막패턴을 식각마스크로 이용해서 하드마스크막을 경사 식각하여 하단부 개구 크기가 상단부 개구 크기 보다 작은 하드마스크막패턴을 형성하는 단계; 상기 감광막패턴을 제거하는 단계; 상기 하드마스크막패턴을 식각마스크로 이용해서 층간절연막을 식각하여 상기 감광막패턴의 폭 보다 작은 폭을 가지면서 하부구조물을 노출시키는 콘택홀을 형성하는 단계; 및 상기 잔류된 하드마스크막패턴을 제거하는 단계;를 포함한다. The semiconductor device manufacturing method of the present invention for achieving the above object comprises the steps of providing a semiconductor substrate having a lower structure; Forming an interlayer insulating film on the substrate to cover the substructure; Forming a hard mask film on the interlayer insulating film; Forming a photoresist pattern on the hard mask layer, the photoresist pattern defining a contact hole formation region larger than a desired size; Forming a hard mask layer pattern having a lower end opening size smaller than an upper end opening size by obliquely etching the hard mask layer using the photoresist pattern as an etching mask; Removing the photoresist pattern; Etching the interlayer insulating layer using the hard mask pattern as an etch mask to form a contact hole exposing a lower structure while having a width smaller than that of the photoresist pattern; And removing the remaining hard mask film pattern.

여기서, 상기 하드마스크막은 TEOS막으로 1000∼4000Å의 두께로 형성한다.Herein, the hard mask film is formed of a TEOS film with a thickness of 1000 to 4000 GPa.

(실시예)(Example)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다. 2A through 2D are cross-sectional views illustrating processes of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 2a를 참조하면, 소자분리막(201)이 구비되고 게이트(202)가 형성되며, 상기 게이트(202) 양측의 기판 표면 내에 소오스영역(203a) 및 드레인영역(203b)이 형성됨과 아울러 상기 소오스영역(203a) 및 드레인영역(203b) 상에 게이트(202) 높이 정도의 제1 및 제2랜딩플러그(205a, 205b)가 형성되고, 그 이외의 기판 영역 상에는 게이트(202) 높이 정도의 절연막(204)이 형성된 반도체 기판(200)을 마련한다.Referring to FIG. 2A, a device isolation layer 201 is provided, a gate 202 is formed, and source and drain regions 203a and 203b are formed on the substrate surfaces on both sides of the gate 202, and the source region is formed. The first and second landing plugs 205a and 205b having the height of the gate 202 are formed on the 203a and the drain region 203b, and the insulating film 204 having the height of the gate 202 is formed on the other substrate region. ) To form a semiconductor substrate 200.

여기서, 상기 제1랜딩플러그(205a)는 소오스영역(203a)과 콘택되도록 형성된 캐패시터용 랜딩플러그이고, 상기 제2랜딩플러그(205b)는 드레인영역(203b)과 콘택되도록 형성된 비트라인용 랜딩플러그이다. Here, the first landing plug 205a is a capacitor landing plug formed to contact the source region 203a, and the second landing plug 205b is a bit line landing plug formed to contact the drain region 203b. .

다음으로, 상기 제1 및 제2랜딩플러그(205a, 205b)를 포함한 기판 결과물 전면 상에 BPSG막과 같은 층간절연막(206)을 형성하고, 그 표면을 평탄화한다. 여기서, 상기 표면이 평탄화된 층간절연막(206)의 두께는 1000∼2000Å이 되도록 한다. Next, an interlayer insulating film 206 such as a BPSG film is formed on the entire surface of the substrate including the first and second landing plugs 205a and 205b, and the surface thereof is planarized. Herein, the thickness of the interlayer insulating film 206 having the planarized surface is set to 1000 to 2000 GPa.

그런 다음, 상기 층간절연막(206) 상에 TEOS막과 같은 하드마스크막(HM)을 1000∼4000Å의 두께로 형성하고, 이어서, 상기 하드마스크막(HM) 상에 약 2000Å 두께의 감광막(207)을 형성한다. Then, a hard mask film HM, such as a TEOS film, is formed on the interlayer insulating film 206 to a thickness of 1000 to 4000 GPa, and then a photoresist film 207 having a thickness of about 2000 GPa is formed on the hard mask film HM. To form.

도 2b를 참조하면, KrF 노광 장비를 사용한 노광 및 현상 공정을 통해 상기 감광막을 식각하여 소망하는 크기 보다 큰 콘택홀 형성 영역을 정의하는 감광막패턴(207a)을 형성한다. 이때, 상기 KrF 노광 장비의 해상도 한계와 관련하여 상기 KrF 노광 장비를 이용해서 형성한 감광막패턴(207a)은 약 140nm 정도의 폭을 갖는다. Referring to FIG. 2B, the photoresist layer is etched through an exposure and development process using KrF exposure equipment to form a photoresist pattern 207a defining a contact hole formation region larger than a desired size. At this time, in relation to the resolution limit of the KrF exposure equipment, the photoresist pattern 207a formed by using the KrF exposure equipment has a width of about 140 nm.

그런 다음, 상기 감광막패턴(207a)을 식각마스크로 이용해서 하드마스크막을 경사 식각하여 하단부 개구 크기가 상단부 개구 크기 보다 작은 하드마스크막패턴(HM')을 형성한다. Thereafter, the hard mask layer is etched using the photoresist pattern 207a as an etching mask to form a hard mask layer pattern HM 'having a lower end opening size smaller than the upper end opening size.

도 2c를 참조하면, 감광막패턴을 제거한 상태에서, 상기 하드마스크막패턴(HM')을 식각마스크로 이용해서 층간절연막(206)을 식각하여 상기 감광막패턴의 폭 보다 작은 100nm 정도의 폭을 가지면서 비트라인용 하부구조물인 제2랜딩플러그(205b)를 노출시키는 콘택홀(H')을 형성한다. 여기서, 상기 층간절연막(206)의 식각시에도 경사 식각을 수행할 수 있다. Referring to FIG. 2C, in the state where the photoresist pattern is removed, the interlayer insulating layer 206 is etched using the hard mask pattern HM ′ as an etch mask to have a width of about 100 nm smaller than the width of the photoresist pattern. A contact hole H 'exposing the second landing plug 205b, which is a substructure for the bit line, is formed. Here, the inclined etching may be performed even when the interlayer insulating layer 206 is etched.

도 2d를 참조하면, 상기 잔류된 하드마스크막패턴을 CMP(chemical mechanical polishing)하여 제거한다. Referring to FIG. 2D, the remaining hard mask film pattern is removed by chemical mechanical polishing (CMP).

이와 같이, 본 발명은 미세 크기의 콘택홀을 형성하기 위해 종래의 감광막 리플로우 공정을 사용하지 아니하고 콘택홀을 형성할 층간절연막 상에 하드마스크막과 감광막을 차례로 형성한 후, 소망하는 폭 보다 큰 폭으로 식각된 감광막패턴을 식각마스크로 이용해서 상기 하드마스크막을 경사 식각함으로써 감광막패턴보다 작은 폭을 갖는 하드마스크막패턴을 형성한 다음, 상기 하드마스크막패턴을 식각마스크로 이용해서 층간절연막을 식각한다. As described above, the present invention sequentially forms a hard mask film and a photoresist film on the interlayer insulating film to form the contact hole without using a conventional photoresist film reflow process to form a contact hole of a fine size, and then the larger than the desired width. A hard mask film pattern having a width smaller than that of the photoresist pattern is formed by obliquely etching the hard mask film using the photoresist pattern etched with the width as an etch mask, and the interlayer insulating film is etched using the hard mask pattern as the etch mask. do.

종래의 감광막 리플로우 공정의 경우 리플로우시 감광막이 온도에 민감히 반응하기 때문에 기판 전영역에 걸쳐 균일한 리플로우 프로파일을 얻기 어렵고, 그에 따라, 균일한 CD를 갖는 패턴을 형성하기 어렵다는 문제점이 있었다. In the conventional photosensitive film reflow process, since the photosensitive film reacts sensitively to temperature during reflow, it is difficult to obtain a uniform reflow profile over the entire area of the substrate, and thus, it is difficult to form a pattern having a uniform CD.

그러나, 본 발명은 종래의 리플로우 공정을 사용하지 않고 하드마스크막의 경사 식각에 의해 미세 패턴을 구현하기 때문에 온도 차에 의한 패턴의 불균일화 문제가 발생하지 아니하므로 종래 보다 균일한 CD를 갖는 미세 패턴을 형성할 수 있다. However, since the present invention implements the fine pattern by the inclined etching of the hard mask film without using the conventional reflow process, the problem of non-uniformity of the pattern due to the temperature difference does not occur. Can be formed.

또한, 본 발명은 하드마스크막의 형성 두께와 그 식각면의 경사각을 조절함으로써, 콘택홀의 CD를 조절할 수 있기 때문에, 종래의 리플로우에 의한 미세 콘택홀 형성 방식보다 CD 조절이 용이하다는 잇점이 있다. In addition, since the CD of the contact hole can be controlled by adjusting the formation thickness of the hard mask film and the inclination angle of the etching surface, the CD is easier to control than the conventional method for forming a fine contact hole by reflow.

부가적으로, 종래의 리플로우 공정에서는 감광막 종류에 따라 리플로우 특성이 변화하므로 감광막 선정 기준이 까다로왔지만, 본 발명은 리플로우 공정을 사용하지 않으므로 감광막 선택의 폭이 넓어진다는 잇점이 있다. In addition, in the conventional reflow process, since the reflow characteristic is changed according to the photoresist type, the selection criteria of the photoresist film are difficult. However, the present invention does not use the reflow process, and thus, the selection of the photoresist film is broadened.

이후, 도시하지는 않았지만, 상기 콘택홀(H')을 매립하도록 층간절연막(206) 상에 비트라인용 도전막을 형성하고, 계속해서 공지된 후속공정을 차례로 수행하여 반도체 소자를 제조한다. Subsequently, although not shown, a bit line conductive film is formed on the interlayer insulating film 206 so as to fill the contact hole H ', and then successive known processes are sequentially performed to manufacture a semiconductor device.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

이상에서와 같이, 본 발명은 종래의 감광막 리플로우 공정 대신에 하드마스크막의 경사 식각에 의해 미세 콘택홀을 구현하기 때문에 종래 리플로우 공정에서의 온도 차에 의한 패턴의 불균일화 문제가 발생하지 아니하므로 종래 보다 균일한 CD를 갖는 미세 패턴을 형성할 수 있다. As described above, since the present invention implements the fine contact hole by the inclined etching of the hard mask film instead of the conventional photosensitive film reflow process, the problem of pattern unevenness due to the temperature difference in the conventional reflow process does not occur. It is possible to form a fine pattern having a more uniform CD than conventionally.

또한, 본 발명은 하드마스크막의 형성 두께와 그 식각면의 경사각을 조절함으로써, 콘택홀의 CD를 조절할 수 있기 때문에, 종래의 리플로우에 의한 미세 콘택홀 형성 방식보다 CD 조절이 용이하다. In addition, since the CD of the contact hole can be adjusted by adjusting the formation thickness of the hard mask layer and the inclination angle of the etching surface, the CD is easier to control than the conventional method of forming a fine contact hole by reflow.

부가적으로, 본 발명은 종래의 리플로우 공정에서와 같이 감광막 종류가 콘택홀의 CD 변동에 직접적인 영향을 끼치지 않기 때문에 감광막 선택의 폭이 넓어진다는 잇점이 있다. In addition, the present invention has the advantage that the selection of the photoresist film is widened because the photoresist type does not directly affect the CD variation of the contact hole as in the conventional reflow process.

Claims (3)

하부구조물을 구비한 반도체 기판을 제공하는 단계; Providing a semiconductor substrate having a substructure; 상기 하부구조물을 덮도록 기판 상에 층간절연막을 형성하는 단계; Forming an interlayer insulating film on the substrate to cover the substructure; 상기 층간절연막 상에 하드마스크막을 형성하는 단계; Forming a hard mask film on the interlayer insulating film; 상기 하드마스크막 상에 소망하는 크기 보다 큰 콘택홀 형성 영역을 정의하는 감광막패턴을 형성하는 단계; Forming a photoresist pattern on the hard mask layer, the photoresist pattern defining a contact hole formation region larger than a desired size; 상기 감광막패턴을 식각마스크로 이용해서 하드마스크막을 경사 식각하여 하단부 개구 크기가 상단부 개구 크기 보다 작은 하드마스크막패턴을 형성하는 단계; Forming a hard mask layer pattern having a lower end opening size smaller than an upper end opening size by obliquely etching the hard mask layer using the photoresist pattern as an etching mask; 상기 감광막패턴을 제거하는 단계; Removing the photoresist pattern; 상기 하드마스크막패턴을 식각마스크로 이용해서 층간절연막을 식각하여 상기 감광막패턴의 폭 보다 작은 폭을 가지면서 하부구조물을 노출시키는 콘택홀을 형성하는 단계; 및 Etching the interlayer insulating layer using the hard mask pattern as an etch mask to form a contact hole exposing a lower structure while having a width smaller than that of the photoresist pattern; And 상기 잔류된 하드마스크막패턴을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. Removing the remaining hard mask film pattern. 제 1 항에 있어서, 상기 하드마스크막은 1000∼4000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법. The method of manufacturing a semiconductor device according to claim 1, wherein the hard mask film is formed to a thickness of 1000 to 4000 GPa. 제 1 항에 있어서, 상기 하드마스크막은 TEOS막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법. The method of claim 1, wherein the hard mask layer is formed of a TEOS layer.
KR1020050119666A 2005-12-08 2005-12-08 Method of manufacturing semiconductor device KR20070060356A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050119666A KR20070060356A (en) 2005-12-08 2005-12-08 Method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050119666A KR20070060356A (en) 2005-12-08 2005-12-08 Method of manufacturing semiconductor device

Publications (1)

Publication Number Publication Date
KR20070060356A true KR20070060356A (en) 2007-06-13

Family

ID=38356386

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050119666A KR20070060356A (en) 2005-12-08 2005-12-08 Method of manufacturing semiconductor device

Country Status (1)

Country Link
KR (1) KR20070060356A (en)

Similar Documents

Publication Publication Date Title
US20010029105A1 (en) Semiconductor device and method for manufacturing the same
US7687403B2 (en) Method of manufacturing flash memory device
KR102056444B1 (en) Etching to reduce line wiggling
KR100726148B1 (en) Manufacturing method for semiconductor device
KR20070060356A (en) Method of manufacturing semiconductor device
KR100390912B1 (en) Method for forming contact hole of semiconductor device
KR100657083B1 (en) Method for fabricating semiconductor devices
KR100990933B1 (en) Method for manufacturing semiconductor device
KR20080060311A (en) Method for forming contact hole in semiconductor device
KR100460718B1 (en) Method for manufacturing metal insulator metal capacitor
KR100723789B1 (en) Method of planarization a semiconductor device
KR100721591B1 (en) Manufacturing method for semiconductor device
KR0139575B1 (en) Method of manufacture in semiconductor device
KR20030052664A (en) Method for forming nano metal line pattern
KR20050074756A (en) Method of forming ultra fine contact hole for semiconductor device
KR100524812B1 (en) A forming method of bitline using ArF photolithography
KR100895826B1 (en) Method for forming contact hole in semiconductor device
KR100427718B1 (en) Method for manufacturing a semiconductor device
US7943053B2 (en) Method of forming a micro pattern in semiconductor device
US20020068376A1 (en) Method for fabricating contact hole
KR100515372B1 (en) Method for forming fine pattern of semiconductor device
KR100769206B1 (en) Method for manufacturing a semiconductor device
KR19990055129A (en) Method for forming contact hole in semiconductor device
KR20030056321A (en) A forming method for self align contact of semiconductor device
KR20020046681A (en) method for forming contact hole semiconductor device

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination