KR20070057634A - 고 이득, 고 효율의 전력 증폭기 - Google Patents

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Abstract

증폭기는, 구동단을 포함하는 다수의 증폭단을 가진 주 증폭 회로 및, 구동단을 포함하는 다수의 증폭단을 가진 보조 증폭 회로를 구비한다. 스플리터(splitter) 회로는 입력 신호를 분할하여, 주 증폭 경로와 보조 증폭 경로 간에 입력 신호를 분할할 시에 경로 비대칭(path asymmetry)을 제공한다. 보조 증폭 회로의 구동단은, 증폭 회로의 경로에 이득 비대칭을 제공하도록 주 증폭 회로의 구동단의 전력 정격보다 높은 전력 정격을 갖는다.
주 증폭 회로, 보조 증폭 회로, 스플리터 회로, 구동단.

Description

고 이득, 고 효율의 전력 증폭기{HIGH GAIN, HIGH EFFICIENCY POWER AMPLIFIER}
도 1은 도허티형(Doherty-type) 증폭단을 이용한 증폭기의 블록도.
도 2는 본 발명의 한 실시예의 블록도.
도 3은 본 발명의 다른 실시예의 블록도.
본 발명은 일반적으로 RF 전력 증폭기에 관한 것으로서, 특히, 바람직한 시스템 선형성(linearity)을 유지하면서, 고 전력 RF 전력 증폭기의 전체 효율을 개선하는 것에 관한 것이다.
RF 통신 응용과 같은 RF 전력 증폭기의 설계에서는, 바람직한 시스템 선형성을 유지하면서, 증폭기 또는 증폭 시스템의 효율을 개선하는 것이 바람직하다. 선형성 및 효율은, 종종 적절한 RF 증폭 시스템을 구성할 시에 설계 특성과 경쟁한다. 대역 내의 인접한 RF 신호 간의 간섭을 감소시키고, 대역 내에 증폭 신호를 유지하여, 왜곡을 감소시키기 위해 선형성을 필요로 하지만, 대부분의 선형 증폭기 또한 보통 가장 비효율적이다.
효율을 개선하는데 이용되는 여러 상이한 증폭기 설계가 있다. 하나의 설계가 도허티형 또는 도허티 증폭기이며, 이는 주 증폭기 또는 반송파 및, 고 입력 신호 레벨을 취급하는 보조 또는 피크 증폭기를 이용한다. 즉, 입력 신호 레벨의 어떤 범위 내에서는, 일반적으로 주 증폭기만이 연산하여, 원하는 신호 이득을 제공한다. 그러나, 고 입력 신호 레벨에서는, 보조 증폭기가 또한 동작을 개시하여, 도허티 증폭기의 전체 이득에 기여한다.
도허티 증폭기는, 통상의 AB급 증폭기에 의해 달성되는 RF/마이크로파 증폭기 효율을 개선하는 방법을 제공한다. 도허티 증폭기가 증폭기 출력에서 달성 가능한 최대 전력에서 백오프(back off)되는 전력 레벨로 동작할 시에 이점이 달성된다. 도허티 증폭기 설계에 대한 약간의 예들은, 명칭이 "High Efficiency Amplifier"인 미국 특허 제6,922,102호 및, 명칭이 "High Efficiency Amplifier and Method of Designing Same"인 미국 특허 출원 제10/795,055호에서 설명되며, 이 특허 및 특허 출원의 양방은 여기서 전적으로 참조로 포함된다. 일반적으로, 대부분의 응용에서, 이와 같은 도허티 증폭기의 전력 이득은 전력 증폭기가 필요로 하는 전체 이득을 제공하기에 충분치 않다. 이와 같은 경우에, 도허티 증폭기에 하나 이상의 부가적인 이득단 또는 증폭단이 배치된다. 통상적으로, 도허티단 바로 앞에 위치하는 이득단은 도 1에 도시된 바와 같이 AB급 장치이다. 이런 선택은 일반적으로, 구동단이 A급 증폭기인 경우에 발생하는 시스템 효율의 저하 및, 구동단이 또한 도허티 증폭기인 경우에 발생하는 시스템 선형성의 저하를 고려하여, 효율 및 선형성 간의 절충(compromise)이다.
그러나, 또한 도허티 증폭기인 구동단은, 전체 시스템 선형성이 A급 및 AB급 구동단을 이용하는 것에 비해 저하될지라도, 보다 양호한 시스템 효율을 제공한다. 도 1에 도시된 바와 같은 현존하는 설계는 원하는 효율을 달성하지 못한다. 그래서, 시스템 선형성의 상당한 손실을 갖지 않고 구동단 효율을 개선함으로써 보다 양호한 시스템 효율을 달성하는 것이 바람직하다. 후술하는 바와 같이, 본 발명은 이들 바람직한 특성 및 여기에 주지되는 바와 같은 다른 목적을 달성한다.
본 발명은, 효율 증진 양태와 협력하는 다수의 증폭단을 포함하는 주 증폭 회로 및 보조 증폭 회로를 가진 도허티 증폭기를 이용하여 종래 기술의 결점을 처리한다. 본 발명의 증폭기의 증폭 회로의 각각은 구동단을 포함한다. 본 발명의 한 양태에 따르면, 보조 증폭 회로의 구동단은, 증폭 회로의 경로에 이득 비대칭을 제공하도록 주 증폭 회로의 전력 정격보다 높은 전력 정격을 갖는다. 본 발명의 다른 양태에 따르면, 커플러(coupler)를 이용하여, 입력 신호의 비대칭 분할(split)을 보조 증폭 회로 및 주 증폭 회로를 통해 여러 경로에 제공한다. 본 발명의 또 다른 양태에 따르면, 보조 증폭 회로는, 보조 증폭 회로의 다수의 단에 대한 바이어스 상태(bias conditions)의 조합에 의해 결정되는 턴온(turn-on) 특성을 갖는다. 이와 같이, 본 발명은, 시스템 선형성에 대한 상당한 저하 없이 구동기 효율을 개선함으로써 전체 증폭기 효율을 개선하는 방법을 제공한다.
도 1은, 상술한 바와 같이, AB급 증폭기에 의해 구동되는 도허티 증폭기 설 계를 도시한 것이다. 도허티 증폭기(10)는, 주 또는 반송파 증폭 회로(12) 및 보조 증폭 회로 또는 피크 증폭 회로(14)를 포함한다. 여기서, 용어 "보조" 및 "피크"는 보조 증폭 회로를 나타내기 위해 서로 교환 가능하게 이용되는데, 그 이유는 보조 증폭 회로가 종종, 예컨대 신호 피크에서와 같은 입력 신호의 레벨에 기초하여 동작할 수 있기 때문이다. 마찬가지로, 주 증폭 회로(12)는 또한 반송파 증폭 회로로서 지칭된다. 입력 커플러와 같은 스플리터 회로(16)는, 입력 신호(18)를, 주 증폭 회로(12)를 통하는 경로(20)와 피크 증폭 회로(14)를 통하는 경로(22) 사이로 분할하도록 구성되어 동작할 수 있다. 입력 신호(18)는 커플러(16)의 한 단자에 입력되고, 다른 입력 단자는 예컨대 50 옴 부하(24)로 적절히 종결된다. 증폭기(10)는 구동기 또는 구동 증폭단(26)을 포함하며, 이는 입력 신호(18)를 증폭하여 증폭 신호(18a)를 도허티 증폭 회로에 제공한다. 주 증폭 회로(12) 및 피크 증폭 회로(14)의 출력은 예컨대 커플러 회로(30)와 적절히 결합된다. 증폭기의 출력은 단자(34)에 제공되지만, 커플러 회로(30)의 다른 단자는 적당한 부하(32)로 종결된다. 적절한 신호 커플링단 및 커플러 부하(32)의 설계에 대해서는 상술한 바와 같은 미국 특허 제6,922,102호 및 미국 특허 출원 제10/795,055호에서 설명된다.
도 2는, 구동단(42) 및 주 또는 피크 증폭기의 부가적인 단(44)을 포함하는 주 증폭 회로(40)를 포함하는 다단 도허티 증폭기 설계를 이용하는 본 발명의 한 실시예를 도시한다. 증폭 회로(38)는 또한 다단을 포함하는 보조 또는 피크 증폭 회로(46)를 포함한다. 도 2의 실시예에서, 구동단(48)은 피크 증폭단(50)과 같은 부가적인 단의 앞에 위치한다. 입력 신호(52)는 입력 커플러(54)와 같은 적절한 스 플리터 회로에 의해 분할된다. 따라서, 입력 신호는 주 증폭 회로 경로(56)와 피크 또는 보조 증폭 회로 경로(58) 사이로 분할된다. 커플러(54)의 나머지 단자는 50 옴의 종단부(termination)(60)와 같은 적절한 종단부로 종결될 수 있다. 주 증폭 회로(40) 및 보조 증폭 회로(46)의 출력은 커플러(62)에서 결합되며, 여기서, 출력 단자(66)는 P0를 제공하고, 다른 단자(64)는 도 1에 대해 상술한 바와 같이 종결된다.
본 발명의 한 양태에 따르면, 주 증폭 회로 및 보조 증폭 회로의 양방에 대한 다단 증폭 회로를 이용함으로써, 즉각적으로 시스템 효율이 개선된다. 예컨대, 도 1에서, 전체 증폭 회로(10)에 대한 출력 전력 정격 P0은 도 1 및 도 2의 양방에 대해 동일한 것으로 추정될 수 있다. 도 1에서, P1은 AB급 증폭기(26)에 대한 전력 정격과 같은 구동단의 출력 전력 정격이다. PM1 및 PA1은 도 2에서 제각기 주 및 보조 증폭 회로(40, 46)의 제 1 단 또는 구동단의 출력 전력 정격이다. GM1 및 GM2는 주 증폭 회로(40)의 제 1 및 2 단의 이득을 나타낸다. GA1 및 GA2는 여러 보조 증폭 회로단의 각각의 이득이다. 예컨대, GM1 및 GA1은 각각의 주 증폭 회로(40) 및 보조 증폭 회로(46)의 구동단의 이득을 지칭한다. 도 1에서 전체 도허티 증폭 회로(10)의 이득은 GD로 명시된다. GD2는 도 2에서 도허티 증폭 회로(38)의 전체 이득을 나타낸다.
RF 트랜지스터 출력 임피던스 및 또한 통상의 피크 증폭기 드라이브 업(drive-up) 특성의 비이상적인 동작으로 인해, 도허티 증폭기는 통상적으로 동일한 쌍의 트랜지스터로 제작된 평형 AB 증폭기에서 달성되는 것보다 전력 이득이 작다. 전력 저하량은 통상적으로 1-2 dB의 범위 내이다. 이와 같이 감소하는 이득은 도허티 증폭기의 입력 분할에서 효과적으로 나타나며, 구동단 전력 정격 P1을 결정할 시에 설명되어야 한다. 예컨대, 도 1에서 GM = GA =13 dB이면, 전체 GD는 통상적으로 11-12 dB이다. 이때, 구동단 전력 정격 P1은 식 1로 설명된다:
P 1 ( dBm ) = P 0 ( dBm ) - G D ( dB ) + M( dB ) (식 1)
M(dB)는 구동단 증폭기(26)에 요구된 부가적인 백오프 마진이다. 이것은 3 dB인 것으로 추정될 수 있지만, 설계 특성에 따라 변할 것이다. 예로서, 출력 전력 정격 P0 = 56 dBm, GD = 11.25 dB이면, P1 = 47.75 dBm이다.
도 2에서, 출력 손실이 없는 것으로 가정하면, 주 증폭 회로(40)의 구동단(42)에 대한 구동단 전력 정격 PM1은 다음과 같이 식 2에 의해 설명된다:
P M1 ( dBm ) = P 0 ( dBm ) + C 0 ( dB ) - G M2 ( dB ) + M( dB ) (식 2)
C0(dB)는 출력 커플러비(dB)이다. 일반적으로, 동일한 주 보조 증폭기 정격의 경우, 그 값은 -3.0 dB일 것이다. 출력 전력 정격 P0 = 56 dBm, C0 = -3.0 dB, GM2 = 13 dB 및 M = 3db이면, 주 증폭 회로(40)의 구동단(42)에 대한 출력 전력 정격 PM1은 43 dBm으로 된다.
그래서, 도 2에 도시된 바와 같이, 다단 도허티 증폭기를 이용하면, 도 2에서 주 증폭 회로(40)의 제 1 단 또는 구동단은 보다 작은 4.7 dB이거나 도 1의 구동단(26)의 사이즈의 1/3일 수 있다. 이와 같이, AB급 모드로 동작하는 도 2의 구동단의 일부가 도 1의 AB급 구동단(26)의 1/3이기 때문에 시스템 효율이 개선되는 것을 알 수 있다.
도 1에 도시된 도허티 증폭기(10)의 실시예의 경우, 이상적인 도허티 증폭기의 효율 특성에 근접하는 효율 특성을 달성하기 위해, 보조 증폭기(14)는, 주 증폭기(12)에 대해 동일한 특성보다 상당히 더 레이트(rate)로 입력 구동 전압에 따라 증대하는 RF 출력 전류를 갖는다. 이와 같이 보다 큰 2X 기울기의 인수는 다양한 방식으로 달성될 수 있다.
한 방식에서, 보조 또는 피크 증폭기는, 주 증폭 장치(12)의 주변 또는 사이즈의 2X를 가진 증폭 장치를 이용한다. 이상적으로, 이것은, 주 증폭기(12)에 대해 달성된 것보다 6 dB 더 큰 이득을 가진 피크 증폭기(14)를 생성시킨다. 그러나, 이와 같은 해결책은 일반적으로 구현 시에 어떤 실제적인 기계적 곤란을 가져, 종종 비용 견지에서 비실용적이다.
선택적인 방법은, 2X의 구동 전압을, 주 증폭 회로(12)에 제공되는 것보다 도 1의 피크 또는 보조 증폭 회로(14)에 제공하는 것이다. 이것은, 주 증폭기 입력에 접속되는 커플러의 고 손실 암(loss arm) 및, 보조 증폭기 입력에 결합되는 저 손실 암을 가진 도허티 입력에 비대칭 커플러를 배치함으로써 달성된다. 주 및 보조 증폭기 출력 전력 정격의 양방이 동일한 경우에, 커플러는 약 7 dB의 값을 갖는 다. 구동 증폭기(26) 뒤의 이와 같은 전력 손실에 의해, 도 1에 도시된 도허티 증폭기(10)의 전체 이득이 상당히 감소된다. 따라서, 이 이득 감소는 구동단(26)에 대한 고 전력 정격을 필요로 하여, 도허티단 효율을 개선시키지 않는 후속 구동단 비효율을 갖게 된다. 본 발명은, 주 증폭 회로(40)의 구동단(42)이 도 1의 구동단 증폭기(26)의 사이즈의 1/3일 수 있기 때문에, 상술한 시스템 효율을 제공하면서 도 1의 회로의 결점을 처리한다.
이와 같은 결점을 처리하여 원하는 효율 개선을 실현하는 본 발명의 한 실시예는 도 3에 도시된다. 특히, 도 3에 도시된 실시예는, 구동단을 포함하는 다수의 증폭단을 가진 주 증폭 회로 및, 또한 구동단을 포함하는 다수의 증폭단을 가진 보조 증폭 회로를 구비한 다단 도허티 증폭기 설계(70)를 이용한다. 주 증폭 회로와 보조 증폭 회로의 구동단 간에 주변 스케일링(periphery scaling)이 이용된다. 더욱이, 구동단으로의 입력 신호에서 비대칭 입력 분할이 이용된다. 도 3에 도시된 본 발명의 실시예에서, 보조 또는 피크 증폭 장치의 주변 스케일링은 그렇게 행하는데 기술적으로 더욱 실제적이고, 비용면에서 효율적인 구동단에서 실행된다. 이때, 주 및 보조 증폭 회로 간에 필요로 하는 부가적인 이득 비대칭은, 입력 신호의 비대칭 분할을 제공하는 입력 커플러 값을 선택함으로써 제공된다. 본 발명의 한 양태에 따르면, 다단 주 및 보조 증폭 회로를 이용하면, 입력 신호의 비대칭 분할은 보다 저 전력 레벨에서 발생한다. 그래서, 도 1에서 상술한 예와 대향되듯이, 비대칭 분할은 시스템 효율에 부정적인 영향을 적게 하며, 여기서, 입력 분할은 구동 증폭기 뒤에서 발생한다. 이것에 의해, 더욱 이상적인 보조 증폭기 드라이브업 특성으로부터 생성하는, 도허티 증폭기에 의해 제공된 개선 및 효율이 더욱 충분히 실현된다.
도 3에서 설명된 본 발명의 예시적인 실시예에서, 도허티형 증폭기(70)는 주 증폭 회로(72) 및 보조 또는 피크 증폭 회로(74)의 양방에 대한 다단을 포함한다. 특히, 주 증폭 회로(72)는 구동 증폭단(76) 및 부가적인 증폭단(78)을 포함한다. 마찬가지로, 보조 증폭 회로(74)는 구동단(80) 뿐만 아니라 부가적인 단(82)을 포함한다. 2개의 단이 주 및 보조 증폭 회로의 각각에 대해 도시되지만, 부가적인 단이 또한 이용될 수 있다.
본 발명의 한 양태에 따르면, 증폭기(70)의 다단 도허티 설계는 구동단 간의 주변 스케일링을 포함한다. 특히, 피크 증폭기의 구동단(80)은 주 증폭기의 구동단(76)의 주변 또는 사이즈의 2X이다. 예컨대, 도 3에 도시된 바와 같이, 구동단(76)이 20 와트 장치를 포함하면, 구동단(80)은 40 와트 장치를 포함하여 20 와트 전력 정격 요건을 충족한다. 40 와트 구동단(80)은 이 단에 대한 출력 전력 능력을 희생시켜 더욱 큰 이득을 제공하도록 계획적으로 정합(match)된다. 트랜지스터의 불완전으로 인해, 보조 증폭기의 구동단(80)의 주변 스케일링에 의해 실제로 획득되는 부가적인 이득만이 원하는 이득 비대칭의 일부를 제공한다. 주 및 보조 회로의 양방에 대한 부가적인 증폭단(78, 82)이 동일한 전력(즉, 200 와트)으로 도시되지만, 본 발명에는 이들 단이 동일한 것에는 중요하지 않다.
본 발명의 다른 양태에 따르면, 커플러를 이용하여, 더욱 이상적인 도허티 성능을 달성하기 위해 원하는 부가적인 이득 비대칭을 제공한다. 상술한 바와 같 이, 본 발명은 구동단 전에 입력 신호 분할을 제공하여, 더욱 저 전력 레벨로 제공한다. 이것은 전체 시스템 효율을 개선한다. 도 3에 도시된 실시예에서, -5 dB 입력 커플러(84)를 이용하여, 주 경로(92)와 보조 경로(94) 사이에 부가적인 이득 비대칭을 제공한다. 보조 경로(94)는 커플러(84)에 의해 제공된 비대칭 분할으로부터 입력 신호의 상당한 부분을 수신한다. 주 증폭 회로(72) 및 피크 증폭 회로(74)는, 예컨대, -3 dB 커플러(86) 및 적절한 종단부(87)와 같은 적절한 종단부로 종결된다. 상술한 바와 같이, 여러 적절한 종단부는, 여기에 포함되고, 본 출원에 공동으로 양도된 특허 및 특허 출원에서 인용되었다. 출력 전력 P0(88)은 주 및 피크 증폭 회로(72,74)로부터의 결합된 신호의 결과이다. 입력 신호(90)는 커플러(84)에 의해 비대칭으로 분할된다. 입력 신호는, 주 증폭 회로 경로(92)와 보조 증폭 회로 경로(94) 사이로 분할되어, 부가적인 이득 비대칭이 본 발명의 다단 도허티 증폭기(70) 내에 이용되는 주 및 피크 증폭 회로로 지향된다. 커플러(84)에 대한 부가적인 입력 단자는, 예컨대, 50 옴 종단부와 같은 적절한 종단부(91)로 종결된다.
본 발명의 다른 양태에 따르면, 보조 또는 피크 증폭 회로(74)의 부가적인 특성은, 피크 증폭 회로의 RF 출력 전류가 0이 아니게 되는 턴온 포인트(turn-on point) 또는 입력 전압 포인트이다. 당업자는 알 수 있듯이, 입력 전압 레벨이 피크 증폭기가 필요한 포인트까지 상승할 때까지 도허티 증폭기는 일반적으로 주 증폭기에 의해 입력 신호를 증폭시킴으로써 동작한다. 그 후, 출력은 주 증폭 회로(72) 및 피크 증폭 회로(74)의 양방으로부터의 증폭된 신호의 조합이다. 턴온 포 인트는 일반적으로 피크 증폭기의 바이어스 전압의 선택에 의해 제어된다. 일례에서, 바이어스 전압은 전계 효과 트랜지스터 또는 FET의 경우에 게이트 바이어스 전압일 수 있다.
일반적으로, 도 1에 도시된 증폭 회로(10)에서, 턴온 포인트는 단일단 피크 증폭기(14)의 게이트 바이어스인 단일 제어에 의해 결정된다. 그러나, 본 발명의 양태에 따르면, 도 3에 도시된 다단 증폭기 설계에서, 피크 증폭 회로(74)에 대한 턴온 포인트는, 다수의 개별 피크 증폭단을 위해 선택되는 게이트 바이어스 전압과 같은 바이어스 전압의 조합에 의해 결정된다. 일반적으로, 이상적인 상황에서, 피크 증폭기의 RF 출력 전류가 0에서 턴온 포인트는 급격히 상승한다. 그러나, 일반적으로, 실제 트랜지스터는 더욱 점진적인 턴온 특성을 가질 것이다.
피크 증폭 회로(74)의 캐스케이드된(cascaded) 다단(80,82)에 기초하여 하나 이상의 턴온 특성을 캐스케이드하는 본 발명의 한 양태에 따르면, 본 발명은 피크 증폭 회로(74)의 턴온 특성의 형상을 조정하기 위해 자유 동작을 증진시킨다. 이것은 전체 도허티 증폭기의 선형성을 최적화할 시에 유용하다.
도 3에 도시된 본 발명의 예에서, 피크 증폭기의 바이어스 포인트는 효율과 선형성을 트레이드오프(trade off)시키기 위해 실험적으로 선택될 수 있다. 도 3에서 설명된 예에서, 피크 증폭 회로(74)의 구동단(80)은, 주 증폭 회로(72)의 구동단(76)과 마찬가지로 AB급 장치로서 바이어스되지 않는다. 오히려, 구동단(80)은, B급에 근접하거나, A/B 또는 B/C 영역으로 약간 바이어스된다. 도 3에 도시된 실시예에서, 구동단(80)은 B/C 영역으로 분류되는 것으로 도시된다. 이때, 피크 증폭 회로(74)의 부가적인 단(82)은 선행 구동단(80)보다 C급 영역으로 더 바이어스된다. 그래서, 더욱 큰 효율을 달성하기 위해 피크 증폭 회로(74) 내의 다단을 바이어스하는 것이 바람직하다. 특히, 구동단(80)에 후행하는 단(82)을 더욱 큰 효율을 생성시키는 동작 포인트로 바이어스하는 것이 바람직하다.
따라서, 본 발명은, 다단 주 및 보조 증폭 회로와 협력하여 증폭 장치의 주변 스케일링 및 비대칭 입력 분할의 조합을 이용하여, 전체 효율을 더욱 효과적으로 개선한다. 더욱이, 본 발명은 더욱 바람직한 턴온 특성을 생성시키기 위해 피크 증폭 회로(74)에 대한 다수의 턴온 특성을 제공하여, 전체 도허티 증폭기(70)의 선형성을 최적화한다.
본 발명이 여러 실시예의 기술로 설명되고, 이들 실시예가 상당히 상세히 기술되었지만, 본 출원인의 의도는 이와 같은 상세 사항에 대한 첨부한 청구범위의 범주를 제한하는 것으로 해석되지 않는다. 부가적인 이점 및 수정은 당업자에게는 쉽게 나타날 것이다. 그래서, 광범한 양태의 본 발명은 특정 상세 사항, 대표 장치 및 방법과, 도시되고 기술된 예시적인 예로 제한되지 않는다. 따라서, 출원인의 일반적인 발명의 개념의 정신 또는 범주 내에서 이와 같은 상세 사항으로부터 수정이 행해질 수 있다.

Claims (25)

  1. 증폭기로서,
    구동단을 포함하는 다수의 증폭단을 가진 주 증폭 회로;
    구동단을 포함하는 다수의 증폭단을 가진 보조 증폭 회로로서, 상기 주 증폭 회로와 협력하여 동작하도록 선택적으로 동작 가능한 보조 증폭 회로 및;
    상기 주 증폭 회로 및 상기 보조 증폭 회로를 통하는 경로 간의 증폭기로 입력 신호를 분할하도록 동작 가능한 스플리터 회로를 구비하는데,
    상기 보조 증폭 회로의 구동단은 상기 증폭 회로의 경로에 이득 비대칭을 제공하도록 상기 주 증폭 회로의 구동단의 전력 정격보다 높은 전력 정격을 갖는 것을 특징으로 하는 증폭기.
  2. 제 1 항에 있어서,
    상기 스플리터 회로는 주 증폭기 경로와 보조 증폭기 경로 간으로 입력 신호를 분할할 시에 경로 비대칭을 제공하도록 동작 가능한 입력 커플러인 것을 특징으로 하는 증폭기.
  3. 제 2 항에 있어서,
    상기 입력 커플러는 상기 보조 증폭기 경로 내에 더욱 큰 입력 신호 부분을 제공하도록 구성되는 -5 dB 커플러인 것을 특징으로 하는 증폭기.
  4. 제 1 항에 있어서,
    상기 보조 증폭 회로는 바이어스에 의존하는 턴온 특성을 가지며, 상기 턴온 특성은 보조 증폭 회로의 다수의 단에 대한 바이어스 상태의 조합에 의해 결정되는 것을 특징으로 하는 증폭기.
  5. 제 4 항에 있어서,
    상기 보조 증폭 회로의 구동단은 B급, AB급 또는 BC급 영역 중 하나에 상기 구동단을 배치하는 바이어스 상태를 갖는 것을 특징으로 하는 증폭기.
  6. 제 4 항에 있어서,
    상기 보조 증폭 회로의 부가적인 단은 상기 부가적인 단을 거의 C급 영역에 배치하는 바이어스 상태를 갖는 것을 특징으로 하는 증폭기.
  7. 제 1 항에 있어서,
    상기 주 증폭 회로 및 상기 보조 증폭 회로의 출력을 조합하도록 결합되는 커플러 회로를 더 포함하는 것을 특징으로 하는 증폭기.
  8. 증폭기로서,
    구동단을 포함하는 다수의 증폭단을 가진 주 증폭 회로;
    구동단을 포함하는 다수의 증폭단을 가진 보조 증폭 회로로서, 상기 주 증폭 회로와 협력하여 동작하도록 선택적으로 동작 가능한 보조 증폭 회로 및;
    상기 주 증폭 회로 및 상기 보조 증폭 회로를 통하는 경로 간의 증폭기로 입력 신호를 분할하여, 상기 경로 간에 상기 입력 신호를 분할할 시에 경로 비대칭을 제공하도록 동작 가능한 스플리터 회로를 구비하는 것을 특징으로 하는 증폭기.
  9. 제 8 항에 있어서,
    상기 스플리터 회로는 상기 입력 신호의 부분을 상기 경로 상에 결합하는 입력 커플러를 포함하는 것을 특징으로 하는 증폭기.
  10. 제 9 항에 있어서,
    상기 입력 커플러는 상기 보조 증폭기 경로 내에 더욱 큰 입력 신호 부분을 제공하도록 구성되는 -5 dB 커플러인 것을 특징으로 하는 증폭기.
  11. 제 8 항에 있어서,
    상기 보조 증폭 회로는 바이어스에 의존하는 턴온 특성을 가지며, 상기 턴온 특성은 보조 증폭 회로의 다수의 단에 대한 바이어스 상태의 조합에 의해 결정되는 것을 특징으로 하는 증폭기.
  12. 제 11 항에 있어서,
    상기 보조 증폭 회로의 구동단은 B급, A/B급 또는 B/C급 영역 중 하나에 상기 구동단을 배치하는 바이어스 상태를 갖는 것을 특징으로 하는 증폭기.
  13. 제 11 항에 있어서,
    상기 보조 증폭 회로의 부가적인 단은 상기 부가적인 단을 거의 C급 영역에 배치하는 바이어스 상태를 갖는 것을 특징으로 하는 증폭기.
  14. 증폭기로서,
    주 증폭 회로;
    턴온 특성에 기초하여, 상기 주 증폭 회로와 협력하여 동작하도록 선택적으로 동작 가능한 보조 증폭 회로를 포함하는데,
    상기 보조 회로는 다수의 증폭단을 갖는 것을 특징으로 하는 증폭기.
  15. 제 14 항에 있어서,
    상기 주 증폭 회로 및 보조 증폭 회로는 제각기 다수의 증폭단을 포함하는 것을 특징으로 하는 증폭기.
  16. 제 14 항에 있어서,
    상기 보조 증폭 회로는 바이어스에 의존하는 턴온 특성을 가지며, 상기 턴온 특성은 보조 증폭 회로의 다수의 단에 대한 바이어스 상태의 조합에 의해 결정되는 것을 특징으로 하는 증폭기.
  17. 신호를 증폭하는 방법으로서,
    구동단을 포함하는 다수의 증폭단을 가진 주 증폭 회로와, 구동단을 포함하는 다수의 단을 가진 보조 증폭 회로 간에 입력 신호를 분할하는 단계 및;
    상기 주 증폭 회로와 협력하여 동작할 상기 보조 증폭 회로를 선택적으로 동작시키는 단계를 포함하는데,
    상기 보조 증폭 회로의 구동단은 상기 증폭 회로의 경로에 이득 비대칭을 제공하도록 상기 주 증폭 회로의 전력 정격보다 높은 전력 정격을 갖는 것을 특징으로 하는 신호 증폭 방법.
  18. 제 17 항에 있어서,
    주 증폭기 경로와 보조 증폭기 경로 간에 경로 비대칭을 제공하도록 상기 입력 신호를 분할하는 단계를 더 포함하는 것을 특징으로 하는 신호 증폭 방법.
  19. 제 17 항에 있어서,
    상기 보조 증폭 회로는 바이어스에 의존하는 턴온 특성을 가지며, 상기 보조 증폭 회로의 다수의 단에 대한 바이어스 상태의 조합에 의해 상기 턴온 특성을 확립하는 단계를 더 포함하는 것을 특징으로 하는 신호 증폭 방법.
  20. 제 19 항에 있어서,
    상기 보조 증폭 회로의 구동단을 바이어스시켜, B급, A/B급 또는 B/C급 영역 중 하나에 상기 구동단을 배치하는 단계를 더 포함하는 것을 특징으로 하는 신호 증폭 방법.
  21. 제 19 항에 있어서,
    상기 보조 증폭 회로의 부가적인 단을 바이어스시켜, 상기 부가적인 단을 거의 C급 영역에 배치하는 단계를 더 포함하는 것을 특징으로 하는 신호 증폭 방법.
  22. 신호를 증폭하는 방법으로서,
    구동단을 포함하는 다수의 증폭단을 가진 주 증폭 회로와, 구동단을 포함하는 다수의 단을 가진 보조 증폭 회로 간에 입력 신호를 입력하는 단계;
    상기 주 증폭 회로와 협력하여 동작할 상기 보조 증폭 회로를 선택적으로 동작시키는 단계 및;
    상기 주 증폭 회로 및 상기 보조 증폭 회로를 통하는 경로 간에 상기 입력 신호를 비대칭으로 분할하는 단계를 포함하는 것을 특징으로 하는 신호 증폭 방법.
  23. 제 22 항에 있어서,
    상기 보조 증폭기 경로에 더욱 큰 입력 신호 부분을 제공하도록 상기 입력 신호를 분할하는 단계를 더 포함하는 것을 특징으로 하는 신호 증폭 방법.
  24. 제 22 항에 있어서,
    상기 보조 증폭 회로는 바이어스에 의존하는 턴온 특성을 가지며, 상기 보조 증폭 회로의 다수의 단에 대한 바이어스 상태의 조합에 의해 상기 턴온 특성을 확립하는 단계를 더 포함하는 것을 특징으로 하는 신호 증폭 방법.
  25. 신호를 증폭하는 방법으로서,
    주 증폭 회로와 보조 증폭 회로 간에 입력 신호를 입력하는 단계;
    상기 주 증폭 회로와 협력하여 동작할 상기 보조 증폭 회로를 선택적으로 동작시키는 단계 및;
    상기 주 증폭 회로 및 상기 보조 증폭 회로를 통하는 경로 간에 상기 입력 신호를 비대칭으로 분할하는 단계를 포함하는 것을 특징으로 하는 신호 증폭 방법.
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