KR101298538B1 - 공유 드레인 전류 패스를 갖는 평형 증폭기 - Google Patents

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Abstract

본 발명은 평형 증폭기에 관한 것으로, 입력 신호를 제공받아 동위상 및 균등전력을 갖는 적어도 두 개 이상의 신호로 분배하는 분배기와, 상기 분배된 신호 중 하나를 증폭하는 제 1 트랜지스터와, 상기 제 1 트랜지스터와 캐스코드 구조로 연결되어 상기 제 1 트랜지스터와 동작점 드레인 전류 패스를 공유하며, 상기 분배된 신호 중 하나를 증폭하는 제 2 트랜지스터를 포함하여, 드레인 전류 패스를 공유함으로써, 증폭기 효율을 증대시킬 수 있으며, 입력신호의 크기에 따라 드레인 전압을 변화시킴으로써, 높은 피크 입력으로 인한 선형성 열화를 방지할 수 있다.
Figure R1020060118802
평형 증폭기, 드레인 전류, 캐스코드(Cascode) 구조

Description

공유 드레인 전류 패스를 갖는 평형 증폭기{BALANCED AMPLIFIER WITH COMMON DRAIN CURRENT PATH}
도 1은 종래 기술에 따른 평형 증폭기의 회로 구성을 도시하는 도면,
도 2는 본 발명의 제 1 실시 예에 따른 평형 증폭기의 회로 구성을 도시하는 도면,
도 3은 본 발명의 제 2 실시 예에 따른 평형 증폭기의 회로 구성을 도시하는 도면, 및
도 4는 본 발명에 따른 평형 증폭기에서 입력 신호에 따른 드레인 전압 변화를 도시하는 도면.
본 발명은 평형 증폭기(Balanced Amplifier)에 관한 것으로, 특히, 상기 평형 증폭기의 효율을 개선하기 위한 장치에 관한 것이다.
최근, 전력 증폭기의 동향은 선형화 기술의 발전과 더불어 증폭 효율 개선에 초점이 맞춰지고 있으며, 이에 따라 상기 전력 증폭기의 효율 개선을 위한 다양한 방법들이 제안되어 있다. 일반적으로, 진폭 변조된 RF(Radio Frequency) 신호를 증폭하는 전력 증폭기는 클래스 AB 급으로 동작하며, 트랜지스터의 비선형 특성으로 인하여 왜곡 성분이 생겨난다. 상기 왜곡성분은 입력 신호에 대한 이득 저하를 유발할 뿐만 아니라, 상호 변조(Inter-Modulation)를 발생시켜 입력 주파수 외의 인접 주파수 성분을 생성하여 인접 채널에 악영향을 끼친다. 따라서, 상기 전력 증폭기의 선형성은 증폭기에 있어서 매우 중요한 특성의 하나로 엄격히 제한된다.
상기 증폭기의 선형성을 증가시키기 위하여 입력 신호의 최대 전력을 백 오프(Back-Off)하는 방식이 사용된다. 이때, 다중 반송파(Multi Carrier) 신호의 경우 포락선(Envelop)이 시간에 따라 변화하여 피크 전력 대 평균 전력 비(PAPR : Peak to Average Power Ratio)는 약 7∼10 dB 정도이다. 따라서, 상기 다중 반송파 신호의 경우, 증폭기는 최대 출력보다 약 7∼10 dB 정도 낮은 출력 레벨에서 동작되어 진다. 즉, 상기 선형성의 문제와 신호 특성으로 인해 상기 전력 증폭기는 최대 출력 전력보다 낮은 출력 전력에서 동작된다. 이로 인해, 상기 증폭기의 효율은 최대 전력에서는 높은 효율을 보이지만, 출력 전력이 낮아지면 효율이 상당히 저하된다.
상기 전력 증폭기의 효율을 개선하기 위하여 Doherty 증폭기, EER(Envelop Elimination and Restoration), 클래스 D, 클래스 E, 클래스 F 등의 방법이 제안되었다. 하지만, 효율 개선은 선형성의 열화를 야기하게 되므로, 상기 효율과 선형성의 절충이 요구된다. 따라서, 일반적으로 클래스 AB 급의 전력 증폭기 두 개를 병 렬 연결한 평형 구조나 푸시풀(Push-Pull) 구조의 전력 증폭기가 사용되고 있다.
도 1은 종래 기술에 따른 평형 증폭 장치의 회로 구성을 도시하고 있다.
상기 도 1에 도시된 바와 같이, 상기 평형 증폭기는 3dB 분배기(110), 3dB 결합기(120), 제 1 증폭기(130) 및 제 2 증폭기(140)를 포함하여 구성된다. 여기서, 상기 제 1 증폭기(130) 및 제 2 증폭기(140)는 동일한 구조로 구성되어 있다.
상기 3dB 분배기(110)는 입력되는 신호의 전력을 절반으로 나누어 상기 제 1 증폭기(130) 및 제 2 증폭기(140)로 출력한다. 상기 제 1 증폭기(130) 및 제 2 증폭기(140)는 상기 3dB 분배기(110)로부터 입력되는 신호를 증폭하여 출력한다. 상기 3dB 결합기(120)는 상기 제 1 증폭기(130) 및 제 2 증폭기(140)로부터 각각 입력되는 신호를 결합하여 최종 출력 전력을 두 배(3dB)로 증가시킨다.
상기 제 1 증폭기(130)의 구성을 살펴보면, 상기 제 1 증폭기(130)는 입력 정합기(131), 바이어스 조절기(133), FET(Field Effective Transistor)(135), RFC(Radio Frequency Coil)(137) 및 출력 정합기(139)를 포함하여 구성된다.
상기 입력 정합기(131)는 입력단에서 리턴 로스(Return Loss)를 줄이기 위한 정합 회로이다. 상기 바이어스 조절기(133)는 상기 FET(135)의 동작점 드레인(Drain) 전류(Idq)을 조절하기 위한 게이트(Gate) 바이어스를 제공한다. 상기 FET(135)는 제공되는 전력 신호를 증폭한다. 상기 RFC(137)는 드레인 전류 패스로 RF 대역 신호가 유입되지 않도록 고주파 신호를 차단한다. 상기 출력 정합기(139) 는 상기 FET(135)의 선형성 및 전력 특성을 개선하기 위한 정합 회로이다.
상기 제 2 증폭기(140)는 상기 제 1 증폭기(130)와 동일한 구조로 구성되어 있으므로 구체적인 설명은 생략한다.
상술한 평형 증폭기와 같이 다수의 전력 증폭기를 병렬로 사용함으로써 출력 전력을 높일 수 있다. 하지만, 상기 도 1에서 도시되어 있듯이 각 개별 증폭기마다 각각의 드레인 전류(Idq)를 제공해 주어야 한다. 따라서, 병렬로 사용되는 개별 증폭기의 수가 증가함에 따라 전체 소모 드레인 전류의 양이 증가하는 문제점이 있다.
따라서, 본 발명의 목적은 증폭 효율이 증가한 평형 증폭기를 제공함에 있다.
본 발명의 다른 목적은 다수의 개별 증폭기들이 하나의 드레인 전류 패스를 공유하는 평형 증폭기를 제공함에 있다.
본 발명의 또 다른 목적은 입력 신호의 크기에 따라 드레인 전압이 조절되는 평형 증폭기를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 견지에 따르면, 평형 증폭기는, 입력 신호를 제공받아 동위상 및 균등전력을 갖는 적어도 두 개 이상의 신호로 분배하는 분배기와, 상기 분배된 신호 중 하나를 증폭하는 제 1 트랜지스터와, 상기 제 1 트랜지스터와 캐스코드 구조로 연결되어 상기 제 1 트랜지스터와 동작점 드레인 전류(Idq) 패스를 공유하며, 상기 분배된 신호 중 하나를 증폭하는 제 2 트랜지스터를 포함하는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시 예를 첨부된 도면의 참조와 함께 상세히 설명한다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단 된 경우 그 상세한 설명은 생략한다.
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이하 본 발명은 다수의 개별 증폭기들이 하나의 전류 패스를 공유하는 구조의 평형 증폭기(Balanced Amplifier)에 대해 설명한다.
도 2는 본 발명의 제 1 실시 예에 따른 평형 증폭기의 회로 구성을 도시하고 있다. 상기 도 2는 하나의 전류 패스를 공유하기 위한 구성을 추가한 경우의 실시 예를 설명한다.
상기 도 2에 도시된 바와 같이, 상기 평형 증폭기는 전력 분배기(210), 전력 결합기(220), 제 1 증폭기(230) 및 제 2 증폭기(240)를 포함하여 구성된다.
상기 전력 분배기(210)는 입력 신호의 전력을 절반으로 나누어 상기 제 1 증폭기(230) 및 제 2 증폭기(240)으로 각각 출력한다. 단, 상기 나뉘어진 두 신호의 위상은 동일해야 한다. 상기 전력 결합기(220)는 상기 제 1 증폭기(230) 및 제 2 증폭기(240)으로부터 각각 입력되는 신호들을 결합하여 최종 출력 전력을 두 배로 증가시킨다. 상기 전력 분배기(210) 및 전력 결합기(220)는 각각 윌킨슨 분배기(Wilkinson Divider) 및 윌킨슨 결합기(Wilkinson Combiner)를 사용하여 구성할 수 있다.
상기 제 1 증폭기(230)는 입력 정합기(231), 바이어스(bias) 조절기(233), FET(Field Effective Transistor)(235), 제 1 RFC(Radio Frequency Coil)(237) 및 출력 정합기(239)를 포함하여 구성된다.
상기 입력 정합기(231)는 입력단에서 리턴 로스(Return Loss)를 줄이기 위한 정합 회로이다. 상기 바이어스 조절기(233)는 상기 FET(235)의 동작점 드레인(Drain) 전류(Idq)을 조절하기 위한 게이트(Gate) 바이어스를 제공한다. 상기 FET(235)는 제공되는 전력 신호를 증폭한다. 상기 제 1 RFC(237)는 드레인 전류 패스로 RF 대역 신호가 유입되지 않도록 고주파 신호를 차단한다. 상기 출력 정합기(239)는 상기 FET(235)의 선형성 및 전력 특성을 개선하기 위한 정합 회로이다.
상기 제 2 증폭기(240)는 상기 제 1 증폭기(230)와 동일한 구조로 구성되어 있으므로 구체적인 설명은 생략한다.
여기서, 상기 도 2에 도시된 바와 같이, 상기 제 1 증폭기(230)의 드레인 전 류는 드레인 전압(Vdd)를 인가함으로써 발생한다. 하지만, 상기 제 2 증폭기(240)의 드레인 전류는 상기 제 1 증폭기(230)의 소스(Source)로부터 발생한다. 즉, 상기 제 1 증폭기(230) 및 제 2 증폭기(240)를 케스코드(Cascode) 구조로 결함함으로써 각 개별 증폭기 마다 독자적으로 제공해야하는 다수의 드레인 전류들을 하나의 드레인 전류로 사용할 수 있게 된다.
상기 제 2 증폭기(240)로 드레인 전류를 제공하기 위한 회로를 살펴보면, 제 2 RFC(241), 제 1 바이패스(Bypass) 회로(243)를 포함하여 구성된다.
상기 제 2 RFC(241)는 상기 제 1 증폭기(230) FET(235)의 소스로부터 발생하여 상기 제 2 증폭기(240) FET의 드레인으로 제공되는 신호 중 RF 신호는 차단하고 DC 신호만을 통과시킨다. 즉, 드레인 전류 만을 걸러주는 기능을 수행한다.
상기 제 1 바이패스 회로(243)는 상기 제 1 증폭기(230) FET(235)의 소스로부터 발생하는 신호 중 DC 신호는 차단하고 RF 신호만을 통과시킨다. 따라서, 상기 제 1 바이패스 회로(243)를 통과한 RF 신호는 그라운드(Ground)로 접지된다. 상기 제 1 바이패스 회로(243)는 캐패시터(Capacitor)를 이용하여 구성할 수 있다.
여기서, 상기 제 1 증폭기(230) FET(235)의 소스는 상기 제 2 증폭기(240)의 드레인 전류 제공을 위해 접지되지 않는다. 때문에, 상기 제 1 증폭기(230)의 바이어스 조절기(233)가 게이트 전압(Vgs)를 결정할 수 없다. 따라서, 상기 바이어스 조절기(233)의 게이트 전압(Vgs) 제어를 위해 제 3 RFC(245) 및 제 2 바이패스 회로(247)가 포함된다.
각 기능을 살펴보면, 상기 제 3 RFC(245)는 상기 제 1 증폭기(230) FET(235)의 소스와 상기 바이어스 조절기(233)와 DC 적으로 연결하고 RF 신호는 차단한다. 또한, 상기 제 2 바이패스 회로(247)는 상기 제 3 RFC(245)를 통해 누설되는 RF 신호를 그라운드로 접지시킨다. 상기 제 2 바이패스 회로(247)는 캐패시터를 이용하여 구성할 수 있다.
도 3은 본 발명의 제 2 실시 예에 따른 평형 증폭기의 회로 구성을 도시하고 있다. 상기 도 3은 입력 신호의 피크 전력대 평균 전력 비(PAPR : Peak to Average Power Ratio)가 큰 경우 증폭기 성능 열화를 방지하기 위한 구성을 추가한 경우의 실시 예를 설명한다.
상기 도 3에 도시된 바와 같이, 상기 평형 증폭기는 전력 분배기(310), 전력 결합기(320), 제 1 증폭기(330), 제 2 증폭기(340), 포락선 검출기(350) 및 드레인 바이어스 조절기(360)을 포함하여 구성된다.
상기 전력 분배기(310)는 입력 신호의 전력을 절반으로 나누어 상기 제 1 증폭기(330) 및 제 2 증폭기(340)으로 각각 출력한다. 단, 상기 나뉘어진 두 신호의 위상은 동일해야 한다. 상기 전력 결합기(320)는 상기 제 1 증폭기(330) 및 제 2 증폭기(340)으로부터 각각 입력되는 신호들을 결합하여 최종 출력 전력을 두 배로 증가시킨다. 상기 전력 분배기(310) 및 전력 결합기(320)는 각각 윌킨슨 분배기 및 윌킨슨 결합기를 사용하여 구성할 수 있다.
상기 제 1 증폭기(330)는 입력 정합기(331), 바이어스 조절기(333), FET(335), 제 1 RFC(337) 및 출력 정합기(339)를 포함하여 구성된다.
상기 입력 정합기(331)는 입력단에서 리턴 로스(Return Loss)를 줄이기 위한 정합 회로이다. 상기 바이어스 조절기(333)는 상기 FET(335)의 동작점 드레인 전류(Idq)을 조절하기 위한 게이트 바이어스를 제공한다. 상기 FET(335)는 제공되는 전력 신호를 증폭한다. 상기 제 1 RFC(337)는 드레인 전류 패스로 RF 대역 신호가 유입되지 않도록 고주파 신호를 차단한다. 상기 출력 정합기(339)는 상기 FET(335)의 선형성 및 전력 특성을 개선하기 위한 정합 회로이다.
상기 제 2 증폭기(340)는 상기 제 1 증폭기(330)와 동일한 구조로 구성되어 있으므로 구체적인 설명은 생략한다.
여기서, 제 2 실시 예는 상기 도 2를 참조하여 설명한 제 1 실시 예와 동일하게 캐스코드 구조를 이용하여 제 2 증폭기(340)의 드레인 전류를 발생시킨다.
상기 제 2 증폭기(340)로 드레인 전류를 제공하기 위한 회로를 살펴보면, 제 2 RFC(341), 제 1 바이패스(Bypass) 회로(343)를 포함하여 구성된다.
상기 제 2 RFC(341)는 상기 제 1 증폭기(330) FET(335)의 소스로부터 발생하여 상기 제 2 증폭기(340) FET의 드레인으로 제공되는 신호 중 RF 신호는 차단하고 DC 신호만을 통과시킨다. 즉, 드레인 전류 만을 걸러주는 기능을 수행한다.
상기 제 1 바이패스 회로(343)는 상기 제 1 증폭기(330) FET(335)의 소스로부터 발생하는 신호 중 DC 신호는 차단하고 RF 신호만을 통과시킨다. 따라서, 상기 제 1 바이패스 회로(343)를 통과한 RF 신호는 그라운드로 접지된다. 상기 제 1 바 이패스 회로(343)는 캐패시터를 이용하여 구성할 수 있다.
또한, 상기 바이어스 조절기(333)의 게이트 전압(Vgs) 제어를 위해 제 3 RFC(345) 및 제 2 바이패스 회로(347)가 포함된다.
각 기능을 살펴보면, 상기 제 3 RFC(345)는 상기 제 1 증폭기(330) FET(335)의 소스와 상기 바이어스 조절기(333)와 DC 적으로 연결하고 RF 신호는 차단한다. 또한, 상기 제 2 바이패스 회로(347)는 상기 제 3 RFC(345)를 통해 누설되는 RF 신호를 그라운드로 접지시킨다. 상기 제 2 바이패스 회로(347)는 캐패시터를 이용하여 구성할 수 있다.
상기 포락선 검출기(350)는 상기 평형 증폭기의 입력단에 위치한 커플러(Coupler)(미 도시)가 추출한 입력신호를 제공받아 상기 입력신호의 포락선을 검출한다.
상기 드레인 바이어스 조절기(360)는 상기 포락선 검출기(350)로부터 제공되는 입력신호의 포락선에 따라 드레인 바이어스를 조절한다. 즉, 상기 드레인 바이어스를 조절함으로써 동작점 드레인 전류(Idq)가 변화하여 상기 제 1 증폭기(330) FET(335) 및 상기 제 2 증폭기(340) FET의 동작점이 변화하게 된다. 따라서, 높은 피크 신호가 입력되었는 경우의 증폭기 선형성 열화를 방지할 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 낮은 피크 신호 입력 시, 드레인 전압을 Vdd로 유지하고, 높은 피크 신호 입력 시, 드레인 바이어스를 인가하여 상기 드레인 전압을 Vdd+Vdelta로 변화시킨다.
상술한 제 1 실시 예 및 제 2 실시 예는 RF 신호를 차단하기 위한 구성으로 RFC를 사용하였다. 또 다른 실시 예로, 상기 RF 신호를 차단하기 위해 BSF(Band Stop Filter)를 사용할 수도 있다.
한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이, 평형 증폭기에서 드레인 전류 패스를 공유함으로써, 증폭기 효율을 증대시킬 수 있다. 또한, 입력신호의 크기에 따라 드레인 전압을 변화시킴으로써, 높은 피크 입력으로 인한 선형성 열화를 방지할 수 있다.

Claims (8)

  1. 평형 증폭기에 있어서,
    입력 신호를 제공받아 동위상 및 균등전력을 갖는 적어도 두 개 이상의 신호들로 분배하는 분배기와,
    상기 분배된 신호들 중 하나를 증폭하는 제 1 트랜지스터(Transistor)와,
    상기 제 1 트랜지스터와 캐스코드(Cascode) 구조로 연결되어 상기 제 1 트랜지스터와 동작점 드레인(Drain) 전류(Idq) 패스(Path)를 공유하며, 상기 분배된 신호들 중 나머지 하나를 증폭하는 제 2 트랜지스터를 포함하며,
    상기 제 1 트랜지스터의 소스(source) 전류 출력이 상기 제 2 트랜지스터의 드레인으로 제공되도록 구성되는 것을 특징으로 하는 증폭기.
  2. 제 1항에 있어서,
    상기 제 1 트랜지스터의 소스(Source)와 상기 제 2 트랜지스터의 드레인 간의 RF(Radio Frequency) 신호를 차단하는 RF 차단기를 더 포함하는 것을 특징으로 하는 증폭기.
  3. 제 2항에 있어서,
    상기 RF 차단기는,
    RFC(Radio Frequency Coil) 또는 BSF(Band Stop Filter)인 것을 특징으로 하는 증폭기.
  4. 제 1항에 있어서,
    상기 제 1 트랜지스터의 소스와 그라운드(Ground)를 교류적으로 연결시키기 위한 접지부를 더 포함하는 것을 특징으로 하는 증폭기.
  5. 제 4항에 있어서,
    상기 접지부는,
    바이패스 캐패시터(Bypass Capacitor)인 것을 특징으로 하는 증폭기.
  6. 제 1항에 있어서,
    상기 제 1 트랜지스터의 게이트(Gate) 전압(Vgs)을 조절하는 바이어스(bias)부와,
    상기 제 1 트랜지스터의 소스와 상기 바이어스부를 직류적으로 동일 전위로 만들고, 교류적으로 차단하기 위한 RF 차단기를 더 포함하는 것을 특징으로 하는 증폭기.
  7. 제 1항에 있어서,
    상기 입력 신호의 포락선(Envelop)을 검출하는 검출기와,
    상기 검출기로부터의 포락선 정보에 따라 상기 제 1 트랜지스터의 드레인 전압을 변화시키는 조절기를 더 포함하는 것을 특징으로 하는 증폭기.
  8. 제 7항에 있어서,
    상기 조절기는,
    상기 입력 신호의 포락선이 소정 크기 이상이면, 상기 드레인 전압을 증가시키는 것을 특징으로 하는 증폭기.
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KR1020060118802A KR101298538B1 (ko) 2006-11-29 2006-11-29 공유 드레인 전류 패스를 갖는 평형 증폭기

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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05136640A (ja) * 1991-11-11 1993-06-01 Sharp Corp 高周波増幅回路
US5420541A (en) 1993-06-04 1995-05-30 Raytheon Company Microwave doherty amplifier
JP2003218646A (ja) * 2001-11-16 2003-07-31 Matsushita Electric Ind Co Ltd 電力増幅装置、及び無線通信装置
KR20040043306A (ko) * 2002-11-18 2004-05-24 학교법인 포항공과대학교 도허티 증폭기를 이용한 신호 증폭 장치

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