KR20070055421A - 철도 표지로 안정한 데이터 전송을 위한 장치 - Google Patents

철도 표지로 안정한 데이터 전송을 위한 장치 Download PDF

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KR20070055421A
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마우리지오 피즈
마우로 쿠로토
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안살도 세그날라멘토 페로비아리오 에스.피.에이.
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Abstract

철도 표지로 안정한 데이터 전송을 위한 장치(1)는 서로 독립적이며 서로 갈바니 전기적으로 분리된 제1 및 제2 회로 부분(1a, 1b)을 가지며, 각각은: 선로의 부분의 상태에 관한 정보 신호를 수신하고, 표지로의 전송을 위한 적어도 하나의 전보를 생성하는 마이크로프로세서(6a, 6b) 선별 단계(2a, 2b); 및 표지로의 데이터 전송의 허가/불허를 위한 제1 및 제2 회로 부분(1a, 1b)에 의해 생성된 전보를 포함하는 제어 단계(3a, 3b)를 포함한다. 제1 회로 부분(1a)은 또한 전송 허가 단계(4, 5, 17)를 가지며, 이는 제1 회로 부분(1a)에 의해 생성된 전보의 표지로의 전송을 허용하며, 결국 제어 단계(3a, 3b)에 의해 수행되는 비교는 성공한다.

Description

철도 표지로 안정한 데이터 전송을 위한 장치{DEVICE FOR SAFE DATA TRANSMISSION TO RAILWAY BEACONS}
본 발명은 철도 표지로 안정한 데이터 전송, 특히 안정한 전보 전송을 위한 장치에 관한 것이다.
알다시피, (또한 프랑스어 "balise"로 알려진) 철도 표지는 선로를 따라 설치되어, 선로를 따라 이동하는 운송 수단으로부터 전자기 허가 신호를 수신하며, 운송 수단으로 전송되고 운송 수단의 위치 및 이동에 관한 정보를 포함하는 코드화된 반응 신호(전보)에 반응하여 발생한다.
예를 들면, 정보는 표지 위치에서 선로의 하류 부분을 따라 장애물의 존재를 나타낼 것이다.
표지는 수신 안테나 및 전송 안테나를 포함하며, 일반적으로 선로의 레일 사이에 놓이며 슬리퍼(sleepers)에 고정된다.
("암호기(encoders)"로 알려진) 데이터 코딩 및 전송 장치는 또한 선로의 상태에 관한 인-필드(in-field) 정보를 얻기 위하여 그리고 입력 신호에 기반을 두고 선별된, 적절한 전보를 전송하기 위하여 선로를 따라 표지에 설치된다.
암호기로의 입력 신호는 일반적으로 교통 신호등, 포인트 작동(point operation) 등의 적색-녹색 전환과 같은, 선결정된 사건에 의해 전환되는, 선로에 따라 위치한 릴레이 교신에서 유래한다.
환언하면, 표지는 단순히 암호기에 의해 선별되고 전송되는 릴레이 전보를 선로에 따르는 운송 수단의 이동에 제공한다.
그러므로 운송 수단의 안정에 의존하는, 선로의 주어진 부분을 따라 이동하는 운송 수단에 전달된 전보가 완전히 신뢰할 만하다는 것은 필수적이다.
그러므로 암호기는 선로 상태에 기초로 하여 두 전보 선별에서, 그리고 표지로의 선별된 전보 전송에서 무시할 만한 정도의 에러를 보장해야 한다.
본 발명의 목적은 향상되고, 더 안정하고, 더 신뢰할 만한 전보 선별 및 표지로의 전송을 제공하는 것이다.
본 발명에 의하면, 철도 표지에 안정한 데이터 전송을 위한 장치를 제공하며, 서로 독립적이며 갈바니 전기적으로(galvanically) 분리된 제1 및 제2 회로 부분을 포함하며, 각각은 선로의 부분의 상태에 관한 정보 신호를 수신하며 표지로의 전송을 위한 적어도 하나의 전보를 생성하기 위한 마이크로프로세서 선별 단계; 및 제1 및 제2 회로 부분에 의해 생성된 전보를 비교하기 위한 그리고 상기 표지에의 허가/불허 데이터 전송을 위한 제어 단계를 포함하며; 상기 제1 회로 부분은 또한 상기 제1 회로 부분에 의해 생성된 전보의 상기 표지로의 전송을 허용하며, 결과적으로 상기 제어 단계에 의해 수행된 비교가 성공인, 전송 허가 상태를 포함한다.
본 발명의 바람직하고, 제한적이지 않은 실시예는 첨부된 도면에 관하여 예로서 설명할 것이다.
도 1은 본 발명에 따른 데이터 전송 장치의 블록 다이어그램을 도시한다.
도 2 및 3은 도 1의 장치의 부분의 상세한 다이어그램을 도시한다.
도 1에 관하여, 본 발명에 따른 데이터 전송 장치(1)는 서로 갈바니 전기적으로 절연되고 서로 독립적으로 병렬로 작동하는 제1 및 제2 회로 부분(1a, 1b)을 포함한다.
제1 회로 부분(1a)은 표지에 전보를 전송하며, 반면에 제2 회로 부분(1b)은 데이터 전송 장치(1)의 정확한 작동을 테스트한다. 더 특별하게, 도시된 예에서, 비록 제어되는 표지의 수는 명백하게 네 개가 아닐지라도, 데이터 전송 장치(1)는 네 개의 표지(BCN1, BCN2, BCN3, BCN4)를 제어한다.
제1 및 제2 회로 부분(1a, 1b)은 각각 알려진 방법으로 그리고 선로의 부분의 상태(예를 들면, 철도 야드, 미도시)에 관한 생성된 입력 신호(INPUTS)를 수신하며 각 표지로의 전송을 위한 적절한 전보를 알맞게 생성하기 위한 각각 선별 단계(2a, 2b)를 포함한다.
제1 및 제2 회로 부분(1a, 1b)은 또한 각각 표지에의 데이터 전송과 동시에 데이터 전송 장치(1)의 정확한 작동을 계속해서 결정하기 위한 제어 단계(3a, 3b)를 포함한다.
제1 회로 부분(1a)은 또한 선별 단계(2a)와 제어 단계(3a) 사이에 삽입되고, 고장의 경우에 표지로의 데이터 전송을 차단하기 위한 고속 차단 회로(4); 및 표지로의 확인된 생성된 전보를 전송을 위한 전송 단계(5)를 포함한다.
더 특별하게는, 각 선별 단계(2a, 2b)는 마이크로프로세서(6a, 6b); 선로의 상태를 나타내는 입력 신호를 얻기 위한 포착 회로(7a, 7b); (연속된 비트에 의해 규정된) 많은 이전의 세트 전보를 포함하는 전보 메모리(8a, 8b); 및 램(RAM) 메모리(9a, 9b)를 포함한다.
포착 회로(7a, 7b)는 서로 완전히 독립하여, 많은 병렬 전류 또는 전압 입력 신호를 수신한다.
각 마이크로프로세서(6a, 6b)는 각각의 포착 회로(7a, 7b)에서 신호를 수신하며, 각각의 전보 메모리(8a, 8b) 및 각각의 램 메모리(9a, 9b)에 연결된다.
더 특별하게는, 램 메모리(9a, 9b)는 두 메모리 뱅크, 즉 서로 물리적으로 분리된 작업 메모리 및 테스트 메모리로 나뉜다.
각 마이크로프로세서(6a, 6b)의 출력은 연속 전송 채널(10a, 10b)로 각각의 제어 단계(3a, 3b)로 연결된다.
제어 단계(3a, 3b)는 각각의 마이크로프로세서(6a, 6b)에 의해 생성된 신호를 수신하며, 각각이 차례로 각각의 표지를 제어하기 위한, 네 개의 출력 신호(OUT1a/b, OUT2a/b, OUT3a/b, OUT4a/b)를 생성하는, 하나의 입력, 네 개의 출력 역 다중화기(demultiplexer) 회로(12a,12b); 및 제1 및 제2 회로 부분(1a, 1b)에 의해 생성되는 대응하는 신호를 수신하고 조금씩 비교하는 비교 회로(14a, 14b)를 포함한다.
더 특별하게는, 비교 회로(14a, 14b)는 신호 OUT1a 및 OUT1b; OUT2a 및 OUT2b; OUT3a 및 OUT3b; OUT4a 및 OUT4b를 조금씩 비교한다.
조금씩 비교한 결과는 마이크로프로세서(6a, 6b)로 비교 회로(14a, 14b)에 의해 전송된다.
제1 광분리기(optoisolator)(16)는 역 다중화기 회로(12a)의 출력과 비교 회로(14b)의 입력 사이 및 역 다중화기 회로(12b)의 출력과 비교 회로(14a) 사이에 삽입되어서, 갈바니 전기적으로 절연된 상태로 유지되는, 제1 회로 부분(1a)에서 제2 회로 부분(1b)으로의 전기 신호가 직접 통과하지 않는다.
도 2는 비교 회로(14a, 14b)의 구조를 도시한다.
더 특별하게, 비교 회로(14a, 14b)는 신호 OUT1a 및 OUT1b, 신호 OUT2a 및 OUT2b, 신호 OUT3a 및 OUT3b, 신호 OUT4a 및 OUT4b를 각각 수신하는 네 개의 익스클루시브 오아 로직 게이트(EXOR logic gate)(20a~20d)를 포함한다.
비교 회로(14a, 14b)는 또한 네 개의 에러 카운터(error counter)(21a~21d) 및 네 개의 에러 위치 탐지기(error location detector)(22a~22d)를 포함한다. 각각의 에러 카운터(21a~21d)는 각각의 익스클루시브 오아 로직 게이트(20a~20d)의 출력에 연결되며, 각각의 에러 위치 탐지기(22a, 22b)의 입력에 연결된 출력을 가지며, 이는 각각의 마이크로프로세서(6a, 6b)로 전송된 제어 신호를 생성한다.
도 3은 마이크로프로세서(6a)의 출력과 제1 회로 부분(1a)의 역 다중화기 회로(12a) 사이에 삽입된 고속 절단 회로(4)의 구조를 도시한다.
고속 절단 회로(4)는 제1 및 제2 엔드 로직 게이트(AND logic gate)(30, 31); 오아 로직 게이트(OR logic gate)(32); 및 제1 및 제2 스레스홀드(threshold) 비교기(33, 34)를 포함한다.
더 특별하게는, 제1 엔드 로직 게이트(30)는 연속 전송 채널(10a)로 마이크로프로세서(6a)의 출력 및 마이크로프로세서(6b)에 의해 생성된 제1 허가 신호(EN1)를 수신하며; 제2 엔드 로직 게이트(31)는 마이크로프로세서(6a)의 출력 및 마이크로프로세서(6b)에 의해 또한 생성된 제2 허가 신호(EN2)를 수신한다. 오아 로직 게이트(32)는 제1 및 제2 엔드 로직 게이트(30, 31)의 출력을 수신하며, 역 다중화기 회로(12a)의 입력으로 전송되는 신호를 생성한다.
제1 및 제2 스레스홀드 비교기(33, 34)는 각각 제1 및 제2 엔드 로직 게이트(30, 31)의 출력에 연결되며, 마이크로프로세서(6b)에 의해 읽히는, 제1 및 제2 비교 신호(C1, C2)를 생성한다. 더 특별하게는, 제1 및 제2 비교 신호(C1, C2)는 가변 스레스홀드 전압 각각과 제1 및 제2 엔드 로직 게이트(30, 31)의 출력을 비교한 결과이다.
더 특별하게는, 마이크로프로세서(6b)에 의해 보내진 제어 신호(TSOG)에 의해 제어되는 스위치(35)의 상태에 의존하여, 스레스홀드 전압은 제1 양의(positive) 값(VTH) 또는 제1 값의 반대인 제2 음의(negative) 값(-VTH)을 나타낼 것이다.
제1 회로 부분(1a)의 출력에서, 전송 단계(5)는 제2 광분리기(17)의 삽입에 의하여 역 다중화기(12a)의 출력(OUT1a, OUT2a, OUT3a 및 OUT4a)을 수신하며, 네 개의 각각의 표지를 제어한다.
데이터 전송 장치(1)는 또한 마이크로프로세서(6a, 6b)를 갈바니 전기적으로 절연시키기 위하여 제3 광분리기(19)의 삽입에 의하여 각각의 마이크로프로세서(6a, 6b)에서 허가 신호를 수신하는, 감시 회로(18)를 포함한다.
더 특별하게는, 감시 회로(18)는 공급 전압(Vdc)을 가지는 제2 광분리기(17)를 공급한다.
데이터 전송 장치(1)는 다음과 같이 작동한다.
제1 및 제2 회로 부분(1a, 1b) (도 1)은 독립적으로 선로의 상태에 관하여 입력 신호를 수신한다.,
더 특별하게는, 포착 회로(7a, 7b)는 관련 마이크로프로세서(6a, 6b)로 입력 신호의 전압 및 전류 값을 얻고 전송하며, 포착 채널의 정확한 작동을 테스트하기 위해 알려진 값의 전압을 또한 얻을 것이다.
각 마이크로프로세서(6a, 6b)는 관련 램 메모리(9a, 9b)의 두 개의 물리적으로 분리된 (작업 및 테스트) 뱅크를 이용한다. 더 특별하게, 제1, 작업 작동은 제1 뱅크- 작업 뱅크 -에서 수행되며 반면에 제2 뱅크- 테스트 뱅크 -는 동시에 테스트된다. 일단 테스트가 완료되면, 작업 메모리 영역은 테스트된 제2 뱅크에서 카피되고, 작업 작동은 제2 뱅크에서 수행되며, 제1 뱅크가 테스트된다. 환언하면, 두 개의 작업 뱅크는 작업 작동에서 방해하지 않고 계속해서 전환되고 작동-테스트된다.
각각의 포착 회로(7a, 7b)에 의하여 수신된 데이터를 기초로, 마이크로프로세서(6a, 6b)는 선결정된 (알려진) 내부 규칙을 기초로 전보 메모리(8a, 8b)에서 적절한 전보를 독립적으로 선별한다.
더 특별하게는, 입력 데이터를 기초로 하여, 적절한 전보(TG1, TG2, TG3, TG4)는 네 개의 표지의 각각을 위한 알려진 방법으로 생성되며, 그리고 네 개의 전보(TG1, TG2, TG3, TG4)로부터, 전체 전보는 연속 비트의 많은 그룹을 포함하여 형성되며, 각 그룹은 많은 전보에서 대응하는 위치를 가지는 비트를 포함한다. 즉, 비트의 제1 그룹은 전보(TG1, TG2, TG3, TG4)에서 제1 비트를 포함하며, 비트의 제2 그룹은 전보(TG1, TG2, TG3, TG4)에서 제2 비트, 및 전보의 끝까지 등등 포함한다.
전체 전보는 데이터를 표지로 전송하던 주파수의 네 배의 전송 속도로 연속 전송 채널(10a, 10b)로 전송된다.
많은 표지 (예에서 네 개로 도시된)는 표지로의 연속 데이터 전송을 위해 하나의 TMD(Time Division Multiplexing) 연속 전송 체널로 제어될 수 있다.
제1 및 제2 마이크로프로세서(6a, 6b)에서의 동기화 로직은 일반 클록 신호를 이용하여 연속 전송 채널(10a, 10b)로 전보 전송을 동기화한다.
마이크로프로세서(6a, 6b)에 의해 생성된 전체 전보는 각각의 출력(OUT1a/b, OUT2a/b, OUT3a/b, OUT4a/b)으로 각 그룹에서 많은 비트를 전송하는, 각각의 역 다중화기 회로(12a, 12b)에 의해 수신되어, 각각의 표지로 전송되는 각각의 전보(TG1, TG2, TG3, TG4)는 각 출력(OUT1a/b, OUT2a/b, OUT3a/b, OUT4a/b)에서 복원 된다.
역 다중화기 회로(12a, 12b)는 데이터가 연속 전송 채널(10a, 10b)로 전송되는 것에 의해 클록 신호와 동조하는 연속 로직에 의한 이 작동을 수행한다.
그러고 나서 출력(OUT1a/b, OUT2a/b, OUT3a/b, OUT4a/b)에서 복원된 네 개의 전보는 비교 회로(14a, 14b)로 보내진다.
비교 회로(14a, 14b)는 전송된 데이터의 매칭(matching)을 결정하기 위해 제1 회로 부분(1a)에 의해 전송된 전보(TG1, TG2, TG3, TG4) 및 제2 회로 부분(1b)에 의해 전송된 전보(TG1, TG2, TG3, TG4)를 조금씩 비교한다.
사실, 데이터 전송 장치(1)에서 어떤 실패도 없다면, 같은 입력 신호에서의 마이크로프로세서(6a, 6b)에 의해 독립적으로 생성된 전보는 매치할 것이다.
더 특별하게는(도 2), 두 개의 회로 부분(1a, 1b)에 의해 생성된 각 전보(TG1, TG2, TG3, TG4)에서 같은 위치에서의 비트는 익스클루시브 오아 로직 게이트(20a~20d)에서 비교되며, 이는 단지 만약 비교된 비트가 같은 값을 가진다면 낮은 로직 값을 생성한다.
익스클루시브 오아 로직 게이트(20a~20d)에서의 출력 신호는 에러 카운터(21a~21d) 및 에러 위치 탐지기(22a~22d)에 의해 수신되며, 이들은 각각 탐지된 에러의 수 및 전송된 전보 안에서 그들의 위치를 기억한다. 더 특별하게는, 에러 카운터(21a, 21b)는 관련 익스클루시브 오아 로직 게이트(20a~20d)에서 높은 로직 신호를 수신할 때마다 탐지된 에러의 수를 증가한다.
에러 카운터(21a~21d) 및 에러 위치 탐지기(22a~22d)에서 기억된 데이터는, 만약 있다면, 데이터 전송 에러의 존재를 나타내도록 제어 신호의 형태로 각각의 마이크로프로세서(6a, 6b)로 전송된다.
더 특별하게는, 각 마이크로프로세서(6a, 6b)는 독립적으로 각 비교 회로(14a, 14b)에 의해 생성된 제어 신호를 수신한다.
만약 어떤 에러도 탐지되지 않으면, 역 다중화기 회로(12a)의 네 개의 출력(OUT1a, OUT2a, OUT3a, OUT4a)에서 전보(TG1, TG2, TG3, TG4)는 각 표지를 제어하기 위해 광분리기(17)에 의해 전송 단계(5)로 전송된다.
출력 데이터의 통과를 허용하는, 광분리기(17)는 감시 회로(18)에 의해 전압(Vdc)을 공급받으며, 이는 마이크로프로세서(6a, 6b)에서 허가 신호에 의해 가능하다.
역으로, 만약 어떤 데이터 전송 에러가 탐지되면, 잘못된 전보가 표지로 전송되는 것을 막기 위해, 그리고 어떤 이동하는 운송 수단이 잠재적으로 위험한 메시지를 수신하고 코드화하는 것을 막기 위해 다음과 같은 활동이 수행된다:
- 제1 마이크로프로세서(6a)는 연속 전송 채널(10a)로 데이터 전송을 방해한다;
- 두 마이크로프로세서(6a, 6b)는 감시 회로(18)로 신호를 허가하며, 광분리기(17)로 공급 전압(Vdc)을 차단하고 전송 단계(5)로 전송을 통과하지 못하게 하는 전송을 방해한다; 및
- 제2 마이크로프로세서(6b)는 고속 차단 회로(4)를 활성화시키며, 이는 마 이크로프로세서(6a)의 출력에서 역 다중화기 회로(12a)의 입력으로의 데이터 전송을 차단한다.
더 특별하게는(도 3), 고속 차단 회로(4)는 다음과 같이 작동한다.
제2 마이크로프로세서(6b)는 허가 신호(EN1, EN2)를 계속해서 고속 차단 회로(4)로 공급하며, 이는 결과적으로 전송 장치(1)가 엔드 로직 게이트(30) (허가 신호(EN1)의 높은 로직 상태 및 허가 신호(EN2)의 낮은 로직 상태) 또는 엔드 로직 게이트(31)(허가 신호(EN2)의 높은 로직 상태 및 허가 신호(EN1)의 낮은 로직 상태)에 의하여 데이터 전송을 정확하게 가능하게 작동한다. 엔드 로직 게이트(30, 31)의 출력은 오아 로직 게이트(32)의 입력과 연결되어, 데이터는 고속 차단 회로 출력에서 계속해서 흐른다.
에러가 데이터 전송에서 방해하기 위해 욕구를 탐지될 때, 제2 마이크로프로세서(6b)는 낮은 로직 상태를 가지는 두 허가 신호(EN1, EN2)를 공급하는 것에 의해 두 엔드 로직 게이트(30, 31)의 기능을 억제한다.
두 엔드 로직 게이트(30, 31)의 존재는 고속 차단 회로(4)의 작동을 데이터 전송과 동시에 테스트되게 한다.
즉, 제2 마이크로프로세서(6b)는 대안적으로 엔드 로직 게이트(30)에 의하여 전송할 수 있으며 엔드 로직 게이트(31)의 출력이 실제로 기능을 억제하는지 결정하며, 그러고 나서 엔드 로직 게이트(31)에 의하여 전송을 할 수 있으며 엔드 로직 게이트(30)의 출력이 실제로 기능을 억제하는지 결정한다.
이러한 체크는 비교기(33, 34)에서 제1 및 제2 비교 신호(C1, c2)를 획득함 으로써 제2 마이크로프로세서(6b)에 의해 수행된다.
이러한 목적을 위하여, 마이크로프로세서(6b)는 (제어 신호(TSOG)에 의하여) 트립 스위치(trip switch)(35)로 디자인되어서, 비교기(33, 34)의 스레스홀드를 변경하고, 엔드 로직 게이트(30, 31)의 출력 레벨을 체크하는 기능이 억제된다.
더 특별하게는, 엔드 로직 게이트(3)가 기능이 억제될 때, 비교기(33)의 입력 스레스홀드 전압에서의 변경에 따라 각각의 비교기(33)의 출력(C1)을 읽음으로써 체크된다. 그러므로 (기능이 억제된) 엔드 로직 게이트(30)의 출력은 비교기(33)의 입력으로 보내지는 기준값 (예를 들면, 0), 즉 양 또는 음의 스레스홀드 전압 (VTH, -VTH)을 수신하는 제2 입력을 추정하여 엔드 로직 게이트(30)의 출력의 실제 기능 억제는 스레스홀드 전압에서의 변경에 따라 비교기(33)의 출력의 전환을 간단하게 결정함으로써 결정될 수 있다.
또한 엔드 로직 게이트(31)의 실제 기능 억제를 결정하는 것도 동일하게 적용된다.
데이터 전송 장치(1)는 또한 표지로의 전보 전송과 동시에, 비교 회로(14a, 14b), 특히 에러 탐지 및 저장 회로의 작동을 테스트하기 위하여 제공된다.
더 특별하게, 마이크로프로세서(6a)는 알려진 수의 에러의 연속 전송 채널(10b) 스퀀스(sequence)로 전송된 전보 및 전보 안의 선결정된 위치에 삽입된다.
즉, 표지로 실제로 보내진 전보가 마이크로프로세서(6a)에 의해 생성되며, 연속 전송 채널(10a)로 전송되고, 어떤 에러도 포함하지 않는 것이라는 것은 가능 하다.
일단 전보에서 비트의 주어진 수가 전송되면, 각 마이크로프로세서(6a, 6b)는 독립적으로 실제로 에러의 수 및 위치에 매치하는 (테스트 에러 스퀀스에서) 프로그램된 에러의 수 및 위치를 체크한다.
그러므로 비교 회로(14a, 14b)의 정확한 작동은 테스트될 수 있고, 전보 전송은 방해될 수 있고 결국에 탐지된 에러는 매치되지 않는다.
본 발명이 장점은 이후의 명세서에서 명확해질 것이다.
특히, 입력 신호를 획득하고 각 전보를 독립적으로 생성하기 위한 두 개의 독립적이고, 갈바니 전기적으로 절연된 회로 부분, 및 두 생성된 전보 매치를 비교하고 보장하기 위한 두 개의 독립적인 비교 회로를 이용하여, 표지로의 안정한 데이터 전송이 더욱 향상된다.
만약 어떤 에러가 탐지되면, 본 발명에 따르는 데이터 전송 장치는 가능한 빨리 데이터 전송을 방해하는 세 가지 상호 협동하는 방법을 제공한다:
- 출력 연속 채널로 데이터 전송을 방해하는 것;
- 고속 차단 회로를 작동시키는 것; 및
- 출력 광분리기로의 공급 및 표지로의 데이터 전송을 차단하기 위하여 감시 회로의 기능을 억제하는 것.
더구나, 적절한 회로 구조 덕분에, 데이터 전송 장치는 표지로의 데이터 전송을 방해하지 않고 그 작동을 계속해서 테스트하는 것을 제공한다.
더 특별하게는, 데이터 전송 장치는 입력 신호 포착 회로, 마이크로프로세서 램 작업 메모리, 에러 탐지 회로의 비교 및 전송 및 고속 차단 회로의 작동을 테스트한다.
명확하게, 그러나, 첨부된 청구항에서 규정된 본 발명의 범위를 벗어나지 않고 여기서 기술 및 설명한 것이 변경될 것이다.
특히, 도시된 것이 아닌 장치는 선로의 상태에 기초로 하여 전보가 표지로 전송되기 위해 선별되도록 제공될 것이다.
이런 경우, 데이터 전송 장치는 전보 메모리 안에서 전송을 위한 전보의 위치를 나타내는 포인터(pointer)로 직접 공급될 것이다.
기술된 실시예가 네 개의 표지를 제어하는 전송 장치에 관한 것일지라도, 많은 표지는 다른 전자 구성요소 (예를 들면, 더 많은 출력을 가진 역 다중화기 회로)를 간단히 사용함으로써 제어될 것이다.

Claims (11)

  1. 서로 독립적이고 갈바니 전기적으로 분리된 제1 및 제2 회로 부분(1a, 1b)을 포함하며, 상기 제1 및 제2 회로 부분 각각은:
    선로 부분의 상태에 관하여 정보 신호를 수신하고 표지로의 전송을 위한 적어도 하나의 전보를 생성하도록 구조화된 마이크로프로세서(6a, 6b) 선별 단계(2a, 2b); 및
    상기 표지로의 데이터 전송을 허가/불허를 위한 상기 제1 및 제2 회로 부분(1a, 1b)에 의해 생성된 전보를 비교하도록 구조화된 제어 단계(3a, 3b)를 포함하며;
    상기 제1 회로 부분(1a)은 또한 상기 제1 회로 부분(1a)에 의해 생성된 전보를 상기 표지로 전송하도록 구조화되어 결국 상기 제어 단계(3a, 3b)에 의해 수행되는 비교가 성공적인 전송 허가 단계(4, 5, 17)를 포함하는 것을 특징으로 하는 철도 표지로 안정한 데이터 전송을 위한 장치.
  2. 제1항에 있어서,
    상기 전송 허가 단계(4, 5, 17)는 상기 마이크로프로세서(6a)의 출력과 상기 제1 회로 부분(1a)의 상기 제어 단계(3a)의 사이에 삽입된 고속 차단 회로를 포함하며;
    상기 고속 차단 회로(4)는 상기 제어 단계(3a, 3b)에 의한 상기 비교가 실패 하는 경우 상기 전보의 통과를 막는 것을 특징으로 하는 철도 표지로 안정한 데이터 전송을 위한 장치.
  3. 제2항에 있어서,
    상기 고속 차단 회로(4)는 제1 및 제2 엔드 로직 게이트(30, 31)를 포함하며, 상기 제1 및 제2 엔드 로직 게이트(30, 31) 각각은 상기 전보가 보내지는 제1 입력(10a)을 가지고; 각각의 엔드 로직 게이트는 상기 제2 회로 부분(3b)의 상기 마이크로프로세서(6b)에서 허가 신호(EN1, EN2)가 보내지는, 제2 입력을 가지며; 상기 고속 차단 회로(4)는 또한 상기 엔드 로직 게이트(30, 31)의 출력을 수신하는 오아 로직 게이트(32)를 포함하고; 및 상기 제어 단계(3a, 3b)에 의한 상기 비교가 실패하는 경우 두 상기 허가 신호(EN1, EN2)는 낮은 값을 가지는 것을 특징으로 하는 철도 표지로 안정한 데이터 전송을 위한 장치.
  4. 제3항에 있어서,
    상기 고속 차단 회로(4)는 또한 상기 제1 및 제2 엔드 로직 게이트(30, 31)의 출력 각각을 수신하며, 상기 제2 회로 부분(3b)의 상기 마이크로프로세서(6b)에 의해 생성된 제어 신호(TSOG)에 반응하여 변하는 스레스홀드 전압을 각각 수신하는 제1 및 제2 스레스홀드 비교기(33, 34)를 포함하며;
    상기 제1 및 제2 스레스홀드 비교기(33, 34)는 상기 고속 차단 회로(4)의 정확한 작동을 체크하기 위해 상기 제1 회로 부분(1a)의 마이크로프로세서(6a)로 보 내지는 각각의 제어 신호(C1, C2)를 생성하는 것을 특징으로 하는 철도 표지로 안정한 데이터 전송을 위한 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 전송 허가 단계(4, 5,17)는 상기 제1 회로 부분(1a)의 제어 단계(3a)와 상기 표지 사이에 삽입된 광분리 회로(17)를 포함하며;
    상기 광분리 회로(17)는 상기 제어 단계(3a, 3b)에 의한 상기 비교가 실패하는 경우 상기 광분리 회로(17)의 기능을 억제하기 위하여 상기 제1 및 제2 회로 부분(1a, 1b)의 마이크로프로세서(6a, 6b)에서 신호를 수신하며 감시 회로(18)와 협동하는 것을 특징으로 하는 철도 표지로 안정한 데이터 전송을 위한 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 회로 부분(1a)의 상기 마이크로프로세서(6a)는 상기 제어 단계(3a, 3b)에 의한 상기 비교가 실패하는 경우 상기 전보의 생성을 방해하는 것을 특징으로 하는 철도 표지로 안정한 데이터 전송을 위한 장치.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 제어 단계(3a, 3b)는
    상기 제1 및 제2 회로 부분(1a, 1b)의 마이크로프로세서(6a, 6b)에 의해 각각 생성된 전보를 수신하는 적어도 하나의 익스클루시브 오아(EXOR) 로직 게이 트(20a~20d);
    상기 익스클루시브 오아 로직 게이트(20a~20d)의 출력에 연결된 입력을 가지는 에러 카운터(21a~21d); 및
    상기 에러 카운터(21a~21d)의 출력에 연결된 입력을 가지며, 각각의 마이크로프로세서(6a, 6b)로 보내지는 제어 신호를 생성하는 에러 위치 탐지기(22a~22d)를 포함하는 것을 특징으로 하는 철도 표지로 안정한 데이터 전송을 위한 장치.
  8. 제7항에 있어서,
    상기 에러 카운터(21a~21d) 및 상기 에러 위치 탐지기(22a~22d)는 상기 제어 단계(3a, 3b)의 정확한 작동을 체크하던 테스트 에러 스퀀스를 획득하는 것을 특징으로 하는 철도 표지로 안정한 데이터 전송을 위한 장치.
  9. 제8항에 있어서,
    상기 테스트 에러 스퀀스는 상기 제2 회로 부분(1b)의 마이크로프로세서(6b)에 의해 생성된 전보에서 생성되는 것을 특징으로 하는 철도 표지로 안정한 데이터 전송을 위한 장치.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    각각 상기 선별 단계(2a, 2b)는 각각의 표지로의 전송을 위한 많은 전보를 생성하며;
    상기 선별 단계(2a, 2b)는 연속하는 비트의 많은 그룹을 포함하는 전체 전보를 형성하며, 각 그룹은 많은 전보에서 대응하는 위치를 가지는 비트를 포함하고;
    상기 제어 단계(3a, 3b)는 상기 전체 전보를 수신하며 각각의 출력(OUT1a/b, OUT2a/b, OUT3a/b, OUT4a/b)으로 각 그룹에서 많은 비트를 전송하여 각각의 전보는 각각의 출력(OUT1a/b, OUT2a/b, OUT3a/b, OUT4a/b)에서 복원되는 역 다중화기 회로(12a, 12b)를 포함하는 것을 특징으로 하는 철도 표지로 안정한 데이터 전송을 위한 장치.
  11. 제10항에 있어서,
    고속 차단 회로(4)는 상기 마이크로프로세서(6a)의 출력과 상기 제1 회로 부분(1a)의 상기 역 다중화기(12a)의 사이에 삽입되며;
    상기 고속 차단 회로(4)는 상기 제어 단계(3a, 3b)에 의한 상기 비교가 실패하는 경우 상기 전체 전보의 통과를 막는 것을 특징으로 하는 철도 표지로 안정한 데이터 전송을 위한 장치.
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