KR20070051119A - 반도체장치용 리드프레임 - Google Patents

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Abstract

본 발명은 환경친화적 반도체 장치 제조용 기질에 관한 것으로서, 반도체 장치 제조용 기질은 반도체 칩과 인쇄회로 기판과 같은 전기, 전자장치를 전기적으로 연결하여 주는 매개수단이다. 이와 같은 반도체 장치 제조용 기질의 재질은 구리, 또는 구리합금 및 니켈 또는 니켈 합금으로서 표면의 산화를 방지하고 전기, 전자 장치와의 용접성을 개선하기 위하여 반도체 장치 제조용 기질의 표면에 다양한 도금층을 형성하여 사용하였다. 과거 이 목적을 구현하기 위한 방법으로 구리계 기질의 표면상에 주석/납 합금을 도금하여 사용하였으나, 납이 환경 비친화적 물질로 규제됨에 따라 이를 대체하고자 여러 방법이 제시되었다. 이에 본 발명은 상기의 문제점을 개선하기 위해 구리(Cu) 또는 구리합금 소재면상에 주석합금 도금피막을 개재시키고 그 상부에 Ni 또는 Ni alloy를 도금후 전면에 두께 1 ~ 4u" 팔라듐 또는 팔라듐 합금피막을 형성하고,상기 리드프레임상에 두께 0.5~4u" 이하의 금으로 이루어진 합금층을 최외각층에 형성하여 본딩성과 납땜성 및 몰딩 결합력의 향상과 부식, 크랙의 방지를 위한 환경친화적 반도체 장치 제조용 기질을 제공할 수 있도록 하였다.

Description

반도체장치용 리드프레임{Leadframe for Semiconductor Device}
본 발명은 환경친화적 반도체 장치 제조용 기질에 관한 것으로서, 반도체 장치 제조용 기질은 반도체 칩과 인쇄회로 기판과 같은 전기, 전자장치를 전기적으로 연결하여 주는 매개수단이다. 이와 같은 반도체 장치 제조용 기질의 재질은 구리, 또는 구리합금 및 니켈 또는 니켈 합금으로서 표면의 산화를 방지하고 전기, 전자 장치와의 용접성을 개선하기 위하여 반도체 장치 제조용 기질의 표면에 다양한 도금층을 형성하여 사용하였다. 과거 이 목적을 구현하기 위한 방법으로 구리계 기질의 표면상에 주석/납 합금을 도금하여 사용하였으나, 납의 환경 비친화적 물질로 규제됨에 따라 이를 대체하고자 여러 방법이 제시되었다. 이에 본 발명은 상기의 문제점을 개선하기 위해 구리(Cu) 또는 구리합금 소재면상에 주석합금 도금피막을 개재시키고 그 상부에 Ni 또는 Ni alloy를 도금후 전면에 두께 1 ~ 4u" 팔라듐 또는 팔라듐 합금피막을 형성하고,상기 리드프레임상에 두께 0.5~4u" 이하의 금으로 이루어진 합금층을 최외각층에 형성하여 본딩성과 납땜성 및 몰딩 결합력의 향상과 부식, 크랙의 방지를 위한 환경친화적 반도체 장치 제조용 기질을 제공함에 있다.
본 발명은 환경친화적 반도체 장치 제조용 기질에 관한 것으로서, 반도체 장치 제조용 기질은 반도체 칩과 인쇄회로 기판과 같은 전기, 전자장치를 전기적으로 연결하여 주는 매개수단이다. 이와 같은 반도체 장치 제조용 기질의 재질은 구리, 또는 구리합금 및 니켈 또는 니켈 합금으로서 표면의 산화를 방지하고 전기, 전자 장치와의 용접성을 개선하기 위하여 반도체 장치 제조용 기질의 표면에 다양한 도금층을 형성하여 사용하였다. 과거 이 목적을 구현하기 위한 방법으로 구리계 기질의 표면상에 주석/납 합금을 도금하여 사용하였으나, 납의 환경 비친화적 물질로 규제됨에 따라 이를 대체하고자 여러 방법이 제시되었다. 이에 본 발명은 상기의 문제점을 개선하기 위해 구리(Cu) 또는 구리합금 소재면상에 주석합금 도금피막을 개재시키고 그 상부에 Ni 또는 Ni alloy를 도금후 전면에 두께 1 ~ 4u" 팔라듐 또는 팔라듐 합금피막을 형성하고,상기 리드프레임상에 두께 0.5~4u" 이하의 금으로 이루어진 합금층을 최외각층에 형성하여 본딩성과 납땜성 및 몰딩 결합력의 향상과 부식, 크랙의 방지를 위한 환경친화적 반도체 장치 제조용 기질을 제공함에 있다.
본 발명은 환경 친화적 반도체 장치 제조용 기질에 관한 것으로서, 반도체 장치의 조립공정 전에 구리계 합금층, 주석합금층, 니켈 합금층, 팔라듐 합금피막을 순차적으로 형성하고 최외각층에 금으로 이루어진 합금층을 형성하여 추후 반도체 조립공정 후에 진행될 주석/납 합금도금을 배제 할 수 있는 특징이 있다.
본 발명은 환경 친화적 반도체 장치 제조용 기질에 관한 것으로서, 특히 본 발명은 구리 또는 구리합금 상에 하부로부터 순차적으로 주석 합금층, 니켈 합금층, 팔라듐 또는 팔라듐 합금층, 금으로 이루어진 합금층을 형성함으로서 반도체 제조용 기질 표면의 부식을 방지하고 와이어 본딩성과 납땜성 및 몰딩화합물과의 접착성 향상과 부식, 크랙의 방지를 위한 반도체 제조용 기질에 관한 것이다.
반도체 장치 제조용 기질은 반도체 칩과 인쇄회로 기판과 같은 전기, 전자장치를 전기적으로 연결하여 주는 매개수단이다.
이와 같은 반도체 장치 제조용 기질의 재질은 구리 또는 구리합금 및 니켈 또는 니켈합금으로서 표면의 산화를 방지하고 전기, 전자 장치와의 용접성을 개선하기 위하여 반도체 장치 제조용 기질의 표면에 다양한 도금층을 형성하여 사용하였다.
과거 이 목적을 구현하기 위한 방법으로 구리계 기질의 표면상에 주석/납 합금을 도금하여 사용하였으나, 납의 환경 비친화적 물질로 규제됨에 따라 이를 대체하고자 여러 방법이 제시되었다.
특히 기존에 제안되고 있는 방안은 구리계 리드프레임의 상부면에 니켈층을 형성하고 그 상부에 팔라듐 혹은 팔라듐 합금을 도금 적층 하는 것 이었는데 이는 팔라듐의 특성상 반도체 칩의 접합성과 와이어 본딩성은 우수하나 고온의 반도체 조립공정중 팔라듐이 산화되어 도금층이 딱딱해지고 융점이 높아져서 납땜성이 저하되는 문제점이 있다.
이에 본 발명은 상기의 문제점을 개선하고자 하는것으로서, 그목적은 구리계 기판의 산화방지 및 와이어 본딩 공정시 본딩 결합력 증가, 몰딩 화합물과의 결합력을 강화하여 반도체칩 패키지의 신뢰성을 개선할수 있는 반도체 장치 제조용 기질을 제공함에 있다. 이러한 본 발명의 구성은 패터닝된 구리계 기판 상부면에 두께 5~20u"의 주석합금층과 그상부에 두께5~20u"의 니켈 합금층, 그리고 두께 1~4u"의 팔라듐 합금층을 형성한 후 최외각층에 0.5~4u"의 금피막층을 형성하는 것이다.
본 발명에서 주석합금층과 니켈 합금층은 구리의 확산을 방지함과 더불어 제조된 반도체 칩패키지를 인쇄회로기판에 실장시 용접성을 개선하며 하지 도금층으로 Ni만을 사용한 경우와 비교하여 Tin alloy를 사용함으로써 탁월한 내식성을 가진다.
또한 Ni layer를 5~20 u"로 얇게 도금하여 그 하층에 Ni 금속가격에 비하여 대단히 저렴한 Tin-Copper alloy를 사용함으로써 제조비용의 절감효과 또한 기대할 수 있다.
최외각층인 금으로 이루어진 합금 피막층은 팔라듐 또는 팔라듐 합금 도금층의 보호층으로서 작용하며, 팔라듐 도금층의 산화에 의한 열화가 방지되는 효과를 기대할수 있다.
이는 양 도금층의 본래적인 납땜성을 유지할 수 있는 장점이 있다.
따라서 납땜 젖음시간을 단축할수있고, 작업성이 향상되는 효과를 기대할 수 있다.
이하, 본 발명의 바람직한 실시예 및 비교예를 구체적으로 설명하면 다음과 같다.
(실시예 1내지 5)
이하, 본 발명의 실시예를 다음과 같이 설명하고자 하며, 리드프레임을 제조하는 기술은 일반화되어 있으므로 구체적인 설명은 약하며, 다만, 납땜성, 본딩성, 내식성, 내크랙킹성 등과 같은, 제품의 안정성을 증대시키기 위해 적층 합금의 함량에 따른 시험결과를 제시한다. 그리고 먼저 본 발명에 사용된 간단한 특성치들을 표 1과 같이 요약하였으나, 본 발명이 이러한 실시예에 의해 한정되는 것은 아니다.
본 실시예는 각 도금층의 가장 바람직한 도금 두께와 합금층의 조성을 알고자 조건을 달리하여 사용하였다.
Figure 112005065352224-PAT00001
(비교예 1 내지 5)
통상의 방법에 따라 하기의 표 2에 나타낸 바와 같은 도금층 구조를 갖는 반도체 장치 제조용 기질을 제조 하였다.
이 리드프레임에 대하여 실시예들과 같은 방법으로 각각의 물성을 평가하고 그 결과를 하기 표 2에 나타내었다.
Figure 112005065352224-PAT00002
(시험 방법)
(1) 금 와이어 본딩 실험
시료를 와이어본딩 장비를 이용하여 와이어 본딩을 한후, 본딩 풀 테스터 (Bonding Pull Tester)를 이용하여, gold wire bonding 실험을 한다.
(2) 납땜성 실험
시료를 175℃에서 7시간30분 동안 열처리한 후, 온도95℃ 상대습도 95%의 조건하에서 8시간동안 강제노화 시킨다. 그런다음, MIL-STD-883D방법에 따라 용접성 실험을 실시한다.
(3) 몰딩화합물과의 접착성 실험
시료를 몰딩온도170℃에서 90초 동안 몰딩한후, 175℃에서 6시간동안 열처리한후 에폭시 몰딩화합물과 반도체 장치 제조용 기판과의 접착성 실험을 MRT(Moisture Resistance Test)에 의해 실시한 후 SAT(Scanning Acoustic Tomograph) 검사한다.
(4) 내부식성
평가방법: KS M 8012 중성 염수 분무 시험법에 따라 테스트함.
염화나트륨 농도 - 40g/ℓ;
압축 공기 압력 - 1.2㎏f/㎠;
분무량 - 1.51㎖/80㎠/h;
공기 포화기 온도 - 47℃;
염수;
탱크 온도: - 35℃;
시험조 온도 - 35℃.
(5) 내크랙킹성
열충격후의 크랙 발생 여부를 관찰한다.
시료를 121℃ 2atm,100% RH 조건에서 thermal Cycle (-65℃~150 ℃)을 1000회 이상 처리후 크랙 발생 여부 확인.
상기 표 1을 참조하여 보면 몰딩 결합성은 모든조건에서 우수한 결과를 얻을수 있다.
그러나 주석(Sn) 합금으로 구성된 하지 도금층의 조성비율(Tin-Copper ratio)에 따라 본딩성과 납땜성, 그리고 내부식성 내지 내크랙킹성이 달라짐을 알 수 있다.
Tin-Copper alloy에서 Tin-Copper 비율은 중요한 변수로 작용하는데 Tin-Copper 비율의 적정수준(본 발명의 결과 Tin 50%, Copper 50%--실시예#6) 보다 Tin의 비율이 많아질수록 (실시예#7 ~ #9) 내부식성과 내크랙킹성이 향상됨을 알 수 있고 상대적으로 Tin 의 비율이 낮을수록 (실시예 #1 ~ #3의 경우) 내부식성과 내크랙킹성은 저하되는 것을 알 수 있다.
하지만 Tin-Copper 비율의 적정수준(본 발명의 결과 Tin 50%, Copper 50%--실시예#6) 보다 Tin의 비율이 높아질수록, 실시예#7 ~ #9 경우, 납땜성은 오히려 향상되고, 본딩성은 저하되는 것을 알 수 있다.
이는 Tin 의 특성상 Hardness의 영향에서 나오는 것으로서 공정시 중요한 변수로 작용함을 알 수 있다.
또한 Tin-Copper alloy 와 Pd 도금층 사이에 Ni layer 를 사용하기 때문에 Ni layer의 두께와 Tin-Copper alloy 의 두께도 test에 많은 영향을 미치는 것을 알 수 있다.
solderability를 비교해 볼때 실시예 #1 ~ #9 의 내용에서 알 수 있듯이 Ni layer의 thickness가 얇을수록 solderability는 향상 됨을 알 수 있다.
하지만 Bondability에 있어서 실시예 #1 ~ #5와 실시예 #9를 비교해 볼때 Tin-Copper ratio와 Ni layer의 thickness가 밀접한 영향을 가짐을 알 수 있다.
본 실험의 TEST 결과 5가지 test 항목 전체에 있어서 가장 적절한 수준은 실시예#6 ~ #8 임을 알 수 있다.
하지만 실시예 #7, #8 은 실시예 #6에 비하여 Tin의 ratio가 많으므로 제조비용의 절감을 위해 선 실시예 #6)이 가장 적절
하다고 할 수 있다.
반면, 상기 표2를 참조하면 니켈 또는 니켈합금으로 구성된 하지 도금층 상부에 팔라듐 도금층을 형성하는 경우 (비교예1) 또는 Tin-Copper alloy를 하지도금층으로 형성하는 경우 (비교예 2) 본딩성과 납땜성에서 탁월한 결과를 얻지 못했다.
그리고 Tin-Copper alloy layer 와 Pd 도금층 사이에 Ni layer를 도금하는 경우(비교예3) 납땜성 및 몰딩 결합성, 내부식성, 내크랙킹성에서 우수한 결과를 얻을수 있으나 본딩성에서 본실험의 탁월한 효과에 미치지 못하였다.
비교예 4)와 같은 층의 구조를 갖는 경우 상기의 문제점이 개선되어 탁월한 본딩성을 얻을 수 있는 것을 알 수 있다.
하지만 하지 도금층으로서 Ni layer만을 사용하는 경우 Tin-Copper alloy 에 비하여 상대적으로 약한 내식성을 가지며, Tin alloy 에 비하여 높은 cost으로 인하여 본 발명과의 큰 차이점이 있다 하겠다.
따라서, 항상 문제로 대두되었던 상기의 3가지 제반 문제를 모두 해결할 수 있게 되었다.
이상과 같이, 본 발명은 반도체 장치용 리드프레임의 구성과 관련하여 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, COF (Chip on film), PCB, 커넥터 (Connector)와 같은 전자장치에 사용하는 기판에도 동일한 방식으로, 적용할 수 있음은 물론이다.
본 발명에 따른 반도체장치용 리드프레임은 상기 새로운 층의 개선된 적층구조를 적용함으로써 신뢰성을 더욱더 향상시키면서 환경친화를 도모할 수 있는 등의 매우 뛰어난 효과가 있는 것이다.

Claims (8)

  1. 구리(Cu) 또는 구리합금으로 된 구리계 합금 기저 금속층;
    상기 기저 금속층의 적어도 일측면에 형성되며 주석 또는 주석(Sn) 합금으로 이루어진 5~20 u" 두께의 하지 도금층 및;
    상기 하지 도금층상에 형성되며 니켈(Ni) 또는 니켈합금(Ni alloy)으로 이루어진 5~20u" 두께의 중간 도금층 및;
    상기 중간 도금층상에 형성되며 팔라듐(Pd)또는 팔라듐 합금으로 이루어진 1~4u" 두께의 외각 도금층 및;
    상기 외곽 도금층상에 형성되며 금(Au)으로 이루어진 합금의 최외각층은 0.5~4u" 두께의 도금층을 포함하는 것을 특징으로 하는 반도체 장치 제조용 기질.
  2. 제 1 항에 있어서,
    상기 하지 도금층 주석합금은 주석(Sn) 20%~80%, 구리(Cu) 20%~80%의 비율로 구성되는 반도체 패키지용 리드프레임.
  3. 제 2 항에 있어서,
    상기 주석합금은 Sn과 Cu, Ag, Bi,Sb, Fe로 이루어진 군으로부터 선택된 2원 합금으로 이루어진 반도체 패키지용 리드프레임.
  4. 제 2 항에 있어서,
    상기 주석합금은 Sn-Cu와 Sb, Tl, Se, Au, Pd, Zn 으로 이루어진 군으로부터 선택된 3원 합금으로 이루어진 반도체 패키지용 리드프레임.
  5. 제 1 항에 있어서,
    상기 팔라듐 또는 팔라듐 합금으로 이루어진 외각층은 Pd, Co, Ni, Sn, Sb로 이루어진 군으로부터 선택된 2원합금으로 이루어진 반도체 패키지용 리드프레임.
  6. 제 5 항에 있어서,
    상기 외각층인 팔라듐으로 이루어진 합금층은 Pd-Co alloy의 경우에는, Pd 90~99%, Co 1~10%의 비율로 구성되며, Pd-Ni alloy, Pd-Sn alloy, Pd-Sb alloy의 경우에는 팔라듐의 비율이 90~99%, 나머지 금속의 비율이 1~10%의 비율로 구성되는 반도체 패키지용 리드프레임.
  7. 제 1 항에 있어서,
    상기 최외각층이 금으로 이루어진 합금층은 Au, Ag, Pd으로 이루어진 군으로부터 선택된 2원합금으로 이루어진 반도체 패키지용 리드프레임.
  8. 제 7 항에 있어서,
    상기 최외각층이 금으로 이루어진 합금층은 Au-Ag alloy의 경우에는, Au 30~50%, Ag 50~70% 의 비율로, Au-Pd alloy의 경우에는 Au 50~70%, Pd 30~50%의 비율로 구성되는 반도체 패키지용 리드프레임.
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