KR20070046722A

KR20070046722A - 박막 적층 기판과 그 제조 방법 및 박막 적층 기판을구비한 액정 표시장치

Info

Publication number: KR20070046722A
Application number: KR1020060104285A
Authority: KR
Inventors: 타카후미 하시구치; 신지 카와부치
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2005-10-31
Filing date: 2006-10-26
Publication date: 2007-05-03
Also published as: JP2007121804A; US20070097282A1; CN1959992A; TW200727490A

Abstract

본 발명은 평탄화막의 하층에 있는 제1 도전부와 평탄화막의 상층에 있는 제2 도전부가 전기적으로 접속되어 쇼트하는 것을 억제하는 박막 적층 기판 등을 제공하는 것이다.

본 발명에 따른 하나의 태양에 따른 박막 적층 기판은, 기판(1)상에 요철 패턴 표면이 형성된 평탄화막(10)을 구비하고, 그 하층에 복수의 제1 도전부(2, 3 등)를, 그 상층에 제2 도전부(11, 12)를 갖는 박막 적층 기판(50)으로서, 제1 도전부(2, 3 등)의 볼록 형상부가 형성되는 영역에서, 그리고 그 상층에 제2 도전부(11, 12)를 구비하는 개소의 적어도 일부를 제외해서, 평탄화막(10) 표면의 요철 패턴이 형성되어 있다.

평탄화막, 컨택트홀, 도전부, 쇼트, 마스크.

Description

박막 적층 기판과 그 제조 방법 및 박막 적층 기판을 구비한 액정 표시장치{THIN FILM DEPOSITION LAYER SUBSTRATE, MANUFACTURING METHOD THEREOF AND LIQUID CRYSTAL DISPLAY PROVIDING THE THIN FILM DEPOSITION LAYER SUBSTRATE}

도 1은 실시 형태 1에 따른 TFT 기판의 일 화소 분의 평면도,

도 2는 도 1의 I-I 절단부 단면도,

도 3은 실시 형태 1에 따른 차광 마스크의 평면도,

도 4는 실시 형태 2에 따른 TFT 기판의 일 화소 분의 평면도,

도 5는 도 4의 II-II 절단부 단면도,

도 6은 실시 형태 2에 따른 차광 마스크의 평면도,

도 7은 실시 형태 3에 따른 차광 마스크의 평면도,

도 8은 실시 형태 4에 따른 TFT 기판의 일 화소 분의 평면도,

도 9는 도 8의 III-III 절단부 단면도,

도 10의 (a)는 실시 형태 4에 따른 투과 전극 형성용 차광 마스크의 평면도, (b)는 반사 전극 형성용 차광 마스크의 평면도,

도 11은 종래예 1에 따른 TFT 어레이 기판의 단면도,

도 12는 종래예 2에 따른 TFT 기판의 일 화소 분의 평면도,

도 13은 종래예 2에 따른 TFT 어레이 기판의 단면도,

도 14는 종래예 2에 따른 차광 마스크의 평면도다.

[참조부호의 설명]

1 절연성 기판,

2 게이트 배선,

3 보조 용량 배선,

4 게이트 절연막,

5 반도체 능동막,

6 오믹 컨택트막,

7 드레인 전극,

8 소스 전극,

8a 소스 배선,

9 층간 절연막,

10a, 10b, 10c 평탄화막,

11, 11a, 11b, 11c 투과 전극,

12, 12a, 12b, 12c 반사 전극,

15 컨택트홀,

16 투과 영역,

20, 20a, 20b, 20c 차광 마스크,

21, 21a, 21b, 212c 광투과부,

23 투과 전극 형성용 차광 마스크,

24 반사 전극 형성용 차광 마스크.

액정 표시장치는, 일반적으로, 2매의 전극 첨부 기판 간에 액정을 구비하는 액정층이 개재된 구조로 되어 있다. 이 2매의 기판의 상하에는, 편광판이 더 설치되어 있다. 투과형 액정 표시장치의 경우에는, 배면에 백라이트(backlight)가 갖춰져 있다. 백라이트로부터 편광판을 통과한 입사광은, 액정의 복굴절에 의해 타원 편광으로 변화하고, 반대측의 편광판에 입사되게 된다. 이 상태에서, 상하의 전극 간에 전압을 인가하면, 액정의 디렉터(director)의 배열 상태가 변화해서 액정층의 복굴절이 변화하고, 반대측의 편광판에 입사되는 타원 편광 상태가 변화한다. 그 결과, 액정 표시장치를 투과하는 광강도 및 스펙트럼(spectrum)이 변화하는 전기 광학 효과를 얻을 수 있다.

액정 표시장치는, 투과형 액정 표시장치, 반사형 액정 표시장치, 반투과형 액정 표시장치로 분류할 수가 있다. 투과형 액정 표시장치는, 백라이트(배면 광원)를 그 배면 또는 측방에 설치해서, 화상 표시를 실시하는 것이다.

반사형 액정 표시장치는, 기판상에 반사판을 설치하고, 주위 광을 반사판 표면에서 반사시키는 것으로 화상 표시를 실시하는 것이다. 도 11에 종래의 반사형 액정 표시장치에 이용되는 박막 트랜지스터 어레이(transistor array) 기판(이하, 「TFT 어레이 기판」이라고 기술한다)의 주요부의 단면도를 나타낸다(특허 문헌 1)(이하, 「 제1 종래예」라고 기술한다). 이 TFT 어레이 기판(100)은, 절연성 기판(101), 게이트 배선(102), 게이트 절연층(104), 반도체막(105), 드레인(drain) 전극(107), 소스 전극(108), 층간 절연막(109), 평탄화막(110), 반사판으로도 기능하는 투과 전극(111) 등을 갖추고 있다.

이 TFT 어레이 기판(100)에서는, 층간 절연막(109)을 성막한 후에, 컨택트홀(115: contact hole)을 형성하는 것과 동시에, 도 11에 나타낸 바와 같이 복수의 개구부(117)를 설치한다. 그 후, 그 상층에 평탄화막(110)을 형성한다. 그러면, 표면에 요철 형상(118)을 갖는 평탄화막(110)을 얻을 수 있다. 그 후, 투과 전극(111)을 형성하는 금속을 성막하고, 도 11에 나타낸 바와 같이 소망한 위치에 투과 전극(111)을 형성한다. 그 결과, 층간 절연막(109)의 개구부(117)에 대응한 위치에 요철 패턴을 갖는 투과 전극(111)을 얻을 수 있다.

상기 층간 절연막(109) 및 게이트 절연막층(104)에 형성하는 개구부(117)는, 개구부(117) 아래에 위치하는 절연막 또는 유리(glass) 기판이 동시에 에칭(etching)되지 않게, 배선군, 박막 트랜지스터 및 보조 용량부상에 걸치지 않게 구성하는 취지가 기재되어 있다. 개구부(117) 아래에 위치하는 절연막 또는 유리 기판이 동시에 에칭되면, 배선 아래가 공동이 되거나 배선이 빠져 배선 저항이 증가할 우려가 있기 때문이다.

반투과형 액정 표시장치(특허 문헌 2~4)는, 광의 일부를 투과하고, 광의 일 부를 반사하는 타입(type)이다. 따라서, 주위 광이 매우 밝은 경우에, 주위 광에 비해 표시광이 어둡기 때문에 표시를 관찰하기 어려운 투과형 액정 표시장치와 주위 광이 어두운 경우에 시인성이 극단적으로 저하하는 반사형 액정 표시장치의 결점을 보충하는 것이다.

도 12는 종래예에 따른 반투과형 액정 표시장치의 TFT 어레이 기판(200)의 일 화소 분의 평면도이며, 도 13은 도 12의 IV-IV 절단부 단면도이다(이하, 「제2 종래예」라고 기술한다). 이 TFT 어레이 기판(200)은, 절연성 기판(201), 게이트 배선(202), 보조 용량 배선(203), 게이트 절연층(204), 제1의 반도체막인 반도체 능동막(205), 제2의 반도체막인 오믹 컨택트(ohmic contact)막(206), 드레인 전극(207), 소스 전극(208), 층간 절연막(209), 평탄화막(210), 반사판으로도 기능하는 화소 전극(211) 등을 갖추고 있다.

이 TFT 어레이 기판(200)은, 예를 들면 이하와 같이 해서 제조할 수가 있다. 우선, 유리 기판 등의 투명 절연성 기판(201)상에 스퍼터링(sputtering) 등의 방법으로 게이트 배선(202), 게이트 전극(도시 생략), 보조 용량 배선(203) 등을 형성하기 위한 금속 박막을 성막한다. 계속해서, 제1의 포토리소그래피(photolithography) 공정에 의해서, 게이트 배선, 게이트 전극 및 게이트 단자를 형성한다.

다음에, 플라스마(plasma) CVD법에 의해 SiN 등의 게이트 절연막(404), a-Si 등의 반도체 능동막(205), n형 a-Si 등의 오믹 컨택트막(206)을 연속으로 성막한다. 계속해서, 제2의 포토리소그래피 프로세스(process)로 반도체 능동막(205) 및 오믹 컨택트막(206)을 적어도 TFT부가 형성되는 부분에 패터닝(patterning) 한다. 게이트 절연막(404)은, 전체에 걸쳐서 잔존한다.

계속해서, 스퍼터링 등의 방법으로 드레인 전극(207) 및 소스 전극(208) 등을 형성하기 위한 금속 박막을 성막한다. 그리고, 제3의 포토리소그래피 프로세스로 이 금속 박막을 패터닝해서, 소스 전극(208) 및 드레인 전극(207)을 형성한다. 그 후, 오믹 컨택트막(206)의 에칭을 실시한다. 이 프로세스에 의해 TFT부의 오믹 컨택트막(206)의 중앙부가 제거되어 반도체 능동막(205)이 노출된다.

게다가, 플라스마 CVD법에 의해 층간 절연막(209)을 형성하기 위한 막을 형성한다. 그 후, 평탄화막(210)으로서 감광성 수지 조성물을 도포해서 감광성 유기막을 형성한다. 그 후, 포토리소그래피 프로세스로, 평탄화막(210)의 소망의 패턴 형상 및 평탄화막(210)의 요철 형상을 형성한다. 우선, 패턴 형성 전의 평탄화막(210)에, 도 14에 나타내는 차광부(222)를 갖는 차광 마스크(220: 포토마스크)를 이용해서, 균일하게 저조도로 노광을 실시한다. 계속해서, 도 1에 나타낸 바와 같은 컨택트홀(215), 투과 영역(216)에 대응하는 부분을 개구한 차광 마스크(도시 생략)를 이용해서, 균일하게 고조도로 노광을 실시한다.

차광 마스크(220)는, 도 14에 나타낸 바와 같이, 동일한 환형 형상의 광투과부(221)를 갖춘다.

이 차광 마스크(220)를 이용해서, TFT 어레이 기판(200)을 평탄화막(210)이 그 하층까지 개구하지 않는 정도의 저조도의 노광을 실시한다. 이에 의해, 평탄화막(210)의 표면에 도 13에 나타낸 바와 같은 요철 형상을 얻을 수 있다. 그 후, 투명성이 있는 화소 전극(211)과 반사성이 있는 반사 전극(212)을 형성하기 위한 도전막을 각각 성막해서, 소망의 패턴을 형성한다. 이에 의해, 요철 형상을 표면에 갖는 화소 전극(211) 및 반사 전극(212)을 얻는다. 이 요철 패턴을 갖춘 화소 전극(211)의 영역 R1이 반사판으로서 기능하고, 주위 광을 반사판 표면에서 반사시키는 것으로 화상 표시를 실시할 수가 있다. 한편, 광을 투과시키는 영역 R2에서는, 도 13에 나타낸 바와 같이 게이트 절연막(404), 층간 절연막(209), 평탄화막(210)을 제거해서 투과 전극(211) 등을 형성할 수 있다(예를 들면, 특허 문헌 5).

위에서 설명한 바와 같이 형성된 TFT 어레이 기판은, 대향 전극을 갖춘 대향 기판과 접합시키고 그 사이에 액정이 주입된다. 그리고, 면상 광원 장치의 발광면측에 탑재된다. 이와 같이 해서, 반투과형의 액정 표시장치가 제조된다.

또, 다른 종래예로서, 반사판에 요철부를 재현성 좋고 균일하게 형성하는 기술이 개시되고 있다. 이에 의해, 양호한 반사 특성을 얻을 수 있다(특허 문헌 6).

특허 문헌 1 특개 2001-330827호 공보.

특허 문헌 2 특개평 7-333598호 공보.

특허 문헌 3 특개 2000-19563호 공보

특허 문헌 4 특개 2000-305110호 공보

특허 문헌 5 특개 2004-294805호 공보

특허 문헌 6 특개 2000-284272호 공보

상기 제1의 종래예에서는, 게이트 절연막(104) 및 층간 절연막(109)에 개구부를 형성하는 것으로 투과 전극(111)에 요철을 설치하기 때문에, 반투과형 액정 표시장치에 응용할 수 없다고 하는 문제가 있었다. 또, 게이트 절연막(104) 및 층간 절연막(109)에 직접 개구부를 설치해서 화소 전극(111)의 오목부 형상을 형성하기 때문에, 그 하층에 있는 다른 층이 데미지(damage)를 받기 쉽고, 수율이 높다고 말할 수 없었다.

또, 상기 제2의 종래예에서는, 휘점 등의 표시 결함이 발생할 우려가 있었다. 액정 표시장치의 대형화, 고정밀화의 요망이 더 높아지는 중에, 이 표시 결함을 억제하는 것은 지극히 중요한 과제이다. 이 표시 결함의 주된 이유는, 요철 형상을 갖는 평탄화막(210)의 상층과 하층에 있는 도전부가 전기적으로 접속되어 버리는 것으로 발생하는 것이다. 상기 2000-284272호 공보에 기재된 기술에서는, 반사 특성이 뛰어난 것을 얻을 수 있지만, 표시 결함이 발생하는 문제에 대해서는 과제를 남기고 있었다.

또한, 상기에서는, 반사형 액정 표시장치, 반투과형 액정 표시장치에 있어서의 과제에 대해 기술했지만 이에 한정되는 것은 아니고, 요철 형상을 갖는 평탄화막의 상층과 하층에 있는 도전부가 전기적으로 접속되어 버릴 우려가 있는 박막 적층 기판에 대해 같은 과제가 생길 수 있다.

본 발명은 상기 배경을 감안해서 이루어진 것으로, 그 목적은 평탄화막의 하 층에 있는 제1 도전부와 평탄화막의 상층에 있는 제2 도전부가 전기적으로 접속되어 쇼트하는 것을 억제하는 박막 적층 기판, 그 제조 방법 및 이 박막 적층 기판을 구비하는 액정 표시장치를 제공하는 것이다.

본 발명의 제1의 태양에 따른 박막 적층 기판은, 기판상에 요철 패턴 표면이 형성된 평탄화막을 갖추고, 상기 평탄화막의 하층에 소스 배선, 게이트 배선, 보조 용량 배선을 구비하는 제1 도전부가 설치되고, 상기 평탄화막의 상층에 제2 도전부가 설치된 박막 적층 기판으로서, 박막 트랜지스터가 형성되는 영역 A와, 상기 영역 A 이외에서 소스 배선, 게이트 배선, 보조 용량 배선 중 어느 하나가 조합해서 서로 교차하는 영역 B를 구비하고, 상기 영역 A 및 영역 B의 상층에 제2의 도전부를 구비하는 개소 중의 상기 제1 도전부와 상기 제2 도전부의 전위가 다른 개소를 제외해서, 상기 평탄화막 표면의 요철 패턴이 형성되는 박막 적층 기판이다. 또한, 「도전부」란, 각종 배선, 각종 전극 등을 포함하는 것으로 한다.

본 발명의 제2의 태양에 따른 박막 적층 기판은, 기판상에 요철 패턴 표면이 형성된 평탄화막을 구비하고, 그 하층에 복수의 제1 도전부를, 그 상층에 제2 도전부를 갖는 박막 적층 기판으로서, 상기 제1 도전부의 볼록 형상부가 형성되는 영역에서, 그리고 그 상층에 상기 제2 도전부를 구비하는 개소 중의 상기 제1 도전부와 상기 제2 도전부의 전위가 다른 개소에 있어서, 상기 평탄화막 표면의 요철 패턴의 오목부 깊이의 적어도 일부가, 상기 제1 도전부의 볼록 형상부가 형성되지 않은 영 역의 상층에 있는 평탄화막 표면의 요철 패턴의 오목부 깊이에 비해서 작은 것이다. 또한, 여기서 말하는 「제1 도전부의 볼록 형상부」란, 제1 도전부가 형성되는 것에 기인해서 평탄화막 형성 전의 표면이 다른 부분에 비해서 볼록한 형상으로 형성되는 영역을 말하는 것으로 한다.

본 발명의 제2의 태양에 따른 박막 적층 기판에 의하면, 평탄화막 자신의 막 두께가 얇아지기 쉬운 부분을 종래예 2에 비해서 두껍게 할 수가 있다. 그 결과, 프로세스 격차에 의해서, 제1 도전부와 제2 도전부가 전기적으로 접속되어 버리는 것을 저감할 수 있다.

본 발명의 제3의 태양에 따른 박막 적층 기판은, 상기 태양에 있어서, 상기 제1 도전부의 볼록 형상부가 형성되는 영역에는, 박막 트랜지스터가 형성되는 영역 A와, 상기 영역 A 이외에서 소스 배선, 게이트 배선, 보조 용량 배선 중 어느 하나가 조합해서 서로 교차하는 영역 B와, 상기 영역 B 이외에서 상기 소스 배선, 상기 게이트 배선의 각 배선이 형성되는 영역 C가 설치되고, 상기 영역 A, 영역 B 및 영역 C의 상층에 상기 제2 도전부를 구비하는 개소의 상기 평탄화막 표면의 요철 패턴의 오목부 깊이가, 상기 영역 A, 영역 B 및 영역 C 이외의 영역의 상층에 있는 평탄화막 표면의 요철 패턴의 오목부 깊이에 비해서 작은 것을 특징으로 하는 것이다.

본 발명의 제4의 태양에 따른 박막 적층 기판은, 상기 제3의 태양에 있어서, 상기 영역 A, 영역 B 및 영역 C의 요철 패턴의 형상이 각각 다른 것을 특징으로 하는 것이다.

본 발명의 제5의 태양에 따른 박막 적층 기판은, 기판상에 요철 패턴 표면이 형성된 평탄화막을 구비하고, 그 하층에 복수의 제1 도전부를, 그 상층에 제2 도전부를 갖는 박막 적층 기판으로서, 상기 제1 도전부의 볼록 형상부가 형성되는 영역의 상층에 있는 상기 평탄화막 표면의 요철 형상의 저부의 적어도 일부에 상기 제2 도전부가 형성되어 있지 않은 것이다.

본 발명의 제5의 태양에 따른 박막 적층 기판에 의하면, 평탄화막 자신의 막 두께가 얇아지기 쉬운 부분에 제2 도전부를 설치하지 않는 것에 의해, 상기 종래예 2에 비해서 제1 도전부와 제2 도전부가 전기적으로 접속되어 버리는 것을 효과적으로 저감할 수 있어 휘점 등의 표시 결함을 억제해서 수율이 높은 박막 적층 기판을 제공할 수가 있다.

본 발명의 제6의 태양에 따른 박막 적층 기판은, 상기 제6의 태양에 있어서, 박막 트랜지스터가 형성되는 영역 A와, 상기 영역 A 이외에서 소스 배선, 게이트 배선, 보조 용량 배선 중 어느 하나가 조합해서 서로 교차하는 영역 B와, 상기 영역 C 이외에서 상기 소스 배선, 상기 게이트 배선의 각 배선이 형성되는 영역 C가 설치되고, 상기 영역 A, 영역 B 및 상기 영역 C에 있는 상기 평탄화막 표면의 요철 형상의 저부에 상기 제2 도전부를 설치하지 않는 것을 특징으로 하는 것이다.

본 발명의 제7의 태양에 따른 액정 표시장치는, 상기 제1~제7의 어느 하나의 태양의 박막 트랜지스터 기판을 구비하는 것이다.

본 발명의 제8의 태양에 따른 박막 적층 기판의 제조 방법은, 기판상에 요철 패턴 표면이 형성된 평탄화막을 구비하고, 그 하층에 복수의 제1 도전부를, 그 상 층에 제2 도전부를 갖는 박막 적층 기판의 제조 방법으로서, 상기 기판상에 상기 제1 도전부를 형성하고, 상기 제1의 도전부의 상층에 상기 평탄화막을 도포하고, 상기 제1 도전부와 상기 제2 도전부가 전기적으로 접속되지 않게, 상기 평탄화막의 하층에 형성되는 상기 제1 도전부의 볼록 형상부의 형상에 따라서 상기 평탄화막의 두께를 조정하고, 상기 두께가 조정된 평탄화막의 상층에 상기 제2 도전부를 형성하고, 상기 평탄화막의 두께의 조정은, 상기 제1 도전부의 볼록 형상부의 형상에 따라서 상기 평탄화막 표면의 요철 패턴의 형상을 변화시키는 것으로 실시하는 것이다.

본 발명의 제8의 태양에 따른 박막 적층 기판의 제조 방법에 의하면, 평탄화막 자신의 막 두께가 얇아지기 쉬운 부분을 종래예 2에 비해서 두껍게 할 수가 있다. 그 결과, 프로세스 격차에 의해서, 제1 도전부와 제2 도전부가 전기적으로 접속되어 버리는 것을 저감할 수 있는 박막 적층 기판의 제조 방법을 제공할 수가 있다.

본 발명에 의하면, 요철 패턴이 형성된 평탄화막의 하층에 있는 제1 도전부와 평탄화막의 상층에 있는 제2 도전부가 전기적으로 접속되어 쇼트하는 것을 억제하는 박막 적층 기판, 그 제조 방법 및 이 박막 적층 기판을 구비하는 액정 표시장치를 제공할 수가 있는 뛰어난 효과가 있다.

이하에, 본 발명을 적용 가능한 실시의 형태가 설명된다. 이하의 설명은, 본 발명의 실시 형태를 설명하는 것으로, 본 발명이 이하의 실시 형태로 한정되는 것은 아니다. 설명의 명확화를 위해, 이하의 기재는, 적절히 생략 및 간략화가 이루어지고 있다. 또, 당업자이면, 이하의 실시 형태의 각 요소를, 본 발명의 범위에 대해 용이하게 변경, 추가, 변환하는 것이 가능하다. 또한, 각 도면에 대해서 동일한 부호를 붙인 것은 동일 요소를 나타낸 것이고, 적절히 설명이 생략된다.

발명의 실시의 형태 1.

도 1은 본 실시 형태 1에 따른 반투과형 액정 표시장치의 TFT 어레이 기판(50)의 일 화소 분의 평면도이며, 도 2는, 도 1의 I-I 절단부 단면도이다. 이 TFT 어레이 기판(50)은, 유리 기판 등의 절연성 기판(1), 제1 도전부, 층간 절연막(9), 평탄화막(10), 제2 도전부 등을 갖춘다. 제1 도전부로서는, 게이트 배선(2), 보조 용량 배선(3), 게이트 절연층(4), 제1의 반도체층인 반도체 능동막(5), 제2의 반도체층인 오믹 컨택트막(6), 드레인 전극(7), 소스 전극(8), 소스 배선(8a) 등을 구비하고, 제2 도전부로서는, 투과 전극(11), 반사 전극(12) 등을 갖추고 있다.

이 TFT 어레이 기판(50)에는, 반사 영역 R1와 투과 영역 R2가 설치되고, 그 표면에 요철 형상의 패턴이 형성되고 있다. 반사 영역 R1에는 각 화소에 있어서의 투과 전극(11)과 반사 전극(12)이 설치되고, 투과 영역 R1에는 각 화소에 있어서의 투과 전극(11)이 설치되고 있다. 이 반사 전극(12)과 투과 전극(11)이 각 화소의 화소 전극을 구성한다.

다음에, 본 실시 형태 1에 따른 TFT 어레이 기판(50)의 제조 방법에 대해 기술한다. 또한, 이하에 설명하는 예는 전형적인 것이며, 본 발명의 취지에 합치되 는 한 다른 제조 방법을 채용할 수 있는 것은 말할 필요도 없다.

우선, 절연성 기판(1)으로서 유리 기판을 세정해서 표면을 청정화한다. 절연성 기판(1)에는, 유리 기판 등의 투명한 절연성 기판을 이용한다. 또, 절연성 기판(1)의 두께는 임의로 되지만, 액정 표시장치의 두께를 얇게 하기 위해서 1.1 mm 두께 이하의 것이 바람직하다. 절연성 기판(1)이 너무 얇은 경우에는 각종의 성막이나 프로세스의 열 이력에 의해 기판의 왜곡이 생기기 때문에 패터닝 정밀도가 저하하는 등의 불편을 일으킨다. 그 때문에, 절연성 기판(1)의 두께는 사용하는 프로세스를 고려해서 선택할 필요가 있다. 또, 절연성 기판(1)이 유리 등의 취성(脆性) 파괴 재료로 이루어지는 경우, 기판의 단면은 모따기를 실시해 두는 것이, 단면으로부터의 칩핑(chipping)에 의한 이물의 혼입을 방지하는데 있어서 바람직하다. 또, 절연성 기판(1)의 일부에 노치를 설치해서 기판의 방향을 특정할 수 있도록 하는 것이, 각 프로세스에서의 기판 처리의 방향을 특정할 수 있으므로, 프로세스 관리를 쉽게 되는 것으로 바람직하다.

다음에, 스퍼터링 등의 방법으로 게이트 배선(2), 게이트 전극(도시 생략), 보조 용량 배선(3) 등을 형성하기 위한 금속 박막을 성막한다. 해당 금속 박막으로서는, 예를 들면 크롬(chromium), 몰리브덴(molybdenum), 탄탈(tantalum), 티탄(titanium), 알루미늄(aluminum), 동이나 이것들에 다른 물질을 미량 첨가한 합금 등을 이용할 수가 있고, 100nm로부터 500nm 정도의 막 두께의 박막을 이용할 수가 있다. 바람직한 실시예로서는, 200nm 막 두께의 크롬이 이용된다.

다음에, 제1의 포토리소그래피 프로세스(사진 공정)로 상기 금속 박막을 패 터닝하고, 게이트 전극(도시 생략), 게이트 배선(2), 보조 용량 전극(도시 생략), 보조 용량 배선(3) 및 게이트 단자(도시 생략) 등을 형성한다. 예를 들면, TFT 어레이 기판을 세정 후, 감광성 레지스터(resist)를 도포·건조한 후에 소정의 패턴이 형성된 마스크 패턴을 통해 노광하고, 현상한다. 이것으로 사진 제판적으로 TFT 어레이 기판상에 마스크 패턴을 전사한 레지스터를 형성한다. 그리고, 감광성 레지스터를 가열 경화시킨 후에 에칭을 실시하고, 감광성 레지스터를 박리한다. 이와 같이 해서, 포토리소그래피 프로세스가 실시된다. 감광성 레지스터와 TFT 어레이 기판과의 젖는 성질이 불량하므로, 감광성 레지스터의 튀김이 생기는 경우에는, 도포 전에 UV 세정을 실시하거나 젖는 성질의 개선을 위해서 HMDS(헥사메칠디실라잔(hexamethyldisilazane))를 증기 도포하는 등의 처리를 실시한다.

또, 감광성 레지스터와 TFT 어레이 기판과의 밀착성이 불량해서, 박리가 생기는 경우에는 가열 경화 온도를 높게 하거나 시간을 길게 하거나 하는 등의 처리를 적당히 실시할 수가 있다. 상기 금속 박막의 에칭은, 공지의 에천트(etchant)(예를 들면, 금속 박막이 크롬으로 이루어지는 경우에는, 제2 초산 세륨 암모늄(ammonium ceric) 및 초산이 혼합되어 이루어지는 수용액)를 이용해서 웨트 에칭(wet) 할 수가 있다. 또, 이 금속 박막의 에칭은, 패턴 엣지(edge)가 테이퍼(taper)-형상이 되도록 에칭하는 것이, 다른 배선과의 단차에서의 단락을 방지하는데 있어서 바람직하다. 여기서, 테이퍼 형상으로는 단면이 사다리꼴 형상이 되도록 패턴 엣지가 에칭되는 것을 말한다. 동 공정에서는, 게이트 전극(도시 생략), 게이트 배선(2), 보조 용량 전극(도시 생략), 보조 용량 배선(3), 게이트 단자 부(도시 생략)를 형성한다고 말했지만, 이것에 한정되는 것은 아니고, 그 외에 TFT 어레이 기판을 제조하는데 있어서 필요한 각종의 마크(mark)류나 배선을 형성해도 좋다.

다음에, 플라스마 CVD에 의해 게이트 절연막(4), 반도체 능동막(5), 오믹 컨택트막(6)을 형성하기 위한 박막을 연속해서 성막한다. 게이트 절연막(4)을 구성하는 박막으로서는, SiNx막, SiOy막, SiOzNw막이나 이러한 적층막을 이용할 수가 있다(또한, x, y, z, w는 각각 정수이다). 게이트 절연막(4)을 구성하는 박막의 막 두께는, 300nm에서 600nm 정도로 한다. 막 두께가 얇은 경우에는 게이트 배선과 소스 배선의 교차부에서 단락을 일으키기 쉽기 때문에, 게이트 배선(2)이나 보조 용량 배선(3) 등의 막 두께 정도 이상으로 하는 것이 바람직하다. 한편, 막 두께가 두꺼운 경우에는 TFT의 ON전류가 작아져서, 표시 특성이 저하할 우려가 있다. 매우 적합한 예로서는, 300nm의 SiN막을 성막한 후, 100nm의 SiN막을 성막한다.

반도체 능동막(5)으로서는, 아몰퍼스 실리콘(amorphous silicon)(a-Si) 막, 폴리 실리콘(polysilicon)(p-Si) 막이 이용된다. 반도체 능동막(5)의 막 두께는 100nm로부터 300nm 정도로 한다. 막 두께가 얇은 경우에는, 후술하는 오믹 컨택트막(6)의 드라이 에칭(dryecthing) 시에 소실이 발생하기 쉽고, 반대로 두꺼운 경우에는 TFT의 ON전류가 작아질 우려가 있다. 따라서, 이것들을 고려해서, 오믹 컨택트막(6)의 드라이 에칭시의 에칭 깊이의 제어성과 필요로 하는 TFT의 ON전류의 상황에 의해 막 두께를 선택한다.

반도체 능동막(5)으로서 a-Si막을 이용하는 경우에는, 게이트 절연막(4)의 a-Si막과의 계면은, SiNx막 또는 SiOzNw막으로 하는 것이 바람직하다. 이에 의해, TFT가 도통 상태가 되는 게이트 전압인 TFT의 Vth의 제어성 및 신뢰성을 향상할 수가 있다. 또, 반도체 능동막(5)으로서 a-Si막을 이용하는 경우에는, 게이트 절연막(4)의 계면 부근을 성막 레이트가 작은 조건으로 성막하고, 상층부를 성막 레이트가 큰 조건으로 성막하는 것이 바람직하다. 이에 의해, 짧은 성막 시간에 이동도가 큰 TFT 특성을 얻을 수 있어, TFT의 오프 시의 리크 전류를 작게 할 수 있다. 바람직한 실시예에서는, 반도체 능동막(5)으로서 150nm의 a-Si막을 성막한다. 한편, 반도체 능동막(5)으로서 p-Si막을 이용하는 경우에는, 게이트 절연막(4)의 p-Si막과의 계면은 SiOy막 또는 SiOzNw막으로 하는 것이 바람직하다. 이에 의해, TFT의 Vth의 제어성 및 신뢰성을 향상할 수가 있다.

오믹 컨택트막(6)으로서는, a-Si 또는 p-Si에 인(phosphorus: P)을 미량 도핑(doping)한 n형 a-Si막, n형 p-Si막이 이용된다. 오믹 컨택트막(6)의 막 두께는, 20nm에서 70nm 정도로 할 수가 있다. 이러한 SiNx막, SiOy막, SiOzNw막, a-Si막, p-Si막, n형 a-Si막, n형 p-Si막은 공지의 가스(SiH₄, NH₃, H₂, NO₂, PH₃, N₂ 및 이러한 혼합 가스)를 이용해서, 드라이 에칭에 의해 패턴 형성하는 것이 가능하다. 바람직한 실시예에서는, 오믹 컨택트막(6)으로서 30nm의 n형 a-Si막을 성막한다.

다음에, 제2의 포토리소그래피 프로세스로 반도체 능동막(5) 및 오믹 컨택트막(6)을 적어도 TFT부가 형성되는 부분에 패터닝한다. 게이트 절연막(4)은, 전체에 걸쳐서 잔존한다. 반도체 능동막(5) 및 오믹 컨택트막(6)은, TFT부가 형성되는 부분 외에, 소스 배선이 게이트 배선(2)이나 보조 용량 배선(3)과 평면적으로 교차하는 부분에도 패터닝해서 잔존시키는 것이 바람직하다. 이에 의해, 교차부에서의 내전압이 커진다. 또, TFT부의 반도체 능동막(5) 및 오믹 컨택트막(6)을 소스 배선의 하부까지 연속 형상으로 잔존시키는 것이 바람직하다. 이에 의해, 소스 전극이 반도체 능동막(5) 및 오믹 컨택트막(6)의 단차를 넘는 일이 없어지므로, 단차부에서의 소스 전극의 단선이 발생하기 어려워진다.　반도체 능동막(5) 및 오믹 컨택트막(6)의 에칭은, 공지의 가스(gas) 조성(예를 들면, SF₆와 0₂의 혼합 가스 또는 CF₄와 0₂의 혼합 가스)으로 드라이 에칭이 가능하다.

다음에, 스퍼터링 등의 방법으로 드레인 전극(7) 및 소스 전극(8)을 형성하기 위한 금속 박막을 성막한다. 이 금속 박막으로서는, 예를 들면 크롬, 몰리브덴, 탄탈, 티탄, 알루미늄, 동이나 이것들에 다른 물질을 미량 첨가한 합금 혹은 이러한 적층막이 이용된다. 물론, 상술의 재료를 적층 형성해도 좋다. 바람직한 실시예로서는, 200nm의 막 두께를 갖는 크롬을 성막하는 예를 들 수가 있다.

계속해서, 제3의 포토리소그래피 프로세스로 이 금속 박막이 소스 배선(8a)(도 1 참조), 소스 단자(도시 생략), 소스 전극(8) 및 드레인 전극(7)을 형성하도록 패터닝된다. 소스 전극(8)은, 소스 배선과 게이트 배선이 교차하는 부분에까지 걸쳐서 형성된다. 드레인 전극(7)은, 반사 영역 R1까지 걸쳐서 형성된다. 다음에, 오믹 컨택트막(6)의 에칭을 행한다. 이 프로세스에 의해 TFT부의 오믹 컨택트막(6)의 중앙부가 제거되어 반도체 능동막(5)이 노출한다. 오믹 컨택트막(6) 의 에칭은, 공지의 가스 조성(예를 들면, SF₆와 0₂의 혼합 가스 또는 CF₄와 0₂의 혼합 가스)을 이용할 수가 있다. 이에 의해, 오믹 컨택트막(6)을 드라이 에칭할 수 있다.

다음에, 플라스마 CVD법에 의해 층간 절연막(9)을 형성하기 위한 막을 형성한다. 그 위로부터 평탄화막(10)을 형성한다. 층간 절연막(9)을 형성하기 위한 막은, 게이트 절연막(4)과 같은 재질로 형성할 수가 있다. 바람직한 실시예에서는, 100nm의 막 두께의 SiN이 이용된다. 또, 평탄화막(10)은 감광성 유기막이며, 공지의 것을 이용할 수가 있다. 예를 들면, JSR사 제조의 PC335 또는 PC405 등의 포지티브형 감광성 수지 조성물을 이용할 수가 있다. 물론, 네거티브형의 감광성 수지 조성물을 이용해도 괜찮다. 평탄화막(10)은 3.0~4.0㎛ 정도의 두께, 바람직하게는 3.2~3.9㎛ 정도의 두께로 형성된다. 물론, 이외의 두께도 좋다.

다음에, 제4의 포토리소그래피 프로세스로 평탄화막(10)을 소망의 패턴 형상으로 형성한다. 이 공정에서는, 평탄화막(10)의 반사 영역 R1의 표면에 요철 형상이 형성된다. 우선, 패턴 형성 전의 평탄화막(10)에 도 3에 나타내는 광투과부(21)를 갖는 차광 마스크(20: 포토마스크)를 이용해서, 균일하게 저조도로 노광을 실시한다. 계속해서, 도 1에 나타낸 바와 같은 컨택트홀(15), 투과 영역(16)에 대응하는 부분을 개구한 차광 마스크(도시 생략)를 이용해서, 균일하게 고조도로 노광을 실시한다. 차광 마스크(20)에 있어서의 광투과부(21)는, 예를 들면 도 3에 나타낸 바와 같은 환형상을 갖는 것을 이용할 수가 있다. 그 직경은, 예를 들면 3~20㎛ 정도로 할 수가 있다.

상기 노광 공정 후, 현상액을 이용해서 현상을 실시한다. 이에 의해, 고조도 노광 영역의 평탄화막(10)이 완전하게 제거되어, 저조도 노광부의 평탄화막(10)은 초기의 막 두께에 대해서 약간 막 감소한다. 그 결과, 평탄화막(10)의 표면에 요철 패턴(15)을 형성시킬 수 있다. 박막 트랜지스터가 형성되는 영역 A(이하, 간단히 「영역 A」라 한다), 소스 배선(8), 게이트 배선(2), 보조 용량 배선(3)의 어느 하나가 조합해서 서로 교차하는 영역 B(이하, 간단히 「영역 B」라 한다)의 상층에는, 투과 전극(11) 및 반사 전극(12)이 평탄화막(10)을 매개로 설치되고 있다. 그리고, 상기 영역 A 및 영역 B의 상층에 위치하는 평탄화막(10)의 표면에는, 도 3에 나타낸 바와 같은 차광 마스크(20)를 이용하는 것으로 요철 패턴을 형성하지 않는다. 따라서, 상기 영역 A와 영역 B의 상층에 위치하는 평탄화막(10)은 평탄하게 된다. 그 결과, 투과 전극(11) 및 반사 전극(12)에 대해서도 요철 형상이 형성되지 않는다. 또한, 이와 같이 조도를 변화시키는 것으로 평탄화막의 패턴 형상을 제어하는 방법을 대신해서, 2개의 다른 평탄화막을 도포하고, 순서에 따라서 노광, 현상을 실시하는 패터닝으로 해도 괜찮다.

계속해서, 필요에 따라서 가열 처리를 실시한다. 그 후, 컨택트홀(13)에 대응하는 영역에서는, 에칭 공정에 의해 층간 절연막(9)이 제거되어 드레인 전극(7)이 노출한다. 또, 투과 영역(14)에 대응하는 영역에서는, 에칭 공정에 의해 층간 절연막(9) 및 게이트 절연막(4)이 제거되어 절연성 기판(1)이 노출한다.

다음에, 스퍼터링 등의 방법으로 투과 전극(11)을 형성하기 위해서 투명 도 전성 박막을 성막한다. 투명 도전성 박막으로서는, ITO, SnO₂, IZO 등을 이용할 수가 있다. 특히, 화학적 안정성의 점으로부터 ITO를 이용하는 것이 바람직하다. 바람직한 실시예에서는, 투명 도전성 박막으로서 80nm의 막 두께를 갖는 ITO가 이용된다.

다음에, 제6의 포토리소그래피 프로세스로 투과 전극(11)의 소망의 패턴 형상을 얻도록 투명 도전성 박막을 패턴 형성한다. 투명 도전성 박막의 에칭은, 사용하는 재료에 의해 공지의 웨트 에칭(예를 들면, 투명 도전성 박막이 결정화 ITO로 이루어지는 경우에는 염산 및 초산이 혼합되는 수용액)을 이용해서 실시할 수가 있다. 투명 도전성 박막이 ITO인 경우, 공지의 가스 조성(예를 들면, HI, HBr)으로의 드라이 에칭이 가능하다. 또, 이 공정에서는, 투과 전극의 형성뿐만 아니라, 대향 기판의 대향 전극과 TFT 어레이 기판의 공통 배선을 전기적으로 접속하기 위한 트랜스퍼패드(transferpad)를 TFT 어레이 기판에 형성해도 좋다.

계속해서, 스퍼터링 등의 방법으로 반사 전극(12)을 구성하기 위한 금속 박막을 성막한다. 이 금속 박막으로서는, 예를 들면 알루미늄 등의 반사 기능을 갖는 금속을 이용할 수가 있다. 막 두께로서는, 예를 들면, 100nm에서 500nm 정도의 막 두께의 박막을 이용할 수가 있다. 물론, 상술의 재료를 적층 형성해도 좋다.

다음에, 제7의 포토리소그래피 프로세스로 반사 전극(12)의 소망의 패턴 형상을 얻도록 패터닝 형성한다.

그 위로부터 배향막이 도포되고, 일정한 방향으로 러빙(rubbing)하는 것에 의해 TFT 어레이 기판이 제조된다. 이와 같이 제조된 TFT 어레이 기판은, 대향 전극을 갖는 CF기판과 스페이서(spacer)를 개입시켜 접합시키고 그 사이에 액정이 주입된다. 이 액정층이 개재된 액정 패널(panel)을 백라이트 유니트(unit)에 부착하는 것으로, 액정 표시장치가 제조된다. 또한, 액정 패널에는, 편광판이나 위상차판을 부착해도 괜찮다.

TFT 어레이 기판상에 박막 트랜지스터나 게이트 배선(2), 소스 배선 등의 제1 도전부를 복수 적층한 경우에, 그 상층에 적층하는 평탄화막의 막 두께에 격차가 생기는 것은 피할 수 없다. 박막 트랜지스터부, 소스 배선, 게이트 배선 등이 적층되는 개소에 의해 형성되는 제1 도전부의 볼록 형상부의 정도에 따라서 단차가 발생하고 있기 때문이다. 이 때문에, 평탄화막에 요철 형상을 형성하는 경우, 평탄화막의 막 두께가 얇은 부분과 요철 형상의 오목부의 위치가 겹치면, 평탄화막을 매개로 대향하는 제1 도전부와 제2 도전부가 전기적으로 접속되어 쇼트(sbort)해 버리는 경우가 있다. 그 결과, 휘점 등의 표시 결함이 발생하게 된다.

본 실시 형태 1에 따른 TFT 어레이 기판(50)은, 영역 A(박막 트랜지스터가 형성되는 영역), 영역 B(소스 배선, 게이트 배선, 보조 용량 배선 중 어느 하나가 조합해서 서로 교차하는 영역)의 상층에는, 투과 전극(11) 및 반사 전극(12)이 평탄화막(10)을 매개로 갖춰져 있다. 상기 영역 A 및 영역 B는 복수의 적층막이 형성되어 있으므로, 적층막의 적층 수가 적은 영역에 비해서 평탄화막(10) 자체의 막 두께가 작게 된다. 막 두께가 작은 경우에, 한층 더 요철 형상을 패터닝하면, 프로세스 격차에 의해서, 평탄화막(10)의 상층과 하층에 있는 도전부가 전기적으로 접속되어 버릴 우려가 있다. 여기서, 상기 영역 A 및 영역 B의 상층에 위치하는 평탄화막(10)의 표면에는, 도 3에 나타낸 바와 같은 차광 마스크(20)를 이용하는 것으로 요철 패턴을 형성하지 않는다. 그 결과, 도 13과 같이 이러한 영역도 요철 패턴을 형성하는 경우에 비해서(도 13의 L200), 후막화(도 2중의 L)를 달성할 수가 있다. 그 결과, 프로세스 격차에 의한 막 두께 변동에 기인해서, 배선이나 TFT 등의 제1 도전부의 볼록 형상부와 화소 전극이 쇼트하는 문제를 저감할 수가 있다. 그 결과, 휘점 등의 표시 결함이 발생한다고 하는 문제를 억제해서, 표시 품위가 높고, 수율이 높은 액정 표시장치를 제공할 수가 있다. 또, 영역 A 및 영역 B의 상층의 평탄화막(10)의 후막화에 의해, 화소 전극의 기생 용량이 억제되어, 표시 품위를 향상하는 것을 기대할 수가 있다. 또한, 평탄화막(10)의 표면 형상에 의해, 상기 영역 A 및 영역 B의 상층에 있는 투과 전극(11) 및 반사 전극(12)에 대해서도 요철 형상이 형성되지 않게 된다.

또한, 본 실시 형태 1에서는, 차광 패턴으로서 환형의 것을 예를 들어 설명했지만, 이것에 한정되는 것은 아니고, 예를 들면 삼각형상이나 4각형상, 십자형상 등도 이용할 수가 있다. 또, 본 실시 형태 1에 대서는, 영역 A(박막 트랜지스터가 형성되는 영역)의 상층, 영역 B(영역 A 이외의 영역에서 소스 배선, 게이트 배선, 보조 용량 배선 중 어느 하나가 조합해서 서로 교차하는 영역)의 상층에 위치하는 평탄화막(10)의 표면에 요철 패턴을 형성하지 않는 예에 대해 설명했지만, 이것에 한정되는 것은 아니다. 상기 제1 도전부의 볼록 형상부가 형성되는 영역에서, 그 상층에 제2 도전부가 형성되는 영역 중의 상기 제1 도전부와 상기 제2 도전부의 전 위가 다른 개소의 적어도 일부의 평탄화막(10)의 표면에 대해서 적용 가능하다.

또, 본 실시 형태 1에서는, 반투과형 액정 표시장치의 예에 대해 말했지만, 이것에 한정되는 것은 아니고, 반사형 액정 표시장치 등의 각종 표시장치에 대해서도 적용 가능하다. 또, 본 실시 형태 1에서는, 박막 트랜지스터 기판을 갖는 예에 대해 설명했지만, 이것에 한정되는 것은 아니고, 스위칭 소자를 갖지 않는 표시장치 기판 등에도 적용 가능하다. 또, 요철 형상을 표면에 갖는 평탄화막의 하층에 제1 도전부, 그 상층에 제2 도전부를 구비하는 박막 적층 기판 전반에 대해 적용 가능하다.

[실시 형태 2]

다음에, 상기 실시 형태 1의 TFT 어레이 기판(50)과는 다른 실시 형태에 대해 설명한다. 또한, 이하의 설명에 있어서, 상기 실시 형태 1과 동일한 구성 부재는, 동일한 부호를 붙이고, 적절히 그 설명을 생략한다.

본 실시 형태 2에 따른 TFT 어레이 기판(50a)은, 이하의 점을 제외한 기본적인 구성은 상기 실시 형태 1과 같다. 상기 실시 형태 1에서는, 영역 A(박막 트랜지스터가 형성되는 영역)의 상층 및 영역 B(기판의 법선 방향으로부터 봐서 제1 도전부가 복수 교차하는 영역)의 상층에서는, 반사 전극(12)의 하층의 평탄화막 표면에 요철 패턴이 형성되어 있지 않았다. 한편, 본 실시 형태 2에서는, 상기 영역 A의 상층 및 상기 영역 B의 상층에 있어서, 평탄화막 표면에 요철 패턴을 형성하고 있는 점이 다르다. 또, 상기 실시 형태 1에 따른 반사 전극(12)에서는, 상기 영역 A 및 영역 B에 해당하는 영역 이외는, 일률적으로 동일 형상, 동일 밀도의 패턴에 의해 형성하고 있었지만, 본 실시 형태 2에 따른 반사 전극(12)에서는, 상기 영역 A, 영역 B 및 영역 C의 상층에 있는 평탄화막 표면의 요철 패턴의 오목부의 깊이가, 이외의 영역의 요철 패턴의 오목부의 깊이에 비해서 작도록 하고 있는 점이 다르다. 여기서, 영역 C란, 상기 영역 A 및 B 이외의 영역에서, 소스 배선(8a), 게이트 배선(2)의 각 배선이 형성되는 영역을 말한다. 즉, 영역 A 및 영역 B 이외의 영역 중, 소스 배선(8a), 또는 게이트 배선(2)이 형성되는 영역이 영역 C가 된다.

도 4는 본 실시 형태 2에 따른 반투과형 액정 표시장치의 TFT 어레이 기판(50a)의 일 화소 분의 평면도이며, 도 5는 도 4의 II-II 절단부 단면도이다. 동 도면에 나타낸 바와 같이, 영역 A, 영역 B 및 영역 C의 상층에 위치하는 평탄화막(10)의 표면에 완만한 요철 패턴이 형성되고 있다. 도 6에, 평탄화막(10)에 요철 패턴을 형성하기 위한 차광 마스크(20a)를 나타낸다. 동 도면에 나타낸 바와 같이, 차광 마스크(20a)는 영역 A, 영역 B 및 영역 C에 있어서의 광투과부(21a)의 개구부가, 그 밖의 영역의 광투과부(21a)의 개구부에 비해서 작게 되도록 형성되고 있다.

본 실시 형태 2에 의하면, 도 6에 나타낸 바와 같은 패턴을 갖는 차광 마스크(20a)를 이용하는 것으로, 영역 A, 영역 B, 영역 C를 다른 영역에 비해서, 요철의 깊이를 얕게 할 수가 있다. 그러므로, 평탄화막 La의 후막화를 도모할 수가 있다. 따라서, 프로세스 격차에 의한 막 두께 변동에 기인해서, 화소 전극이 배선이나 TFT와 쇼트하는 문제를 저감할 수가 있다. 그 결과, 휘점 등이 발생하는 문제를 억제해서 표시 품위가 높고, 수율이 높은 액정 표시장치를 제공할 수가 있다. 또, 반사 전극(12)의 표면에 있어서, 요철 형상이 형성되지 않은 영역이 없기 때문에, 상기 실시 형태 1에 비해서 반사 유효 면적이 넓고, 반사 특성의 향상을 기대할 수 있다. 게다가, 종래예와 비교해서, 기생 용량의 증가를 억제할 수가 있다.

또한, 본 실시 형태 2에서는, 영역 A(박막 트랜지스터가 형성되는 영역), 영역 B(영역 A 이외에서 소스 배선, 게이트 배선, 보조 용량 배선 중 어느 하나가 조합해서 서로 교차하는 영역) 및 영역 C(상기 영역 A 및 B 이외의 영역에서, 소스 배선, 게이트 배선(2)의 각 배선이 형성되는 영역)의 상층에 있어서의 평탄화막(10)의 표면의 요철 패턴의 오목부 깊이를, 상기 이외의 영역의 상층에 위치하는 평탄화막(10)의 표면의 요철 패턴의 오목부 깊이에 비해서 작게 하는 예에 대해 설명했지만, 이것에 한정되는 것은 아니다. 상기 제1 도전부의 볼록 형상부가 형성되는 영역에서, 그 상층에 제2 도전부가 형성되는 영역 중의 상기 제1 도전부와 상기 제2 도전부의 전위가 다른 개소의 적어도 일부의 평탄화막(10)의 표면에 대해서 동일하게 적용 가능하다.

[실시 형태 3]

다음에, 상기 실시 형태 2의 TFT 어레이 기판(50a)과는 다른 실시 형태에 대해 설명한다.

본 실시 형태 3에 따른 TFT 어레이 기판(50b)은, 이하의 점을 제외한 기본적인 구성은 상기 실시 형태 2와 같다. 즉, 상기 실시 형태 2에서는, 영역 A, 영역 B 및 영역 C의 상층에 있는 평탄화막(10)의 표면에 동일한 요철 패턴을 형성하고 있지만, 본 실시 형태 3에서는, 영역 A의 상층, 영역 B의 상층 및 영역 C의 상층에 있는 평탄화막(10)의 표면에 각각의 영역에 따라서 다른 요철의 패턴을 형성하고 있는 점이 다르다.

도 7은 본 실시 형태 3에 따른 차광 마스크(20b)의 평면도를 나타낸다. 동 도면에 나타낸 바와 같이, 차광 마스크(20b)는, 영역 A, 영역 B 및 영역 C에 있어서의 광투과부(21a)의 개구부가, 그 밖의 영역의 광투과부(21b)의 개구부에 비해서 작게 되도록 형성되고 있다. 거기에 더해서, 영역 A, 영역 B 및 영역 C의 상층에 있는 평탄화막의 막 두께가 최적이 되도록, 각각 적합한 다른 형상의 패턴을 갖는 광투과부(21b)를 갖추고 있다. 예를 들면, 영역 A, 영역 B 및 영역 C의 상층에 있는 평탄화막의 표면의 요철 패턴의 오목부의 깊이가, 영역 C>영역 B>영역 A가 되도록 형성한다.

본 실시 형태 3에 의하면, 도 7에 나타낸 바와 같은 패턴을 갖는 차광 마스크(20b)를 이용하는 것으로, 영역 A, 영역 B 및 영역 C의 평탄화막의 막 두께를 최적화할 수가 있다. 그 결과, 프로세스 격차에 의한 막 두께 변동에 기인해서, 반사 전극이 배선이나 TFT와 쇼트하는 문제를 저감시킬 수가 있다. 따라서, 휘점이 발생한다는 문제를 억제해서 표시 품위가 높고, 수율이 높은 액정 표시장치를 제공할 수가 있다. 또, 반사 전극(12)의 표면에 있어서, 요철 형상을 최적화하는 것으로 상기 실시 형태 2에 비해서 반사 특성의 개선을 기대할 수 있다. 게다가, 종래예와 비교해서, 기생 용량의 증가를 억제할 수가 있다.

또한, 본 실시 형태 3에서는, 영역 A(박막 트랜지스터가 형성되는 영역), 영역 B(소스 배선, 게이트 배선, 보조 용량 배선 중 어느 하나가 조합해서 서로 교차 하는 영역), 영역 C(상기 영역 A, 영역 B, 상기 영역 A 및 B 이외의 영역에서, 소스 배선, 게이트 배선(2)의 각 배선이 형성되는 영역)의 상층에 위치하는 평탄화막(10)의 표면의 요철 패턴의 오목부 깊이를, 상기 이외의 영역의 상층에 위치하는 평탄화막(10)의 표면의 요철 패턴의 오목부 깊이에 비해서 작게 하면서 영역 A, 영역 B 및 영역 C의 요철 패턴의 형상을 각각 다르게 해서 최적화하는 예에 대해 설명했지만, 이것에 한정되는 것은 아니다. 상기 제1 도전부의 볼록 형상부가 형성되는 영역에서, 그 상층에 제2 도전부가 형성되는 영역 중의 상기 제1 도전부와 상기 제2 도전부의 전위가 다른 개소의 적어도 일부의 평탄화막(10)의 표면에 대해서 적용 가능하다.

[실시 형태 4]

다음에, 상기 실시 형태 1의 TFT 어레이 기판(50)과는 다른 실시 형태에 대해 설명한다.

본 실시 형태 4에 따른 TFT 어레이 기판(50c)은, 이하의 점을 제외한 기본적인 구성은 상기 실시 형태 1과 같다. 즉, 상기 실시 형태 1에서는, 영역 A, 영역 B의 상층에 있는 평탄화막(10)에 요철 형상을 형성하지 않았다. 한편, 본 실시 형태 4에서는, 영역 A 및 영역 B의 상층에 있는 평탄화막(10c)에 대해서도, 이러한 영역 이외의 영역과 같은 형상의 요철 패턴을 일률적으로 형성하고 있는 점이 다르다. 또, 상기 실시 형태 1에서는, 영역 A 및 영역 B의 상층에 있는 평탄화막(10)의 상층에 걸쳐서 투과 전극(11) 및 반사 전극(12)을 형성하고 있지만, 본 실시 형태 4에서는, 영역 A, 영역 B 및 영역 C의 상층에 있는 평탄화막(10c)의 표면의 요 철 패턴의 오목부에 있어서, 투과 전극(11c) 및 반사 전극(12c)을 배치하지 않는 점이 다르다.

도 8은 본 실시 형태 4에 따른 반투과형 액정 표시장치의 TFT 어레이 기판(54)의 일 화소 분의 평면도이며, 도 9는 도 8의 III-III 절단부 단면도이다. 도 9에 나타낸 바와 같이, 평탄화막(10)의 오목부에서, 영역 A의 상층, 영역 B의 상층 및 영역 C의 상층에 위치하는 위치에는 투과 전극(11) 및 반사 전극(12)을 설치하지 않았다.

도 10의 (a)는 투과 전극(11)을 패턴 형성하기 위한 투과 전극 형성용 차광 마스크(23), 도 10의 (b)는 반사 전극(12)을 패턴 형성하기 위한 반사 전극 형성용 차광 마스크(24)를 나타낸다. 상기 실시 형태 1에서 기술한 포토리소그래피 공정에 의해, 상기 투과 전극 형성용 차광 마스크(23) 및 반사 전극 형성용 차광 마스크(24)를 이용해서 레지스터를 패터닝해서, 투과 전극 형성용의 금속 박막, 반사 전극 형성용의 금속 박막을 각각 에칭하고, 이에 의해 투과 전극(11c), 반사 전극(12c)를 각각 얻을 수 있다.

본 실시 형태 4에 의하면, 도 8에 나타낸 바와 같은 패턴 형상을 갖춘 TFT 어레이 기판(50c)으로 함으로써, 평탄화막(10c)의 요철 형상의 오목부에 있어서의 저부에서, 투과 전극(11c) 및 반사 전극(12c)이 형성되지 않는다. 따라서, 프로세스 격차에 의해서 평탄화막(10c)의 하층에 있는 도전성 전극과 화소 전극과의 사이에 생기는 쇼트를 회피할 수가 있다. 또, 평탄화막(10c)이 얇아지는 영역에 대해서도 요철 형상을 깊게 하는 것이 가능하기 때문에, 반사율의 산란 성분을 높여 반 사율의 개선을 기대할 수 있다.

또한, 본 실시 형태 4에서는, 영역 A(박막 트랜지스터가 형성되는 영역), 영역 B(소스 배선, 게이트 배선, 보조 용량 배선 중 어느 하나가 조합해서 서로 교차하는 영역), 영역 C(상기 영역 A 및 B 이외의 영역에서, 소스 배선, 게이트 배선(2)의 각 배선이 형성되는 영역)의 상층에 위치하는 평탄화막(10)의 표면의 요철 형상의 저부에 제2 도전부를 형성하지 않는 예에 대해 설명했지만, 이것에 한정되는 것은 아니다. 상기 제1 도전부의 볼록 형상부가 형성되는 영역에서, 그 상층에 제2 도전부가 형성되는 영역의 적어도 일부의 평탄화막(10)의 표면에 대해서 적용 가능하다.

Claims

기판상에 요철 패턴 표면이 형성된 평탄화막을 갖추고,

상기 평탄화막의 하층에 소스(source) 배선, 게이트(gate) 배선, 보조 용량 배선을 구비하는 제1 도전부가 설치되고,

상기 평탄화막의 상층에 제2 도전부가 설치된 박막 적층 기판으로서,

박막 트랜지스터(transistor)가 형성되는 영역 A와,

상기 영역 A 이외에서 소스 배선, 게이트 배선, 보조 용량 배선 중 어느 하나가 조합해서 서로 교차하는 영역 B를 구비하고,

상기 영역 A 및 영역 B의 상층에 제2의 도전부를 구비하는 개소 중의 상기 제1 도전부와 상기 제2 도전부의 전위가 다른 개소를 제외해서, 상기 평탄화막 표면의 요철 패턴(pattern)이 형성되는 것을 특징으로 하는 박막 적층 기판.
기판상에 요철 패턴 표면이 형성된 평탄화막을 구비하고, 그 하층에 복수의 제1 도전부를, 그 상층에 제2 도전부를 갖는 박막 적층 기판으로서,

상기 제1 도전부의 볼록 형상부가 형성되는 영역에서, 그리고 그 상층에 상기 제2 도전부를 구비하는 개소 중의 상기 제1 도전부와 상기 제2 도전부의 전위가 다른 개소에 있어서, 상기 평탄화막 표면의 요철 패턴의 오목부 깊이의 적어도 일부가, 상기 제1 도전부의 볼록 형상부가 형성되지 않은 영역의 상층에 있는 평탄화 막 표면의 요철 패턴의 오목부 깊이에 비해서 작은 것을 특징으로 하는 박막 적층 기판.
제2항에 있어서,

상기 제1 도전부의 볼록 형상부가 형성되는 영역은,

박막 트랜지스터가 형성되는 영역 A와,

상기 영역 A 이외에서 소스 배선, 게이트 배선, 보조 용량 배선 중 어느 하나가 조합해서 서로 교차하는 영역 B와,

상기 영역 B 이외에서 상기 소스 배선, 상기 게이트 배선의 각 배선이 형성되는 영역 C를 갖고,

상기 영역 A, 영역 B 및 영역 C의 상층에 상기 제2 도전부를 구비하는 개소의 상기 평탄화막 표면의 요철 패턴의 오목부 깊이가, 상기 영역 A, 영역 B 및 영역 C 이외의 영역의 상층에 있는 평탄화막 표면의 요철 패턴의 오목부 깊이에 비해서 작은 것을 특징으로 하는 박막 트랜지스터 기판.
제3항에 있어서,

상기 영역 A, 영역 B 및 영역 C의 요철 패턴의 형상이 각각 다른 것을 특징으로 하는 박막 적층 기판.
기판상에 요철 패턴 표면이 형성된 평탄화막을 구비하고, 그 하층에 복수의 제1 도전부를, 그 상층에 제2 도전부를 갖는 박막 적층 기판으로서,

상기 제1 도전부의 볼록 형상부가 형성되는 영역의 상층에 있는 상기 평탄화막 표면의 요철 형상의 저부의 적어도 일부에 상기 제2 도전부가 형성되어 있지 않은 것을 특징으로 하는 박막 적층 기판.

　
제5항에 있어서,

박막 트랜지스터가 형성되는 영역 A와,

상기 영역 A 이외에서 소스 배선, 게이트 배선, 보조 용량 배선 중 어느 하나가 조합해서 서로 교차하는 영역 B와,

상기 영역 B 이외에서 상기 소스 배선, 상기 게이트 배선의 각 배선이 형성되는 영역 C를 갖고,

상기 영역 A, 영역 B 및 상기 영역 C에 있는 상기 평탄화막 표면의 요철 형상의 저부에 상기 제2 도전부를 설치하지 않는 것을 특징으로 하는 박막 적층 기판.
청구항 제1항, 제2항 또는 제5항 중 어느 한 항에 기재된 박막 적층 기판을 구비하는 것을 특징으로 하는 액정 표시장치.
기판상에 요철 패턴 표면이 형성된 평탄화막을 구비하고, 그 하층에 복수의 제1 도전부를, 그 상층에 제2 도전부를 갖는 박막 적층 기판의 제조 방법으로서,

상기 기판상에 상기 제1 도전부를 형성하고,

상기 제1의 도전부의 상층에 상기 평탄화막을 도포하고,

상기 제1 도전부와, 상기 제2 도전부가 전기적으로 접속되지 않게, 상기 평탄화막의 하층에 형성되는 상기 제1 도전부의 볼록 형상부의 형상에 따라서 상기 평탄화막의 두께를 조정하고,

상기 두께가 조정된 평탄화막의 상층에 상기 제2 도전부를 형성하고,

상기 평탄화막의 두께의 조정은, 상기 제1 도전부의 볼록 형상부의 형상에 따라서 상기 평탄화막 표면의 요철 패턴의 형상을 변화시키는 것으로 실시하는 것을 특징으로 하는 박막 적층 기판의 제조 방법.