JP2024017823A - 表示装置 - Google Patents

Abstract

【課題】光の透過率を向上させることが可能な表示装置を提供する。【解決手段】表示装置は、第１透光性基板と、第１透光性基板と対向する第２透光性基板と、第１透光性基板と第２透光性基板との間に配置され、高分子分散型液晶を含む液晶層と、第１透光性基板に設けられ、第１方向に沿って延在する複数の走査線と、第１方向と交差する第２方向に延在する複数の信号線と、走査線及び信号線に接続されたスイッチング素子と、走査線と信号線とで囲まれた領域に設けられた画素電極と、第１透光性基板の主面を覆って設けられたアンダーコート膜と、スイッチング素子のゲート電極と半導体層との間に設けられたゲート絶縁膜と、を有し、ゲート絶縁膜は、画素電極と重なる領域に第１開口部を有し、画素電極は、ゲート絶縁膜の第１開口部と重なる領域で、アンダーコート膜と直接積層される。【選択図】図１２

Description

本発明は、表示装置に関する。

特許文献１、２には、表示パネルの一方の面から、反対側の他方の面側の背景を視認可能に構成された、いわゆる透明ディスプレイが記載されている。特許文献１では、自発発光型の有機ＥＬ表示装置により透明ディスプレイが構成されている。また、自発発光型の有機ＥＬ表示装置に限定されず、特許文献２では、高分子分散型液晶を用いた液晶表示装置により透明ディスプレイが構成されている。

特開２０１６－２０７４８６号公報 特開２０２０－１６０２５４号公報

このような表示装置では、表示領域の光の透過率を向上させることが要求されている。例えば特許文献１では、表示領域の層間絶縁膜や平坦化膜が除去されている。しかし、特許文献１では、表示領域にゲート絶縁膜及び保持容量を形成するための絶縁膜が設けられており、さらに光の透過率を向上させることが要求される。

本発明は、光の透過率を向上させることが可能な表示装置を提供することを目的とする。

本発明の一態様の表示装置は、第１透光性基板と、前記第１透光性基板と対向する第２透光性基板と、前記第１透光性基板と前記第２透光性基板との間に配置され、高分子分散型液晶を含む液晶層と、前記第１透光性基板に設けられ、第１方向に沿って延在する複数の走査線と、前記第１方向と交差する第２方向に延在する複数の信号線と、前記走査線及び前記信号線に接続されたスイッチング素子と、前記走査線と前記信号線とで囲まれた領域に設けられた画素電極と、前記第１透光性基板の主面を覆って設けられたアンダーコート膜と、前記スイッチング素子のゲート電極と半導体層との間に設けられたゲート絶縁膜と、を有し、前記ゲート絶縁膜は、前記画素電極と重なる領域に第１開口部を有し、前記画素電極は、前記ゲート絶縁膜の前記第１開口部と重なる領域で、前記アンダーコート膜と直接積層される。

本発明の一態様の表示装置は、第１透光性基板と、前記第１透光性基板と対向する第２透光性基板と、前記第１透光性基板と前記第２透光性基板との間に配置され、高分子分散型液晶を含む液晶層と、前記第１透光性基板に設けられ、第１方向に沿って延在する複数の走査線と、前記第１方向と交差する第２方向に延在する複数の信号線と、前記走査線及び前記信号線に接続されたスイッチング素子と、前記走査線と前記信号線とで囲まれた領域に設けられた画素電極と、前記スイッチング素子のゲート電極と半導体層との間に設けられたゲート絶縁膜と、を有し、前記ゲート絶縁膜は、前記画素電極と重なる領域に第１開口部を有し、前記画素電極は、前記ゲート絶縁膜の前記第１開口部と重なる領域で、前記第１透光性基板の主面と直接積層される。

図１は、本実施形態に係る表示パネルの一例を表す斜視図である。 図２は、第１実施形態の表示装置を表すブロック図である。 図３は、第１実施形態のフィールドシーケンシャル方式において、光源が発光するタイミングを説明するタイミングチャートである。 図４は、画素電極への印加電圧と画素の散乱状態との関係を示す説明図である。 図５は、表示装置の断面の一例を示す断面図である。 図６は、図１の表示装置の平面を示す平面図である。 図７は、図５の液晶層部分を拡大した拡大断面図である。 図８は、液晶層において非散乱状態を説明するための断面図である。 図９は、液晶層において散乱状態を説明するための断面図である。 図１０は、第１実施形態に係る画素の、走査線、信号線、スイッチング素子及び各絶縁膜を示す平面図である。 図１１は、第１実施形態に係る画素の、遮光層を示す平面図である。 図１２は、図１０のＸＩＩ－ＸＩＩ’断面図である。 図１３は、図１０に示すスイッチング素子の構成例を示す平面図である。 図１４は、図１３のＸＩＶ－ＸＩＶ’断面図である。 図１５は、第１実施形態の第１変形例に係る表示装置を模式的に示す断面図である。 図１６は、第２実施形態に係る表示装置の、画素配列を表す回路図である。 図１７は、第２実施形態に係る画素の、走査線、信号線、スイッチング素子及び各絶縁膜を示す平面図である。 図１８は、図１７のＸＶＩＩＩ－ＸＶＩＩＩ’断面図である。 図１９は、第２実施形態の第２変形例に係る表示装置を模式的に示す断面図である。 図２０は、第３実施形態に係る表示装置の、画素配列を表す回路図である。 図２１は、第３実施形態に係る画素の、走査線、信号線、スイッチング素子及び各絶縁膜を示す平面図である。 図２２は、図２１のＸＸＩＩ－ＸＸＩＩ’断面図である。

本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本開示が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、本開示の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本開示の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本開示の解釈を限定するものではない。また、本開示と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

本明細書及び特許請求の範囲において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。

（第１実施形態）
図１は、本実施形態に係る表示パネルの一例を表す斜視図である。図２は、第１実施形態の表示装置を表すブロック図である。図３は、第１実施形態のフィールドシーケンシャル方式において、光源が発光するタイミングを説明するタイミングチャートである。

図１に示すように、表示装置１は、表示パネル２と、光源３（図５参照）と、駆動回路４とを有する。ここで、表示パネル２の平面の一方向が第１方向ＰＸとされ、ＰＸ方向と直交する方向が第２方向ＰＹとされ、ＰＸ－ＰＹ平面に直交する方向が第３方向ＰＺとされている。また、「平面視」とは、第３方向ＰＺから見た場合の位置関係をいう。

表示パネル２は、アレイ基板１０と、対向基板２０と、液晶層５０（図５参照）とを備えている。アレイ基板１０は、第１透光性基板であり、対向基板２０は、第２透光性基板である。対向基板２０は、アレイ基板１０の表面に垂直な方向（図１に示す第３方向ＰＺ）に対向する。液晶層５０（図５参照）は、アレイ基板１０と、対向基板２０と、封止部１８とで、後述する高分子分散型液晶ＬＣが封止されている。駆動回路４は、後述するゲート駆動回路４３及びソース駆動回路４４を少なくとも含む。

図１に示すように、表示パネル２において、画像を表示可能なアクティブ領域ＡＡと、アクティブ領域ＡＡの外側の周辺領域ＦＲと、がある。アクティブ領域ＡＡには、複数の画素Ｐｉｘがマトリクス状に配置されている。なお、本開示において、行とは、一方向に配列されるｍ個の画素Ｐｉｘを有する画素行をいう。また、列とは、行が配列される方向と直交する方向に配列されるｎ個の画素Ｐｉｘを有する画素列をいう。そして、ｍとｎとの値は、垂直方向の表示解像度と水平方向の表示解像度に応じて定まる。また、複数の走査線ＧＬが行毎に配線され、複数の信号線ＳＬが列毎に配線されている。

図２に示すように、光源３は、複数の発光部３１を備えている。光源制御回路３２は、配線基板９３上に、設けられる。配線基板９３は、フレキシブルプリント基板又はＰＣＢ基板である。光源制御回路３２には、外部の上位制御部９の画像出力部９１から光源制御信号ＬＣＳＡが送出される。光源制御信号ＬＣＳＡは、例えば、画素Ｐｉｘへの入力階調値に応じて設定される発光部３１の光量の情報を含む信号である。

図１に示すように、駆動回路４は、アレイ基板１０の表面に固定されている。図２に示すように、駆動回路４は、信号処理回路４１、画素制御回路４２、ゲート駆動回路４３、ソース駆動回路４４及び共通電位駆動回路４５を備えている。アレイ基板１０は、対向基板２０よりもＰＸ－ＰＹ平面の面積が大きく、対向基板２０から露出したアレイ基板１０の張り出し部分に、駆動回路４が設けられる。

信号処理回路４１には、外部の上位制御部９の画像出力部９１から、フレキシブルプリント基板９２を介して、入力信号（ＲＧＢ信号など）ＶＳが入力される。

信号処理回路４１は、入力信号解析部４１１と、記憶部４１２と、信号調整部４１３とを備える。入力信号解析部４１１は、外部から入力された第１入力信号ＶＳに基づいて第２入力信号ＶＣＳを生成する。

第２入力信号ＶＣＳは、第１入力信号ＶＳに基づいて、表示パネル２の各画素Ｐｉｘにどのような階調値を与えるかを定める信号である。言い換えると、第２入力信号ＶＣＳは、各画素Ｐｉｘの階調値に関する階調情報を含む信号である。

信号調整部４１３は、第２入力信号ＶＣＳから第３入力信号ＶＣＳＡを生成する。信号調整部４１３は、第３入力信号ＶＣＳＡを画素制御回路４２へ送出する。

そして、画素制御回路４２は、第３入力信号ＶＣＳＡに基づいて水平駆動信号ＨＤＳと垂直駆動信号ＶＤＳとを生成する。本実施形態では、フィールドシーケンシャル方式で駆動されるので、水平駆動信号ＨＤＳと垂直駆動信号ＶＤＳとが発光部３１が発光可能な色毎に生成される。

ゲート駆動回路４３は水平駆動信号ＨＤＳに基づいて１垂直走査期間内に表示パネル２の走査線ＧＬを順次選択する。走査線ＧＬの選択の順番は任意である。ゲート駆動回路４３と、走査線ＧＬとは、アクティブ領域ＡＡの外側の周辺領域ＦＲ（図１参照）に配置された第２配線ＧＰＬで電気的に接続されている。

ソース駆動回路４４は垂直駆動信号ＶＤＳに基づいて１水平走査期間内に表示パネル２の各信号線ＳＬに各画素Ｐｉｘの出力階調値に応じた階調信号を供給する。

本実施形態において、表示パネル２はアクティブマトリクス型パネルである。このため、平面視で第２方向ＰＹに延在する信号（ソース）線ＳＬ及び第１方向ＰＸに延在する走査（ゲート）線ＧＬがあり、信号線ＳＬと走査線ＧＬとの交差部には、スイッチング素子Ｔｒがある。

スイッチング素子Ｔｒとして薄膜トランジスタが用いられる。薄膜トランジスタの例としては、ボトムゲート型トランジスタ又はトップゲート型トランジスタを用いてもよい。スイッチング素子Ｔｒとして、シングルゲート薄膜トランジスタを例示するが、ダブルゲートトランジスタでもよい。スイッチング素子Ｔｒのソース電極及びドレイン電極のうち一方は信号線ＳＬに接続され、ゲート電極は走査線ＧＬに接続され、ソース電極及びドレイン電極のうち他方は、後述する高分子分散型液晶ＬＣの容量の一端に接続されている。高分子分散型液晶ＬＣの容量は、一端がスイッチング素子Ｔｒに画素電極ＰＥを介して接続され、他端が共通電極ＣＥを介してコモン電位配線ＣＯＭＬに接続されている。また、画素電極ＰＥと、コモン電位配線ＣＯＭＬに電気的に接続されている保持容量電極ＩＯとの間には、保持容量ＨＣが生じる。なお、コモン電位配線ＣＯＭＬは、共通電位駆動回路４５より供給される。

発光部３１は、第１色（例えば、赤色）の発光体３３Ｒと、第２色（例えば、緑色）の発光体３３Ｇと、第３色（例えば、青色）の発光体３３Ｂを備えている。光源制御回路３２は、光源制御信号ＬＣＳＡに基づいて、第１色の発光体３３Ｒ、第２色の発光体３３Ｇ及び第３色の発光体３３Ｂのそれぞれを時分割で発光するように制御する。このように、第１色の発光体３３Ｒ、第２色の発光体３３Ｇ及び第３色の発光体３３Ｂは、フィールドシーケンシャル方式で駆動される。

図３に示すように、第１サブフレーム（第１所定時間）ＲＦにおいて、第１色の発光期間ＲＯＮで第１色の発光体３３Ｒが発光するとともに、１垂直走査期間ＧａｔｅＳｃａｎ内に選択された画素Ｐｉｘが光を散乱させて表示する。表示パネル２全体では、１垂直走査期間ＧａｔｅＳｃａｎ内に選択された画素Ｐｉｘに、上述した各信号線ＳＬに各画素Ｐｉｘの出力階調値に応じた階調信号が供給されていれば、第１色の発光期間ＲＯＮにおいて第１色のみ点灯している。

次に、第２サブフレーム（第２所定時間）ＧＦにおいて、第２色の発光期間ＧＯＮで第２色の発光体３３Ｇが発光するとともに、１垂直走査期間ＧａｔｅＳｃａｎ内に選択された画素Ｐｉｘが光を散乱させて表示する。表示パネル２全体では、１垂直走査期間ＧａｔｅＳｃａｎ内に選択された画素Ｐｉｘに、上述した各信号線ＳＬに各画素Ｐｉｘの出力階調値に応じた階調信号が供給されていれば、第２色の発光期間ＧＯＮにおいて第２色のみ点灯している。

さらに、第３サブフレーム（第３所定時間）ＢＦにおいて、第３色の発光期間ＢＯＮで第３色の発光体３３Ｂが発光するとともに、１垂直走査期間ＧａｔｅＳｃａｎ内に選択された画素Ｐｉｘが光を散乱させて表示する。表示パネル２全体では、１垂直走査期間ＧａｔｅＳｃａｎ内に選択された画素Ｐｉｘに、上述した各信号線ＳＬに各画素Ｐｉｘの出力階調値に応じた階調信号が供給されていれば、第３色の発光期間ＢＯＮにおいて第３色のみ点灯している。

人間の眼には、時間的な分解能の制限があり、残像が発生するので、１フレーム（１Ｆ）の期間に３色の合成された画像が認識される。フィールドシーケンシャル方式では、カラーフィルタを不要とすることができ、カラーフィルタでの吸収ロスが低減するので、高い透過率が実現できる。カラーフィルタ方式では、第１色、第２色、第３色毎に画素Ｐｉｘを分割したサブピクセルで一画素を作るのに対し、フィールドシーケンシャル方式では、このようなサブピクセル分割をしなくてもよい。なお、第４サブフレームをさらに有し、第１色、第２色及び第３色とは異なる第４色を発光するようにしてもよい。

図４は、画素電極への印加電圧と画素の散乱状態との関係を示す説明図である。図５は、表示装置の断面の一例を示す断面図である。図６は、図１の表示装置の平面を示す平面図である。図７は、図５の液晶層部分を拡大した拡大断面図である。図８は、液晶層において非散乱状態を説明するための断面図である。図９は、液晶層において散乱状態を説明するための断面図である。

１垂直走査期間ＧａｔｅＳｃａｎ内に選択された画素Ｐｉｘに、上述した各信号線ＳＬに各画素Ｐｉｘの出力階調値に応じた階調信号が供給されていれば、階調信号に応じて画素電極ＰＥへの印加電圧が変わる。画素電極ＰＥへの印加電圧が変わると、画素電極ＰＥと、共通電極ＣＥとの間の電圧が変化する。そして、図４に示すように、画素電極ＰＥへの印加電圧に応じて、画素Ｐｉｘ毎の液晶層５０の散乱状態が制御され、画素Ｐｉｘ内の散乱割合が変化する。

図４に示すように、画素電極ＰＥへの印加電圧が飽和電圧Ｖｓａｔ以上となると、画素Ｐｉｘ内の散乱割合の変化が小さくなる。そこで、駆動回路４は、飽和電圧Ｖｓａｔよりも低い電圧範囲Ｖｄｒにおいて、垂直駆動信号ＶＤＳに応じた画素電極ＰＥへの印加電圧を変化させる。

図５に示すように、表示装置１は、透光性の第１基材２５と、表示パネル２と、透光性の第２基材２７と、を備える。保護層７５は、透光性の第１基材２５の一面に設けられている。保護層７６は、透光性の第２基材２７の一面に設けられている。

表示パネル２は、アレイ基板１０と、対向基板２０と、液晶層５０とを備えている。対向基板２０は、アレイ基板１０の表面に垂直な方向（図１に示す第３方向ＰＺ）に対向する。液晶層５０は、アレイ基板１０と、対向基板２０と、封止部１８とで、後述する高分子分散型の液晶が封止されている。

図５及び図６に示すように、アレイ基板１０は、第１主面１０Ａ、第２主面１０Ｂ、第１側面１０Ｃ、第２側面１０Ｄ、第３側面１０Ｅ及び第４側面１０Ｆを備える。第１主面１０Ａと第２主面１０Ｂとは、平行な平面である。また、第１側面１０Ｃと第２側面１０Ｄとは、平行な平面である。第３側面１０Ｅと第４側面１０Ｆとは、平行な平面である。

図５及び図６に示すように、対向基板２０は、第１主面２０Ａ、第２主面２０Ｂ、第１側面２０Ｃ、第２側面２０Ｄ、第３側面２０Ｅ及び第４側面２０Ｆを備える。第１主面２０Ａと第２主面２０Ｂとは、平行な平面である。第１側面２０Ｃと第２側面２０Ｄとは、平行な平面である。第３側面２０Ｅと第４側面２０Ｆとは、平行な平面である。

図５及び図６に示すように、第１基材２５は、第１主面２５Ａ、第２主面２５Ｂ、第１側面２５Ｃ、第２側面２５Ｄ、第３側面２５Ｅ及び第４側面２５Ｆを備える。第１主面２５Ａと第２主面２５Ｂとは、平行な平面である。第１側面２５Ｃと第２側面２５Ｄとは、平行な平面である。第３側面２５Ｅと第４側面２５Ｆとは、平行な平面である。

第１基材２５は、対向基板２０の第１主面２０Ａに光学樹脂２３を介して、貼り合わされている。第１基材２５は、対向基板２０の保護基板であり、例えばガラスもしくは透光性の樹脂により形成される。第１基材２５がガラス基材で形成される場合、カバーガラスとも呼ばれる。また第１基材２５が透光性の樹脂で形成される場合は、可撓性を有していてもよい。なお、アレイ基板１０の第１主面１０Ａに光学樹脂を介して、第１基材２５と同じ基材が貼り合わせられてもよい。

図５及び図６に示すように、第２基材２７は、第１主面２７Ａ、第２主面２７Ｂ、第１側面２７Ｃ、第２側面２７Ｄ、第３側面２７Ｅ及び第４側面２７Ｆを備える。第１主面２７Ａと第２主面２７Ｂとは、平行な平面である。第１側面２７Ｃと第２側面２７Ｄとは、平行な平面である。第３側面２７Ｅと第４側面２７Ｆとは、平行な平面である。

第２基材２７は、アレイ基板１０の第１主面１０Ａに光学樹脂２６を介して、貼り合わされている。第２基材２７は、アレイ基板１０の保護基板であり、例えばガラスもしくは透光性の樹脂により形成される。第２基材２７がガラス基材で形成される場合、カバーガラスとも呼ばれる。また第２基材２７が透光性の樹脂で形成される場合は、可撓性を有していてもよい。

図５及び図６に示すように、光源３は、第１基材２５の第２側面２５Ｄに対向する。光源３は、サイド光源と呼ばれることもある。図５に示すように、光源３は、第１基材２５の第２側面２５Ｄへ光源光を照射する。光源３と対向する第１基材２５の第２側面２５Ｄは、光入射面となる。また、光源３と対向する光入射面は、対向基板２０の第２側面２０Ｄ、第２基材２７の第２側面２７Ｄであってもよい。

光源３は、発光部３１と、導光体３３Ｌとを備えている。発光部３１は、第１色（例えば、赤色）の発光体３３Ｒと、第２色（例えば、緑色）の発光体３３Ｇと、第３色（例えば、青色）の発光体３３Ｂと、を含む。導光体３３Ｌは、第１色の発光体３３Ｒ、第２色の発光体３３Ｇ、及び第３色の発光体３３Ｂで発光した光を第１基材２５の第２側面２５Ｄに照射する。導光体３３Ｌは、複数の発光部３１の光を同時に受光し、内部で拡散させて、表示パネル２へ放出する。その結果、第１基材２５の第２側面２５Ｄに照射される、単位面積当たりの光の分布は、均一化される。

また、導光体３３Ｌは第３側面２５Ｅから第４側面２５Ｆにかけて一体的に形成される単一の導光体３３Ｌである。導光体３３Ｌは、第３側面２５Ｅから第４側面２５Ｆにかけて、分割された複数の導光体を並べて構成してもよい。導光体３３Ｌは、第３側面２５Ｅから第４側面２５Ｆにかけて、分割された複数の導光体を並べて、隣り合う導光体同士を連結させる構成であってもよい。

発光部３１及び導光体３３Ｌは、接着材などで固定され、支持体３３Ｍに組み付けられ、光源モジュールとなっている。支持体３３Ｍは、第１基材２５の第１主面２５Ａに重なるように搭載され、第１基材２５に接着材などで固定されている。

配線基板９３（フレキシブルプリント基板又はＰＣＢ基板）は、光源制御回路３２の集積回路を搭載しており、光源制御回路３２は、配線基板９３（フレキシブルプリント基板又はＰＣＢ基板）を介して、光源３に接続されている。配線基板９３は、支持体３３Ｍに接着材などで固定されている。

図５に示すように、光源３から照射された光源光は、第１基材２５、アレイ基板１０、対向基板２０又は第２基材２７のいずれかで反射しながら、第２側面２０Ｄから遠ざかる方向（第２方向ＰＹ）に伝播する。

図５に示すように、第１基材２５、アレイ基板１０、対向基板２０又は第２基材２７のいずれかの内部を伝播した光源光は、散乱状態となっている液晶がある画素Ｐｉｘで散乱され、散乱光の入射角が臨界角よりも小さな角度となって、放射光６８、６８Ａがそれぞれ対向基板２０の第１主面２０Ａ（第１基材２５の第１主面２５Ａ）、アレイ基板１０の第１主面１０Ａから外部に放射される。対向基板２０の第１主面２０Ａ、アレイ基板１０の第１主面１０Ａからそれぞれ外部に放射された放射光６８、６８Ａは、観察者に観察される。

このため、図６に示すように、複数の発光部３１が、アクティブ領域ＡＡの第１方向ＰＸに対応する領域に、所定のピッチで並べられている。

図６に示すように、上述した駆動回路４は、ゲート駆動回路４３の複数の集積回路、ソース駆動回路４４の複数の集積回路を備えている。

以下、図７から図９を用いて、散乱状態となっている高分子分散型液晶と、非散乱状態の高分子分散型液晶とについて説明する。

図７に示すように、アレイ基板１０には、第１配向膜ＡＬ１が設けられている。対向基板２０には、第２配向膜ＡＬ２が設けられている。配向膜が配向処理される場合、例えば第１配向膜ＡＬ１の配向方向は第１方向ＰＸの一方側であり、第２配向膜ＡＬ２の配向方向は第１方向ＰＸの他方側に配向処理される。第１配向膜ＡＬ１及び第２配向膜ＡＬ２は、例えば、垂直配向膜であっても良く、複数の発光部３１が配置される第１方向ＰＸに配向処理された配向膜であっても良い。配向処理はラビング処理もしくは光配向処理によって行われる。

図７に示す液晶層５０の高分子分散型液晶ＬＣは、アレイ基板１０と対向基板２０との間に封入されている。次に、モノマー及び液晶を第１配向膜ＡＬ１及び第２配向膜ＡＬ２によって配向させた状態で、紫外線又は熱によってモノマーを重合させ、３次元の網目状のポリマーネットワーク５１を形成する。これにより、網目状に形成された３次元の網目状のポリマーネットワーク５１の隙間に液晶分子５２が分散されたリバースモードの高分子分散型液晶ＬＣを有する液晶層５０が形成される。

このように、高分子分散型液晶ＬＣは、３次元の網目状のポリマーネットワーク５１と、液晶分子５２と、を有する。

液晶分子５２の配向は、画素電極ＰＥと共通電極ＣＥとの間の電圧差によって制御される。画素電極ＰＥへの印加電圧により、液晶分子５２の配向が変化する。液晶分子５２の配向が変化することにより、画素Ｐｉｘを通過する光の散乱の度合いが変化する。

例えば、図８に示すように、画素電極ＰＥと共通電極ＣＥとの間に電圧が印加されていない状態では、ポリマーネットワーク５１の光軸Ａｘ１と液晶分子５２の光軸Ａｘ２の向きは互いに概ね等しい。液晶分子５２の光軸Ａｘ２は、液晶層５０の第１方向ＰＸ（図６）と平行である。またポリマーネットワーク５１の光軸Ａｘ１は、電圧の有無に関わらず、液晶層５０の第１方向ＰＸと平行である。

ポリマーネットワーク５１と液晶分子５２の常光屈折率は互いに等しい。画素電極ＰＥと共通電極ＣＥとの間に電圧が印加されていない状態では、あらゆる方向においてポリマーネットワーク５１と液晶分子５２との間の屈折率差がほぼゼロになる。液晶層５０は、光源光を散乱しない非散乱状態となる。光源光は、光源３（発光部３１）から遠ざかる方向に伝播する。液晶層５０が光源光を散乱しない非散乱状態であると、アレイ基板１０の第１主面１０Ａから対向基板２０の第１主面２０Ａ側の背景が視認され、対向基板２０の第１主面２０Ａからアレイ基板１０の第１主面１０Ａ側の背景が視認される。

図９に示すように、電圧が印加された画素電極ＰＥと共通電極ＣＥとの間では、液晶分子５２の光軸Ａｘ２は、画素電極ＰＥと共通電極ＣＥとの間に発生する電界によって傾くことになる。ポリマーネットワーク５１の光軸Ａｘ１は、電界によって変化しないため、ポリマーネットワーク５１の光軸Ａｘ１と液晶分子５２の光軸Ａｘ２の向きは互いに異なる。電圧が印加された画素電極ＰＥがある画素Ｐｉｘにおいて、光源光が散乱される。上述したように散乱された光源光の一部がアレイ基板１０の第１主面１０Ａ又は対向基板２０の第１主面２０Ａから外部に放射された光は、観察者に観察される。

電圧が印加されていない画素電極ＰＥがある画素Ｐｉｘでは、アレイ基板１０の第１主面１０Ａから対向基板２０の第１主面２０Ａ側の背景が視認され、対向基板２０の第１主面２０Ａからアレイ基板１０の第１主面１０Ａ側の背景が視認される。そして、本実施形態の表示装置１は、画像出力部９１から第１入力信号ＶＳが入力されると、画像が表示される画素Ｐｉｘの画素電極ＰＥに電圧が印加され、第３入力信号ＶＣＳＡに基づく画像が背景とともに視認される。このように、高分子分散型液晶ＬＣが散乱状態にあるとき、表示領域において画像が表示される。

電圧が印加された画素電極ＰＥがある画素Ｐｉｘにおいて光源光が散乱されて外部に放射された光によって表示された画像は、背景に重なり、表示されることになる。換言すると、本実施形態の表示装置１は、放射光６８又は放射光６８Ａと、背景との組み合わせにより、画像を背景に重ね合わせて表示することができる。

図３に示す１垂直走査期間ＧａｔｅＳｃａｎにおいて、書き込まれた各画素電極ＰＥ（図７参照）の電位が、各１垂直走査期間ＧａｔｅＳｃａｎの後にある第１色の発光期間ＲＯＮ、第２色の発光期間ＧＯＮ及び第３色の発光期間ＢＯＮの少なくとも１つに保持されている必要がある。書き込まれた各画素電極ＰＥ（図７参照）の電位が、各１垂直走査期間ＧａｔｅＳｃａｎの後にある第１色の発光期間ＲＯＮ、第２色の発光期間ＧＯＮ及び第３色の発光期間ＢＯＮの少なくとも１つで保持できないと、いわゆるフリッカーなどが生じやすい。言い換えると、走査線の選択時間である１垂直走査期間ＧａｔｅＳｃａｎを短くし、いわゆるフィールドシーケンシャル方式で駆動における視認性を高めるためには、第１色の発光期間ＲＯＮ、第２色の発光期間ＧＯＮ及び第３色の発光期間ＢＯＮのそれぞれで、書き込まれた各画素電極ＰＥ（図７参照）の電位を保持しやすくする要望がある。

図１０は、第１実施形態に係る画素の、走査線、信号線、スイッチング素子及び各絶縁膜を示す平面図である。図１０に示すように、画素Ｐｉｘは、隣り合う走査線ＧＬと隣り合う信号線ＳＬとで囲まれる領域に設けられる。また、複数の画素Ｐｉｘは、マトリクス状に配列される。画素Ｐｉｘは、それぞれ画素電極ＰＥとスイッチング素子Ｔｒとを有する。画素電極ＰＥは、隣り合う走査線ＧＬと隣り合う信号線ＳＬとで囲まれる領域に設けられ、複数の画素Ｐｉｘごとに離隔してマトリクス状に配列される。なお、図１０では図面を見やすくするために、画素電極ＰＥを二点鎖線で示している。

走査線ＧＬは、第２方向ＰＹで隣り合う画素電極ＰＥの間に配置され、第１方向ＰＸに延在する。信号線ＳＬは、第１方向ＰＸで隣り合う画素電極ＰＥの間に配置され、第２方向ＰＹに延在する。

スイッチング素子Ｔｒは、走査線ＧＬと信号線ＳＬとの交差部に設けられる。スイッチング素子Ｔｒのドレイン電極ＤＥは、コンタクトホールＣＨ１を介して画素電極ＰＥと電気的に接続される。

図１０に示すように、光源３（図５参照）から照射された光源光Ｌは、第２方向ＰＹを入射方向として、入射してくる。入射方向とは、光源３（図５参照）に最も近い第２側面２０Ｄから、第２側面２０Ｄの対向面である第１側面２０Ｃへ向かう方向である。光源光Ｌの入射方向が第２方向ＰＹである場合、スイッチング素子Ｔｒの第１方向ＰＸの長さが、スイッチング素子Ｔｒの第２方向ＰＹの長さよりも小さい。これにより、光源光Ｌの入射方向に交差する方向のスイッチング素子Ｔｒの長さが小さくなり、光リークの影響が低減する。

アレイ基板１０の第１透光性基板１９（図１２参照）には、アンダーコート膜１１、ゲート絶縁膜１２、層間絶縁膜１３、有機絶縁膜１４及び容量絶縁膜１５等の各種絶縁膜が積層されている。これらの絶縁膜のうち、ゲート絶縁膜１２、層間絶縁膜１３、有機絶縁膜１４及び容量絶縁膜１５は、走査線ＧＬ及び信号線ＳＬに沿って格子状に設けられる。

言い換えると、ゲート絶縁膜１２には、画素電極ＰＥと重なる領域に第１開口部ＯＰ１が設けられる。アンダーコート膜１１は、走査線ＧＬ及び信号線ＳＬに重なる領域、及び、第１開口部ＯＰ１に重なる領域に亘って連続して設けられる。なお、図１２では、図面を見やすくするために第１開口部ＯＰ１に斜線を付けて示している。

同様に、層間絶縁膜１３には、画素電極ＰＥと重なる領域に第２開口部ＯＰ２が設けられる。容量絶縁膜１５には、画素電極ＰＥと重なる領域に第３開口部ＯＰ３が設けられる。有機絶縁膜１４には、画素電極ＰＥと重なる領域に第４開口部ＯＰ４が設けられる。ゲート絶縁膜１２の第１開口部ＯＰ１、層間絶縁膜１３の第２開口部ＯＰ２、容量絶縁膜１５の第３開口部ＯＰ３、及び、有機絶縁膜１４の第４開口部ＯＰ４は、平面視で重なって設けられる。なお、各種絶縁膜、画素電極ＰＥ及びスイッチング素子Ｔｒの詳細な積層構成については、図１２にて後述する。

図１１は、第１実施形態に係る画素の、遮光層を示す平面図である。図１１に示すように、遮光層ＬＳは対向基板２０（図１２参照）に設けられ、平面視で走査線ＧＬ及び信号線ＳＬに沿って走査線ＧＬ及び信号線ＳＬの上方を覆う格子状である。より詳細には、遮光層ＬＳは、走査線ＧＬと重なって第１方向ＰＸに延在する部分と、複数の信号線ＳＬ及び複数のスイッチング素子Ｔｒと重なって第２方向ＰＹに延在する部分とを含む。

遮光層ＬＳは、複数の走査線ＧＬ、複数の信号線ＳＬ及び金属層ＴＭ（図１２参照）よりも大きい幅を有している。これにより、遮光層ＬＳは、信号線ＳＬ、走査線ＧＬ及び金属層ＴＭ（図１２参照）のエッジで反射する反射光が表示パネル２から外部に放出することを抑制する。その結果、表示装置１において、画像の視認性が向上する。

次に、表示装置１の断面構成について説明する。図１２は、図１０のＸＩＩ－ＸＩＩ’断面図である。

以下の説明において、アレイ基板１０から対向基板２０に向かう方向を上方、あるいは、単に上と称する。対向基板２０からアレイ基板１０に向かう方向を下方、あるいは、単に下と称する。

図１２に示すように、アレイ基板１０は、例えばガラスで形成された第１透光性基板１９を有している。第１透光性基板１９は、透光性を有していればポリエチレンテレフタレート等の樹脂でもよい。

アレイ基板１０は、第１透光性基板１９の対向基板２０と対向する側に、アンダーコート膜１１、ゲート絶縁膜１２、層間絶縁膜１３、有機絶縁膜１４、容量絶縁膜１５、走査線ＧＬ、信号線ＳＬ、保持容量電極ＩＯ、金属層ＴＭ、画素電極ＰＥなどを備えている。

アンダーコート膜１１は、第１透光性基板１９の主面を覆って、第１透光性基板１９の上に設けられる。走査線ＧＬは、アンダーコート膜１１の上に設けられる。走査線ＧＬは、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）等の金属、これらの積層体又はこれらの合金の配線である。

ゲート絶縁膜１２は、走査線ＧＬを覆って、アンダーコート膜１１の上に設けられる。画素電極ＰＥの中央部（画素電極ＰＥの有機絶縁膜１４と重なる外縁を除いた部分）と重なる領域には、ゲート絶縁膜１２の第１開口部ＯＰが設けられる。信号線ＳＬは、ゲート絶縁膜１２の上に設けられる。信号線ＳＬは、アルミニウム等の金属又は合金の配線である。

層間絶縁膜１３は、信号線ＳＬを覆って、ゲート絶縁膜１２の上に設けられる。ゲート絶縁膜１２の第１開口部ＯＰ及び画素電極ＰＥの中央部と重なる領域には、層間絶縁膜１３の第２開口部ＯＰ２が設けられる。アンダーコート膜１１、ゲート絶縁膜１２及び層間絶縁膜１３は、例えば、シリコン酸化物やシリコン窒化物などの透光性を有する無機系材料によって形成されている。なお、アンダーコート膜１１の構成は、単層膜に限定されず、複数層の無機絶縁膜が積層されていてもよい。

有機絶縁膜１４は、複数の信号線ＳＬ及び複数の走査線ＧＬと重なる領域で、層間絶縁膜１３の上に設けられる。画素電極ＰＥの中央部と重なる領域には、有機絶縁膜１４の第４開口部ＯＰ４が設けられる。すなわち、有機絶縁膜１４は、走査線ＧＬ及び信号線ＳＬに沿って走査線ＧＬ及び信号線ＳＬの上方を覆う格子状になる。有機絶縁膜１４は、例えばアクリル樹脂などの透光性を有する有機絶縁材料により形成されている。有機絶縁膜１４は、無機系材料によって形成された他の絶縁膜と比べて厚い膜厚を有している。このため、スイッチング素子Ｔｒ、走査線ＧＬ、信号線ＳＬは保持容量電極ＩＯから比較的距離をおいて離れることで、保持容量電極ＩＯからのコモン電位の影響を受けにくくなる。

保持容量電極ＩＯは、有機絶縁膜１４の上に設けられる。保持容量電極ＩＯは、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）などの透光性を有する導電材料によって形成されている。保持容量電極ＩＯは、走査線ＧＬ及び信号線ＳＬに沿って走査線ＧＬ及び信号線ＳＬの上方を覆う格子状である。保持容量電極ＩＯは、画素電極ＰＥの中央部と重なる領域に、透光性の導電材料が設けられない開口を有する。

導電性の金属層ＴＭは、保持容量電極ＩＯの上の一部に設けられる。導電性の金属層ＴＭは、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）等の金属、これらの積層体又はこれらの合金の配線である。金属層ＴＭは、走査線ＧＬ及び信号線ＳＬと重なって設けられ、走査線ＧＬ及び信号線ＳＬに沿う格子状である。言い換えると、金属層ＴＭは、画素電極ＰＥと重なる領域に開口部を有する。

金属層ＴＭは、保持容量電極ＩＯと積層されていればよく、保持容量電極ＩＯの下にあってもよい。金属層ＴＭは、保持容量電極ＩＯよりも電気抵抗が小さい。このため、画素Ｐｉｘごとの保持容量ＨＣのばらつきが小さくなる。

容量絶縁膜１５は、保持容量電極ＩＯ及び金属層ＴＭを覆って設けられる。画素電極ＰＥの中央部と重なる領域には、容量絶縁膜１５の第３開口部ＯＰ３が設けられる。容量絶縁膜１５は、例えば、シリコン酸化物やシリコン窒化物などの透光性を有する無機系材料によって形成されている。

容量絶縁膜１５の上には、画素電極ＰＥが設けられている。画素電極ＰＥは、ＩＴＯなどの透光性導電材料によって形成されている。上述したように、画素電極ＰＥは、画素Ｐｉｘごとに区画されている。図１２の左側の画素電極ＰＥと中央の画素電極ＰＥとが、第１方向ＰＸで金属層ＴＭを挟んで離れて配置されている。図１２の右側の画素電極ＰＥと中央の画素電極ＰＥとが、第２方向ＰＹで金属層ＴＭを挟んで離れて配置されている。

より詳細には、画素電極ＰＥのそれぞれの外縁は、有機絶縁膜１４の側面１４ｓ及び上面に重なる位置に設けられ、容量絶縁膜１５を介して保持容量電極ＩＯと対向する。有機絶縁膜１４の厚みが変化する斜面（側面１４ｓ）には、画素電極ＰＥの外縁の一部が重なる。これにより、隣り合う画素Ｐｉｘの間の液晶分子の挙動が安定する。

また、画素電極ＰＥの中央部は、ゲート絶縁膜１２の第１開口部ＯＰ１、層間絶縁膜１３の第２開口部ＯＰ２、及び、容量絶縁膜１５の第３開口部ＯＰ３を覆って設けられる。画素電極ＰＥは、ゲート絶縁膜１２の第１開口部ＯＰ１と重なる領域で、アンダーコート膜１１と直接積層される。

このように、アレイ基板１０において、画素電極ＰＥの中央部と重なる領域には、ゲート絶縁膜１２の第１開口部ＯＰ１、層間絶縁膜１３の第２開口部ＯＰ２、及び、容量絶縁膜１５の第３開口部ＯＰ３が設けられる。さらに、画素電極ＰＥの中央部と重なる領域には、有機絶縁膜１４の第４開口部ＯＰ４が設けられる。平面視で、ゲート絶縁膜１２の第１開口部ＯＰ１、層間絶縁膜１３の第２開口部ＯＰ２、容量絶縁膜１５の第３開口部ＯＰ３、及び、有機絶縁膜１４の第４開口部ＯＰ４は、重なる領域に設けられる。言い換えると、画素電極ＰＥの中央部と重なる領域には、絶縁膜としてアンダーコート膜１１のみが設けられ、ゲート絶縁膜１２、層間絶縁膜１３、容量絶縁膜１５及び有機絶縁膜１４がない領域ができる。

平面視で画素電極ＰＥの中央部と重なる絶縁膜の厚さ（アンダーコート膜１１の厚さ）は、信号線ＳＬ及び走査線ＧＬに重なる絶縁膜の厚さ（アンダーコート膜１１、ゲート絶縁膜１２、層間絶縁膜１３、有機絶縁膜１４及び容量絶縁膜１５の合計の厚さ）よりも薄くなる。これにより、画素電極ＰＥの中央部と重なる領域では、走査線ＧＬの上方及び信号線ＳＬの上方よりも相対的に、光の透過率が向上し、透光性が向上する。

また、第１開口部ＯＰ１の側面１２ｓ、第２開口部ＯＰ２の側面１３ｓ、第３開口部ＯＰ３の側面１５ｓ、及び、第４開口部ＯＰ４の側面１４ｓは、ずれて配置される。画素電極ＰＥの中央部から外縁側に向かって、第１開口部ＯＰ１の側面１２ｓ、第２開口部ＯＰ２の側面１３ｓ、第３開口部ＯＰ３の側面１５ｓ、及び、第４開口部ＯＰ４の側面１４ｓの順に配置される。

具体的には、図１０に示すように、平面視で、ゲート絶縁膜１２の第１開口部ＯＰ１の側面１２ｓは、層間絶縁膜１３の第２開口部ＯＰ２の側面１３ｓよりも内側（画素電極ＰＥの中央部側）に位置する。また、平面視で、層間絶縁膜１３の第２開口部ＯＰ２の側面１３ｓは、容量絶縁膜１５の第３開口部ＯＰ３の側面１５ｓよりも内側（画素電極ＰＥの中央部側）に位置する。平面視で、容量絶縁膜１５の第３開口部ＯＰ３の側面１５ｓは、有機絶縁膜１４の第４開口部ＯＰ４の側面１４ｓよりも内側（画素電極ＰＥの中央部側）に位置する。

画素電極ＰＥは、ゲート絶縁膜１２の第１開口部ＯＰ１の側面１２ｓ、層間絶縁膜１３の第２開口部ＯＰ２の側面１３ｓ、容量絶縁膜１５の第３開口部ＯＰ３の側面１５ｓで形成される複数の段差部を覆って設けられる。

このような構成により、ゲート絶縁膜１２の第１開口部ＯＰ１の側面１２ｓから、信号線ＳＬ及び走査線ＧＬに重なる領域まで、絶縁膜が徐々に厚く形成される。これにより、ゲート絶縁膜１２の第１開口部ＯＰ１の側面１２ｓから、信号線ＳＬ及び走査線ＧＬに重なる領域まで光の透過率が徐々に変化する。言い換えると、第１開口部ＯＰ１の側面１２ｓ、第２開口部ＯＰ２の側面１３ｓ及び第３開口部ＯＰ３の側面１５ｓが重なって設けられた場合に比べて、光の透過率が急激に変化することを抑制できる。

図１２に示すように、対向基板２０は、例えばガラスで形成された第２透光性基板２９を有している。第２透光性基板２９は、アレイ基板１０の第１透光性基板１９と対向して設けられる。第２透光性基板２９は、透光性を有していればポリエチレンテレフタレート等の樹脂でもよい。

第２透光性基板２９のアレイ基板１０と対向する面（第２主面２０Ｂ）には、遮光層ＬＳ、共通電極ＣＥ、保護膜２１及び第２配向膜ＡＬ２（図１４参照）が設けられている。遮光層ＬＳは、第２透光性基板２９と共通電極ＣＥとの間に設けられる。遮光層ＬＳは、上述したように、走査線ＧＬ、信号線ＳＬ及びスイッチング素子Ｔｒ（図１０参照）と重なる領域に設けられる。

本実施形態では、遮光層ＬＳの幅Ｗ１は、信号線ＳＬの幅及び走査線ＧＬの幅よりも大きい。また、遮光層ＬＳの幅Ｗ１は、容量絶縁膜１５の幅Ｗ２よりも小さい。また、遮光層ＬＳの幅Ｗ１は、ゲート絶縁膜１２の幅、及び、層間絶縁膜１３の幅よりも小さい。すなわち、遮光層ＬＳは、ゲート絶縁膜１２の第１開口部ＯＰ１、層間絶縁膜１３の第２開口部ＯＰ２、及び、容量絶縁膜１５の第３開口部ＯＰ３と重ならない領域に設けられる。遮光層ＬＳにより、信号線ＳＬ及び走査線ＧＬで反射、散乱された光が外部に漏れることを抑制することができる。かつ、遮光層ＬＳの幅Ｗ１が容量絶縁膜１５の幅Ｗ２よりも小さいので、画素電極ＰＥの中央部と重なる領域での光の透過率を向上させることができる。

共通電極ＣＥは、遮光層ＬＳを覆って第２透光性基板２９の第２主面２０Ｂに設けられる。共通電極ＣＥは、ＩＴＯなどの透光性導電材料によって形成されている。共通電極ＣＥの表面には、保護膜２１及び第２配向膜ＡＬ２（図１４参照）が設けられている。保護膜２１は、絶縁性及び透光性を有する窒化シリコンや酸化シリコンなどの無機絶縁材料によって形成されている。保護膜２１のアレイ基板１０側には、第２配向膜ＡＬ２が設けられている。なお、保護膜２１は、遮光性の無機絶縁膜でもよい。

次に、スイッチング素子Ｔｒの詳細な構成例について説明する。図１３は、図１０に示すスイッチング素子の構成例を示す平面図である。図１３に示すように、スイッチング素子Ｔｒは、半導体層ＳＣ、ソース電極ＳＥ、ドレイン電極ＤＥ、ゲート電極ＧＥ及び補助ゲート電極ＧＥｓを有する。

ゲート電極ＧＥは、走査線ＧＬと一体に、同じ材料で形成される。ゲート電極ＧＥは、走査線ＧＬの延在方向と交差する方向、すなわち第２方向ＰＹに延在する。

半導体層ＳＣは、例えば、酸化物半導体である。半導体層ＳＣは、例えば、多結晶シリコンや非晶質シリコンであってもよい。図１３に示す例では、スイッチング素子Ｔｒは５個の半導体層ＳＣを有する。５個の半導体層ＳＣは、ゲート電極ＧＥと重なって、ゲート電極ＧＥの延在方向に沿って、間隔を有して第２方向ＰＹに配列される。

補助ゲート電極ＧＥｓは、ゲート電極ＧＥ及び複数の半導体層ＳＣと重なって設けられる。具体的には、補助ゲート電極ＧＥｓは、第１電極部ＧＥｓａと、第２電極部ＧＥｓｂと、を有する。第１電極部ＧＥｓａは、ゲート電極ＧＥ及び複数の半導体層ＳＣと重なって第２方向ＰＹに延在する。第２電極部ＧＥｓｂは、第１電極部ＧＥｓａと接続され走査線ＧＬに重なって第１方向ＰＸに延在する。第２電極部ＧＥｓｂは、任意の箇所でコンタクトホールＣＨ５により走査線ＧＬと電気的に接続される。つまり、補助ゲート電極ＧＥｓには、走査線ＧＬに供給されるゲート駆動信号と同電位の信号が供給される。

ソース電極ＳＥは、信号線ＳＬと一体に形成され、第２方向ＰＹに延在する。言い換えると、信号線ＳＬのうち、半導体層ＳＣと接続される部分がソース電極ＳＥとして機能する。ソース電極ＳＥは、複数の半導体層ＳＣのそれぞれの一端側と接続される。なお、ソース電極ＳＥは、単層の信号線ＳＬで形成される。

ドレイン電極ＤＥは、ソース電極ＳＥに沿って第２方向ＰＹに延在する。ドレイン電極ＤＥは、ソース電極ＳＥと間隔を有して第１方向ＰＸに隣り合って配置される。ドレイン電極ＤＥは、複数の半導体層ＳＣのそれぞれの他端側と接続される。

ドレイン電極ＤＥの第２方向ＰＹ側の端部には、画素電極ＰＥと重なる領域で接続部ＤＥＡが設けられている。接続部ＤＥＡは、コンタクトホールＣＨ１、ＣＨ２を介して画素電極ＰＥと電気的に接続される。

なお、図１３に示すスイッチング素子Ｔｒの構成は、あくまで一例であり、適宜変更することができる。例えば、５個の半導体層ＳＣが並列に接続されているが、これに限定されず、半導体層ＳＣは、４個以下でもよく６個以上でもよい。

図１４は、図１３のＸＩＶ－ＸＩＶ’断面図である。図１４に示すように、走査線ＧＬと一体に形成されたゲート電極ＧＥは、アンダーコート膜１１の上に設けられる。ゲート絶縁膜１２は、ゲート電極ＧＥを覆ってアンダーコート膜１１の上に設けられる。半導体層ＳＣは、ゲート絶縁膜１２の上でゲート電極ＧＥと重なる位置に設けられる。すなわち、ゲート絶縁膜１２は、第１透光性基板１９に垂直な方向で、スイッチング素子Ｔｒのゲート電極ＧＥと半導体層ＳＣとの間に設けられる。信号線ＳＬと一体に形成されたソース電極ＳＥ及びドレイン電極ＤＥは、ゲート絶縁膜１２の上に設けられ、それぞれ半導体層ＳＣと接続される。

層間絶縁膜１３は、ソース電極ＳＥ、ドレイン電極ＤＥ及び半導体層ＳＣを覆ってゲート絶縁膜１２の上に設けられる。補助ゲート電極ＧＥｓは、層間絶縁膜１３の上で、半導体層ＳＣ及びゲート電極ＧＥと重なる位置に設けられる。層間絶縁膜１３は、第１透光性基板１９に垂直な方向で、補助ゲート電極ＧＥｓと半導体層ＳＣとの間に設けられる。また、半導体層ＳＣは、第１透光性基板１９に垂直な方向で、ゲート電極ＧＥと補助ゲート電極ＧＥｓとの間に配置される。

有機絶縁膜１４は、補助ゲート電極ＧＥｓを覆って層間絶縁膜１３の上に設けられる。言い換えると、有機絶縁膜１４は、スイッチング素子Ｔｒと重なる領域に設けられる。保持容量電極ＩＯ及び金属層ＴＭは、スイッチング素子Ｔｒと重なる領域で有機絶縁膜１４の上に設けられる。金属層ＴＭは、スイッチング素子Ｔｒの半導体層ＳＣよりも大きい面積を有する。これにより、スイッチング素子Ｔｒの光リークを抑制することができる。

また、保持容量電極ＩＯ及び金属層ＴＭを覆って容量絶縁膜１５が設けられる。画素電極ＰＥは、容量絶縁膜１５の上に設けられる。ドレイン電極ＤＥ及び接続部ＤＥＡは、保持容量電極ＩＯの開口部ＯＰＣと重なる領域まで延在する。層間絶縁膜１３は、開口部ＯＰＣと重なる領域でドレイン電極ＤＥ及び接続部ＤＥＡと、画素電極ＰＥと、の間に設けられる。画素電極ＰＥは、保持容量電極ＩＯの開口部ＯＰＣと重なる領域で、容量絶縁膜１５を貫通するコンタクトホールＣＨ１及び層間絶縁膜１３を貫通するコンタクトホールＣＨ２を介して、ドレイン電極ＤＥの接続部ＤＥＡと電気的に接続される。また、画素電極ＰＥの上には、第１配向膜ＡＬ１が設けられている。なお、上述した図１２では、第１配向膜ＡＬ１及び第２配向膜ＡＬ２を省略している。

対向基板２０に設けられた保護膜２１は、層間絶縁膜１３に重畳する位置に形成されている。遮光層ＬＳの開口部ＡＰに重畳する領域では、保護膜２１を介さずに、共通電極ＣＥと第２配向膜ＡＬとが直接積層される。このため、保護膜２１の平面形状が格子状となり、保護膜２１の非重畳領域ＮＯＩができる。保護膜２１は、遮光層ＬＳの開口部ＡＰには形成されていない。ただし、保護膜２１は、共通電極ＣＥの全面を覆って設けられていてもよい。

なお、上述した表示装置１の構成は、あくまで一例であり、適宜変更することができる。例えば、図１２に示す金属層ＴＭは、無くてもよい。また、図１２では、理解を容易にするためにゲート絶縁膜１２の側面１２ｓ、層間絶縁膜１３の側面１３ｓ、容量絶縁膜１５の側面１５ｓで形成される複数の段差部を強調して示しているが、各側面１２ｓ、１３ｓ、１５ｓは、それぞれなだらかなテーパー状に形成されてもよい。

（第１実施形態の第１変形例）
図１５は、第１実施形態の第１変形例に係る表示装置を模式的に示す断面図である。なお、以下の説明では、上述した実施形態で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。

図１５に示すように、第１実施形態の第１変形例に係る表示装置１Ａでは、上述した第１実施形態に比べてアンダーコート膜１１が設けられていない構成が異なる。本実施形態では、走査線ＧＬは、第１透光性基板１９の主面の上に設けられる。ゲート絶縁膜１２は、走査線ＧＬを覆って、第１透光性基板１９の主面の上に設けられる。

ゲート絶縁膜１２よりも上側に設けられた層間絶縁膜１３、有機絶縁膜１４、容量絶縁膜１５等の積層構成、各絶縁膜の第１開口部ＯＰ１、第２開口部ＯＰ２、第３開口部ＯＰ３及び第４開口部ＯＰ４の構成は上述した第１実施形態と同様であり、繰り返しの説明は省略する。

第１変形例では、画素電極ＰＥは、ゲート絶縁膜１２の第１開口部ＯＰ１と重なる領域で、第１透光性基板１９の主面と直接積層される。これにより、第１変形例では、上述した第１実施形態に比べてアンダーコート膜１１が設けられていないので、画素電極ＰＥの中央部と重なる領域での光の透過率が向上し、透光性が向上する。

（第２実施形態）
図１６は、第２実施形態に係る表示装置の、画素配列を表す回路図である。図１６に示すように、第２実施形態に係る表示装置１Ｂは、１つの画素列について２つの信号線ＳＬを有する。また、走査線ＧＬは、画素行ごとに設けられる。

１つの画素列について、複数の画素Ｐｉｘと、複数の走査線ＧＬ及び複数の信号線ＳＬとの接続構成について説明する。１つの画素列は、第２方向ＰＹに並んで配列された第１画素Ｐｉｘ－１及び第２画素Ｐｉｘ－２を有する。第１画素Ｐｉｘ－１は、第１画素電極ＰＥ－１及び第１スイッチング素子Ｔｒ－１を有する。第２画素Ｐｉｘ－２は、第２画素電極ＰＥ－２及び第２スイッチング素子Ｔｒ－２を有する。

なお、以下の説明において、第１画素Ｐｉｘ－１及び第２画素Ｐｉｘ－２を区別して説明する必要がない場合には、単に画素Ｐｉｘと表す。同様に、第１画素電極ＰＥ－１及び第２画素電極ＰＥ－２を区別して説明する必要がない場合には、単に画素電極ＰＥと表す。第１スイッチング素子Ｔｒ－１及び第２スイッチング素子Ｔｒ－２を区別して説明する必要がない場合には、単にスイッチング素子Ｔｒと表す。

第１信号線ＳＬ－１は、画素列（第１画素Ｐｉｘ－１及び第２画素Ｐｉｘ－２）の左側に設けられ、第２方向ＰＹに延在する。また、第２信号線ＳＬ－２は、画素列（第１画素Ｐｉｘ－１及び第２画素Ｐｉｘ－２）の右側に設けられ、第２方向ＰＹに延在する。

第１スイッチング素子Ｔｒ－１のソース電極ＳＥ（図１３参照）は第１信号線ＳＬ－１に接続され、ゲート電極ＧＥ（図１３参照）は１行目の走査線ＧＬに接続され、ドレイン電極ＤＥ（図１３参照）は、第１画素電極ＰＥ－１に接続される。

第２スイッチング素子Ｔｒ－２のソース電極ＳＥ（図１３参照）は第２信号線ＳＬ－２に接続され、ゲート電極ＧＥ（図１３参照）は２行目の走査線ＧＬに接続され、ドレイン電極ＤＥ（図１３参照）は、第２画素電極ＰＥ－２に接続される。

このように、第１信号線ＳＬ－１は、第１スイッチング素子Ｔｒ－１を介して第１画素電極ＰＥ－１に電気的に接続される。また、第２信号線ＳＬ－２は、第２スイッチング素子Ｔｒ－２を介して第２画素電極ＰＥ－２に電気的に接続される。

本実施形態では、ゲート駆動回路４３（図２参照）は、２つの画素行の走査線ＧＬに同時にゲート駆動信号を供給する。これにより、２つの画素行が同時に選択される。

ソース駆動回路４４（図２参照）は、階調信号を第１信号線ＳＬ－１、第２信号線ＳＬ－２にそれぞれ供給する。これにより、選択された２つの画素行の各画素Ｐｉｘに同時に階調信号が書き込まれる。ソース駆動回路４４（図２参照）は、ゲート駆動信号がオンの期間に、画素列ごと、すなわち、２つの信号線ＳＬ（第１信号線ＳＬ－１及び第２信号線ＳＬ－２）ごとに順次階調信号を供給する。

このような構成により、第２実施形態では、１つの走査線ＧＬごとに順次選択され、１つの信号線ＳＬごとに書き込みが行われる場合に比べて、画素Ｐｉｘへの階調信号の書き込み期間を２倍程度長くすることができる。

図１７は、第２実施形態に係る画素の、走査線、信号線、スイッチング素子及び各絶縁膜を示す平面図である。図１７に示すように、第１方向ＰＸで、第１画素電極ＰＥ－１及び第２画素電極ＰＥ－２は、第１信号線ＳＬ－１と第２信号線ＳＬ－２との間に配置される。図１７では、１つの画素列において、画素電極ＰＥの左側に１本の第１信号線ＳＬ－１が配置され、画素電極ＰＥの右側に１本の第２信号線ＳＬ－２が配置される。言い換えると、第１方向ＰＸに隣り合う２つの画素列（画素電極ＰＥ）の間には２つの信号線ＳＬが束ねて配置され、それぞれ第２方向ＰＹに延在する。束ねて配置された２つの信号線ＳＬのうち、右側の第１信号線ＳＬ－１は右側の画素列に接続され、左側の第２信号線ＳＬ－２は左側の画素列に接続される。

第１スイッチング素子Ｔｒ－１は、１行目の走査線ＧＬと第１信号線ＳＬ－１との交差部に設けられる。第１スイッチング素子Ｔｒ－１のドレイン電極ＤＥは、コンタクトホールＣＨ１を介して第１画素電極ＰＥ－１と電気的に接続される。

第２スイッチング素子Ｔｒ－２は、２行目の走査線ＧＬと第２信号線ＳＬ－２との交差部に設けられる。第２スイッチング素子Ｔｒ－２のドレイン電極ＤＥは、コンタクトホールＣＨ１を介して第２画素電極ＰＥ－２と電気的に接続される。

第１スイッチング素子Ｔｒ－１は、第１画素電極ＰＥ－１の左側に位置し、第２スイッチング素子Ｔｒ－２は、第２画素電極ＰＥ－２の右側に位置する。つまり、第２スイッチング素子Ｔｒ－２は、第１方向ＰＸで第１スイッチング素子Ｔｒ－１の反対側に配置される。

本実施形態の表示装置１Ｂは、さらに補助信号線ＳＬｓ及び補助走査線ＧＬｓを有する。補助信号線ＳＬｓは、信号線ＳＬに沿って第２方向ＰＹに延在し、信号線ＳＬと重なる位置に設けられる。より詳細には、補助信号線ＳＬｓ－１、ＳＬｓ－２は、第１方向ＰＸで並んで配置されており、第１信号線ＳＬ－１、第２信号線ＳＬ－２のそれぞれと重なる位置に設けられる。なお、補助信号線ＳＬｓは、平面視において走査線ＧＬと信号線ＳＬとが交差する部分には設けられていない。

補助信号線ＳＬｓは、それぞれ第２方向ＰＹの一端側がコンタクトホールＣＨ１１で信号線ＳＬと電気的に接続され、第２方向ＰＹの他端側がコンタクトホールＣＨ１２で信号線ＳＬと電気的に接続されている。これにより、信号線ＳＬのみの配線抵抗に比べて、信号線ＳＬ及び補助信号線ＳＬｓで構成される配線抵抗が下がる。これにより、信号線ＳＬに供給された階調信号の遅延が抑制される。

補助走査線ＧＬｓは、走査線ＧＬに沿って第１方向ＰＸに延在し、走査線ＧＬと重なる位置に設けられる。なお、補助走査線ＧＬｓは、走査線ＧＬと信号線ＳＬとが平面視において交差する部分には設けられていない。

補助走査線ＧＬｓは、それぞれ第１方向ＰＸの一端側がコンタクトホールＣＨ１３で走査線ＧＬと電気的に接続され、第１方向ＰＸの他端側がコンタクトホールＣＨ１４で走査線ＧＬと電気的に接続されている。これにより、走査線ＧＬのみの配線抵抗に比べて、走査線ＧＬ及び補助走査線ＧＬｓで構成される配線抵抗が下がる。これにより、走査線ＧＬに供給されたゲート駆動信号の遅延が抑制される。

図１８は、図１７のＸＶＩＩＩ－ＸＶＩＩＩ’断面図である。なお、図１８に示す各絶縁膜、各開口部、保持容量電極ＩＯ、金属層ＴＭ、画素電極ＰＥの積層構成は、上述した第１実施形態（図１２参照）と同様であり、繰り返しの説明は省略する。

図１８左側に示すように、補助信号線ＳＬｓ－１、ＳＬｓ－２は、アンダーコート膜１１の上に設けられる。補助信号線ＳＬｓは、走査線ＧＬと同層に設けられ、同じ材料で形成される。ゲート絶縁膜１２は、補助信号線ＳＬｓ－１、ＳＬｓ－２を覆って、アンダーコート膜１１の上に設けられる。第１信号線ＳＬ－１及び第２信号線ＳＬ－２は、ゲート絶縁膜１２の上に設けられる。層間絶縁膜１３は、第１信号線ＳＬ－１及び第２信号線ＳＬ－２を覆って、ゲート絶縁膜１２の上に設けられる。有機絶縁膜１４、保持容量電極ＩＯ、金属層ＴＭ及び容量絶縁膜１５は、第１信号線ＳＬ－１、第２信号線ＳＬ－２及び補助信号線ＳＬｓ－１、ＳＬｓ－２と重なる領域に設けられる。

図１８右側に示すように、走査線ＧＬは、アンダーコート膜１１の上に設けられる。ゲート絶縁膜１２は、走査線ＧＬを覆って、アンダーコート膜１１の上に設けられる。補助走査線ＧＬｓは、ゲート絶縁膜１２の上に設けられる。補助走査線ＧＬｓは、信号線ＳＬと同層に設けられ、同じ材料で形成される。層間絶縁膜１３は、補助走査線ＧＬｓを覆って、ゲート絶縁膜１２の上に設けられる。有機絶縁膜１４、保持容量電極ＩＯ、金属層ＴＭ及び容量絶縁膜１５は、走査線ＧＬ及び補助走査線ＧＬｓと重なる領域に設けられる。

第１信号線ＳＬ－１及び第２信号線ＳＬ－２に重なる領域の遮光層ＬＳの幅Ｗ１ａは、走査線ＧＬに重なる領域の遮光層ＬＳの幅Ｗ１よりも大きい。また、第１信号線ＳＬ－１及び第２信号線ＳＬ－２に重なる領域の遮光層ＬＳの幅Ｗ１ａは、容量絶縁膜１５の幅Ｗ２ａよりも小さい。また、第１信号線ＳＬ－１及び第２信号線ＳＬ－２に重なる領域の遮光層ＬＳの幅Ｗ１ａは、ゲート絶縁膜１２の幅、及び、層間絶縁膜１３の幅よりも小さい。

また、補助信号線ＳＬｓ及び補助走査線ＧＬｓの構成は、適宜変更することができる。補助信号線ＳＬｓ及び補助走査線ＧＬｓの一方が設けられていなくてもよい。また、第２実施形態に示す補助信号線ＳＬｓ及び補助走査線ＧＬｓは、上述した第１実施形態及び第１変形例に適用してもよい。

（第２実施形態の第２変形例）
図１９は、第２実施形態の第２変形例に係る表示装置を模式的に示す断面図である。図１９に示すように、第２実施形態の第２変形例に係る表示装置１Ｃでは、上述した第２実施形態に比べて補助信号線ＳＬｓ－１、ＳＬｓ－２及び補助走査線ＧＬｓが設けられていない構成が異なる。すなわち、第１信号線ＳＬ－１及び第２信号線ＳＬ－２は、それぞれ単層の配線として構成される。また、走査線ＧＬは、単層の配線として構成される。

第２実施形態及び第２変形例の構成は、上述した第１変形例と組み合わせることができる。すなわち、図１８、図１９において、アンダーコート膜１１がなくてもよい。

（第３実施形態）
図２０は、第３実施形態に係る表示装置の、画素配列を表す回路図である。図２０に示すように、第３実施形態に係る表示装置１Ｄは、１つの画素列について４つの信号線ＳＬを有する。また、走査線ＧＬは、画素行ごとに設けられる。

ここで、１つの画素列について、複数の画素Ｐｉｘと、複数の走査線ＧＬ及び複数の信号線ＳＬとの接続構成について説明する。１つの画素列は、第２方向ＰＹに並んで配列された第１画素Ｐｉｘ－１、第２画素Ｐｉｘ－２、第３画素Ｐｉｘ－３及び第４画素Ｐｉｘ－４を有する。第１画素Ｐｉｘ－１は、第１画素電極ＰＥ－１及び第１スイッチング素子Ｔｒ－１を有する。第２画素Ｐｉｘ－２は、第２画素電極ＰＥ－２及び第２スイッチング素子Ｔｒ－２を有する。第３画素Ｐｉｘ－３は、第３画素電極ＰＥ－３及び第３スイッチング素子Ｔｒ－３を有する。第４画素Ｐｉｘ－４は、第４画素電極ＰＥ－４及び第４スイッチング素子Ｔｒ－４を有する。

第１画素電極ＰＥ－１、第２画素電極ＰＥ－２、第３画素電極ＰＥ－３及び第４画素電極ＰＥ－４は、この順で第２方向ＰＹに並んで配置される。第１スイッチング素子Ｔｒ－１は、第１画素電極ＰＥ－１に電気的に接続される。第２スイッチング素子Ｔｒ－２は、第２画素電極ＰＥ－２に電気的に接続される。第３スイッチング素子Ｔｒ－３は、第３画素電極ＰＥ－３に電気的に接続される。第４スイッチング素子Ｔｒ－４は、第４画素電極ＰＥ－４に電気的に接続される。

１つの画素列について４つの信号線ＳＬが設けられる。第１信号線ＳＬ－１及び第３信号線ＳＬ－３は、画素列（第１画素Ｐｉｘ－１、第２画素Ｐｉｘ－２、第３画素Ｐｉｘ－３及び第４画素Ｐｉｘ－４）の左側に設けられ、それぞれ第２方向ＰＹに延在する。また、第２信号線ＳＬ－２及び第４信号線ＳＬ－４は、画素列（第１画素Ｐｉｘ－１、第２画素Ｐｉｘ－２、第３画素Ｐｉｘ－３及び第４画素Ｐｉｘ－４）の右側に設けられ、それぞれ第２方向ＰＹに延在する。

第１信号線ＳＬ－１は、第１スイッチング素子Ｔｒ－１を介して第１画素電極ＰＥ－１に電気的に接続される。第２信号線ＳＬ－２は、第２スイッチング素子Ｔｒ－２を介して第２画素電極ＰＥ－２に電気的に接続される。第３信号線ＳＬ－３は、第３スイッチング素子Ｔｒ－３を介して第３画素電極ＰＥ－３に電気的に接続される。第４信号線ＳＬ－４は、第４スイッチング素子Ｔｒ－４を介して第４画素電極ＰＥ－４に電気的に接続される。

なお、第１信号線ＳＬ－１と第３信号線ＳＬ－３とは、交差部ＳＬｘにより第１方向ＰＸでの順番が入れ替えられる。つまり、第１画素Ｐｉｘ－１及び第２画素Ｐｉｘ－２に対応する位置では、第１方向ＰＸで第３信号線ＳＬ－３、第１信号線ＳＬ－１の順に並んで設けられる。また、第３画素Ｐｉｘ－３及び第４画素Ｐｉｘ－４に対応する位置では、第１方向ＰＸで第１信号線ＳＬ－１、第３信号線ＳＬ－３の順に並んで設けられる。

同様に、第２信号線ＳＬ－２と第４信号線ＳＬ－４とは、交差部ＳＬｘにより第１方向ＰＸでの順番が入れ替えられる。つまり、第１画素Ｐｉｘ－１及び第２画素Ｐｉｘ－２に対応する位置では、第１方向ＰＸで第２信号線ＳＬ－２、第４信号線ＳＬ－４の順に並んで設けられる。また、第３画素Ｐｉｘ－３及び第４画素Ｐｉｘ－４に対応する位置では、第１方向ＰＸで第４信号線ＳＬ－４、第２信号線ＳＬ－２の順に並んで設けられる。

また、交差部ＳＬｘを設ける位置については、図２０に限らない。例えば、第３スイッチング素子Ｔｒ－３の直前に第１信号線ＳＬ－１と第３信号線ＳＬ－３の交差部ＳＬｘを設ける構造は図２０と同様であるが、第２信号線ＳＬ－２と第４信号線ＳＬ－４の交差部ＳＬｘについても第４スイッチング素子Ｔｒ―４の直前に設ける構造であってもよい。この場合、第２信号線ＳＬ－２と第４信号線ＳＬ－４の交差部ＳＬｘと、第１信号線ＳＬ－１と第３信号線ＳＬ－３の交差部ＳＬｘは図２０と異なり第１方向ＰＸに隣り合うものではなく、１行ずれて設けられることになる。

これにより、１つの画素列に複数の信号線ＳＬが設けられている構成であっても、スイッチング素子Ｔｒと、これに対応する信号線ＳＬとの配置関係及び接続構成について、複数の画素Ｐｉｘ間で同様の構成とすることができる。例えば、１行目の走査線ＧＬに接続される第１スイッチング素子Ｔｒ－１は、３行目の走査線ＧＬに接続される第３スイッチング素子Ｔｒ－３と、同様の配置関係及び接続構成を有する。２行目の走査線ＧＬに接続される第２スイッチング素子Ｔｒ－２は、４行目の走査線ＧＬに接続される第４スイッチング素子Ｔｒ－４と、同様の配置関係及び接続構成を有する。

本実施形態では、ゲート駆動回路４３（図２参照）は、４つの画素行の走査線ＧＬに同時にゲート駆動信号を供給する。これにより、４つの画素行が同時に選択される。

ソース駆動回路４４（図２参照）は、階調信号を第１信号線ＳＬ－１、第２信号線ＳＬ－２、第３信号線ＳＬ－３及び第４信号線ＳＬ－４にそれぞれ供給する。これにより、選択された４つの画素行の各画素Ｐｉｘに同時に階調信号が書き込まれる。ソース駆動回路４４（図２参照）は、ゲート駆動信号がオンの期間に、画素列ごと、すなわち、４つの信号線ＳＬ（第１信号線ＳＬ－１、第２信号線ＳＬ－２、第３信号線ＳＬ－３及び第４信号線ＳＬ－４）ごとに順次階調信号を供給する。

このような構成により、第３実施形態では、１つの走査線ＧＬごとに順次選択され、１つの信号線ＳＬごとに書き込みが行われる場合に比べて、画素Ｐｉｘへの階調信号の書き込み期間を４倍程度長くすることができる。

図２１は、第３実施形態に係る画素の、走査線、信号線、スイッチング素子及び各絶縁膜を示す平面図である。図２１は、図２０における第１画素Ｐｉｘ－１を拡大して示す。図２１に示すように、第１方向ＰＸで、画素電極ＰＥは、第１信号線ＳＬ－１、第２信号線ＳＬ－２、第３信号線ＳＬ－３及び第４信号線ＳＬ－４のうち、２つの信号線ＳＬ（第１信号線ＳＬ－１及び第３信号線ＳＬ－３）と、他の２つの信号線ＳＬ（第２信号線ＳＬ－２及び第４信号線ＳＬ－４）との間に配置される。

図２１では、１つの画素列において、画素電極ＰＥの左側に２本の信号線ＳＬ（第１信号線ＳＬ－１及び第３信号線ＳＬ－３）配置され、画素電極ＰＥの右側に２本の信号線ＳＬ（第２信号線ＳＬ－２及び第４信号線ＳＬ－４）が配置される。言い換えると、第１方向ＰＸに隣り合う２つの画素列の間には４つの信号線ＳＬが束ねて配置され、それぞれ第２方向ＰＹに延在する。４つの信号線ＳＬは、第１方向ＰＸに隣り合う画素電極ＰＥの間に設けられる。束ねて配置された４つの信号線ＳＬのうち、右側の２本（第１信号線ＳＬ－１及び第３信号線ＳＬ－３）は右側の画素列に接続され、左側の２本（第２信号線ＳＬ－２及び第４信号線ＳＬ－４）は左側の画素列に接続される。

本実施形態においても、表示装置１Ｄは、補助信号線ＳＬｓ及び補助走査線ＧＬｓを有する。補助信号線ＳＬｓ－１、ＳＬｓ－２、ＳＬｓ－３、ＳＬｓ－４は、それぞれ第１信号線ＳＬ－１、第２信号線ＳＬ－２、第３信号線ＳＬ－３及び第４信号線ＳＬ－４に沿って第２方向ＰＹに延在し、信号線ＳＬと重なる位置に設けられる。補助走査線ＧＬｓは、走査線ＧＬに沿って第１方向ＰＸに延在し、走査線ＧＬと重なる位置に設けられる。

図２２は、図２１のＸＸＩＩ－ＸＸＩＩ’断面図である。図２２左側に示すように、補助信号線ＳＬｓ－１、ＳＬｓ－２、ＳＬｓ－３、ＳＬｓ－４は、アンダーコート膜１１の上に設けられる。ゲート絶縁膜１２は、補助信号線ＳＬｓ－１、ＳＬｓ－２、ＳＬｓ－３、ＳＬｓ－４を覆って、アンダーコート膜１１の上に設けられる。第１信号線ＳＬ－１、第２信号線ＳＬ－２、第３信号線ＳＬ－３及び第４信号線ＳＬ－４は、ゲート絶縁膜１２の上に設けられる。層間絶縁膜１３は、第１信号線ＳＬ－１、第２信号線ＳＬ－２、第３信号線ＳＬ－３及び第４信号線ＳＬ－４を覆って、ゲート絶縁膜１２の上に設けられる。有機絶縁膜１４、保持容量電極ＩＯ、金属層ＴＭ及び容量絶縁膜１５は、第１信号線ＳＬ－１、第２信号線ＳＬ－２、第３信号線ＳＬ－３、第４信号線ＳＬ－４、及び、補助信号線ＳＬｓ－１、ＳＬｓ－２、ＳＬｓ－３、ＳＬｓ－４と重なる領域に設けられる。

第１信号線ＳＬ－１、第２信号線ＳＬ－２、第３信号線ＳＬ－３及び第４信号線ＳＬ－４に重なる領域の遮光層ＬＳの幅Ｗ１ｂは、走査線ＧＬに重なる領域の遮光層ＬＳの幅Ｗ１よりも大きい。また、第１信号線ＳＬ－１、第２信号線ＳＬ－２、第３信号線ＳＬ－３及び第４信号線ＳＬ－４に重なる領域の遮光層ＬＳの幅Ｗ１ｂは、容量絶縁膜１５の幅Ｗ２ｂよりも小さい。

図示は省略するが、本実施形態においても、第２実施形態の第２変形例（図１９参照）と同様に、補助信号線ＳＬｓ－１、ＳＬｓ－２、ＳＬｓ－３、ＳＬｓ－４及び補助走査線ＧＬｓが設けられていなくてもよい。すなわち、第１信号線ＳＬ－１、第２信号線ＳＬ－２、第３信号線ＳＬ－３及び第４信号線ＳＬ－４は、それぞれ単層の配線として構成されてもよい。また、走査線ＧＬは、単層の配線として構成されてもよい。

第３実施形態の構成は、上述した第１変形例と組み合わせることができる。すなわち、図２２において、アンダーコート膜１１がなくてもよい。

以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。

１、１Ａ、１Ｂ、１Ｃ、１Ｄ 表示装置
２ 表示パネル
３ 光源
４ 駆動回路
１０ アレイ基板
１１ アンダーコート膜
１２ ゲート絶縁膜
１２ｓ、１３ｓ、１４ｓ、１５ｓ 側面
１３ 層間絶縁膜
１４ 有機絶縁膜
１５ 容量絶縁膜
１９ 第１透光性基板
２０ 対向基板
２９ 第２透光性基板
３１ 発光部
５０ 液晶層
ＣＥ 共通電極
ＤＥ ドレイン電極
ＧＥ ゲート電極
ＧＬ 走査線
ＩＯ 保持容量電極
ＬＣ 高分子分散型液晶
ＬＳ 遮光層
ＯＰ１ 第１開口部
ＯＰ２ 第２開口部
ＯＰ３ 第３開口部
ＯＰ４ 第４開口部
ＰＥ 画素電極
Ｐｉｘ 画素
ＳＣ 半導体層
ＳＥ ソース電極
ＳＬ 信号線
ＴＭ 金属層
Ｔｒ スイッチング素子

Claims (8)

1. 第１透光性基板と、
   前記第１透光性基板と対向する第２透光性基板と、
   前記第１透光性基板と前記第２透光性基板との間に配置され、高分子分散型液晶を含む液晶層と、
   前記第１透光性基板に設けられ、第１方向に沿って延在する複数の走査線と、
   前記第１方向と交差する第２方向に延在する複数の信号線と、
   前記走査線及び前記信号線に接続されたスイッチング素子と、
   前記走査線と前記信号線とで囲まれた領域に設けられた画素電極と、
   前記第１透光性基板の主面を覆って設けられたアンダーコート膜と、
   前記スイッチング素子のゲート電極と半導体層との間に設けられたゲート絶縁膜と、を有し、
   前記ゲート絶縁膜は、前記画素電極と重なる領域に第１開口部を有し、
   前記画素電極は、前記ゲート絶縁膜の前記第１開口部と重なる領域で、前記アンダーコート膜と直接積層される
   表示装置。
2. 第１透光性基板と、
   前記第１透光性基板と対向する第２透光性基板と、
   前記第１透光性基板と前記第２透光性基板との間に配置され、高分子分散型液晶を含む液晶層と、
   前記第１透光性基板に設けられ、第１方向に沿って延在する複数の走査線と、
   前記第１方向と交差する第２方向に延在する複数の信号線と、
   前記走査線及び前記信号線に接続されたスイッチング素子と、
   前記走査線と前記信号線とで囲まれた領域に設けられた画素電極と、
   前記スイッチング素子のゲート電極と半導体層との間に設けられたゲート絶縁膜と、を有し、
   前記ゲート絶縁膜は、前記画素電極と重なる領域に第１開口部を有し、
   前記画素電極は、前記ゲート絶縁膜の前記第１開口部と重なる領域で、前記第１透光性基板の主面と直接積層される
   表示装置。
3. 前記スイッチング素子のソース電極及びドレイン電極を覆って設けられた層間絶縁膜を有し、
   前記層間絶縁膜は、前記ゲート絶縁膜の前記第１開口部及び前記画素電極と重なる領域に第２開口部を有する
   請求項１又は請求項２に記載の表示装置。
4. 平面視で、前記ゲート絶縁膜の前記第１開口部の側面は、前記層間絶縁膜の前記第２開口部の側面よりも内側に位置する
   請求項３に記載の表示装置。
5. 前記走査線及び前記信号線に沿って前記走査線及び前記信号線の上方を覆う格子状の有機絶縁膜と、
   前記有機絶縁膜を覆うとともに、平面視で、前記画素電極の少なくとも一部と重なる透光性電極と、
   前記透光性電極と前記画素電極との間に設けられた容量絶縁膜と、を有し、
   前記容量絶縁膜は、前記ゲート絶縁膜の前記第１開口部、前記層間絶縁膜の前記第２開口部及び前記画素電極と重なる領域に第３開口部を有する
   請求項３に記載の表示装置。
6. 平面視で、前記ゲート絶縁膜の前記第１開口部の側面は、前記層間絶縁膜の前記第２開口部の側面よりも内側に位置し、
   前記層間絶縁膜の前記第２開口部の側面は、前記容量絶縁膜の前記第３開口部の側面よりも内側に位置する
   請求項５に記載の表示装置。
7. 前記第２透光性基板の前記第１透光性基板と対向する面に設けられ、平面視で前記走査線及び前記信号線に沿って前記走査線及び前記信号線の上方を覆う格子状の遮光層を有し、
   前記遮光層のうち前記走査線の上方を覆う部分の前記第２方向での幅は、前記ゲート絶縁膜の前記第２方向での幅よりも小さい
   請求項１又は請求項２に記載の表示装置。
8. 前記第１方向に隣り合う２つの画素の間には、２つの前記信号線が配置され、
   ２つの前記信号線は、前記ゲート絶縁膜の上に設けられる
   請求項１又は請求項２に記載の表示装置。

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