KR20070042790A

KR20070042790A - 액정 표시 장치 및 그 제조방법

Info

Publication number: KR20070042790A
Application number: KR1020050098755A
Authority: KR
Inventors: 배종훈; 강동호; 정태용
Original assignee: 엘지.필립스 엘시디 주식회사
Priority date: 2005-10-19
Filing date: 2005-10-19
Publication date: 2007-04-24
Also published as: KR100971386B1

Abstract

본 발명은 공정 시간을 단축함과 아울러 소형화가 가능한 액정 표시장치 및 그 제조방법에 관한 것이다.

본 발명에 따른 액정표시장치는 공통 전극이 형성된 상부 기판과; 상기 상부 기판과 대향되는 하부 기판과; 상기 하부 기판에 위치하는 게이트 라인에 게이트 신호를 공급하기 위한 다수의 게이트 집적회로와; 상기 하부 기판에 위치하는 데이터 라인에 데이터 신호를 공급하기 위한 다수의 데이터 집적회로와; 상기 게이트 집적회로 및 데이터 집적회로를 경유하며 액정구동시 상기 공통전극에 공통전압을 공급하는 공통라인과; 상기 이웃하는 게이트 집적회로들 사이 및 상기 이웃하는 데이터 집적회로 들 사이 중 적어도 어느 한 영역에서의 공통라인과 상기 공통전극을 전기적으로 연결시키는 도전성 실링재를 구비하는 것을 특징으로 한다.

Description

액정 표시 장치 및 그 제조방법{Liquid Crystal Display Device And Method Of Fabricating The Same}

도 1은 종래 액정 표시장치를 나타내는 평면도.

도 2는 도 1에 도시된 공통전극에 공통전압을 공급하기 위한 은 도트를 나타내는 평면도.

도 3은 본 발명의 제1 실시 예에 따른 액정 표시장치를 나타내는 평면도.

도 4는 도 3에서 A영역을 확대한 평면도.

도 5는 도 4에서 선"Ⅱ-Ⅱ'"를 따라 절취한 액정 표시장치를 나타내는 단면도.

도 6은 본 발명의 제2 실시 예에 따른 액정 표시장치를 나타내는 평면도.

도 7은 도 6에서 선"Ⅲ-Ⅲ'", "Ⅳ-Ⅳ'"를 따라 절취한 액정 표시장치를 나타내는 단면도.

도 8은 제2 공급패턴과 동시에 형성되는 반사전극을 가지는 반투과형 액정 표시장치를 나타내는 단면도.

도 9a 내지 도 9f는 도 7 및 도 8에 도시된 박막트랜지스터 어레이 기판의 제조방법을 나타내는 단면도.

도 10은 본 발명의 제3 실시예에 따른 액정표시장치를 나타내는 도면.

도 11a 및 도 11b는 도 10에서 B영역을 확대한 도면.

도 12a 및 도 12b는 도 10에서 C영역을 확대한 도면.

도 13a 내지 도 13d는 본 발명의 제3 실시예에 따른 액정표시장치의 제조방법을 나타내는 도면.

도 14는 도 11b 및 도 12b에 도시된 도전성 실링재에 포함된 도전성 볼의 제조단계를 보여주는 도면.

< 도면의 주요 부분에 대한 부호의 설명 >

170, 270 : 박막트랜지스터 어레이 기판 180 : 컬러필터 어레이 기판

186 : 실링재 190, 291, 292 : 연결부

192, 196 : 공급 패턴 290A, 290B : 공통 라인

296A, 296B : 도전 패턴

194, 294A, 294B : 공급 콘택홀

본 발명은 액정 표시장치 및 그 제조방법에 관한 것으로, 특히 공정 시간을 단축함과 아울러 소형화가 가능한 액정 표시장치 및 그 제조방법에 관한 것이다.

액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 도 1 및 도 2에 도시된 바와 같이 액정(50)을 사이에 두고 서로 대향하는 박막 트랜지스터 어레이 기판(70) 및 칼러 필터 어레이 기판(80)을 구비한다.

박막 트랜지스터 어레이 기판(70)은 하부기판(1) 상에 서로 교차되게 형성된 게이트라인(2) 및 데이터라인(4)과, 그들(2,4)의 교차부에 형성된 박막트랜지스터(30)와, 박막트랜지스터(30)와 접속된 화소전극(22)과, 그들 위에 액정 배향을 위해 도포된 하부 배향막을 포함한다.

칼라 필터 어레이 기판(80)은 상부기판(11) 상에 형성되어 빛샘 방지를 위한 블랙 매트릭스(18)와, 칼러 구현을 위한 칼러 필터(12), 화소전극(22)과 수직전계를 이루는 공통전극(14)과, 그들 위에 액정 배향을 위해 도포된 상부 배향막을 포함한다.

한편, 칼라필터 어레이 기판(80)의 공통전극(14)에 공통전압을 인가하기 위해서 도 2에 도시된 바와 같이 실링재(16) 바깥쪽으로 형성된 은 도트(10)를 구비한다. 이 은 도트(10)는 페이스트 상태로 박막트랜지스터 기판(70)과 칼라 필터 기판(80) 사이에 도팅된 후 두 기판(70,80)은 실링재를 이용하여 합착된다. 합착시 기판(1,11)에 가해지는 압력에 의해 은 도트(10)가 인접영역으로 퍼지게 된다. 이 때, 인접영역으로 확장된 은 도트(6)가 스크라이빙 공정에 의해 손상되지 않기 위해서는 스크라이빙 라인 안쪽으로 상대적으로 많은 은 도트 영역이 필요로 한다. 또한, 소형 액정 표시장치는 모기판 상에 다수의 소형 패널 영역을 형성한 후 모든 패널 영역에 은 도트공정을 해야 하므로 대형 액정 표시장치에 비해 공정이 복잡함과 아울러 공정시간이 많이 필요로 하는 문제점이 있다.

따라서, 본 발명의 목적은 공정 시간을 단축함과 아울러 소형화가 가능한 액정 표시장치 및 그 제조방법을 제공하는 것이다.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 액정표시장치는 공통 전극이 형성된 상부 기판과; 상기 상부 기판과 대향되는 하부 기판과; 상기 하부 기판에 위치하는 게이트 라인에 게이트 신호를 공급하기 위한 다수의 게이트 집적회로와; 상기 하부 기판에 위치하는 데이터 라인에 데이터 신호를 공급하기 위한 다수의 데이터 집적회로와; 상기 게이트 집적회로 및 데이터 집적회로를 경유하며 액정구동시 상기 공통전극에 공통전압을 공급하는 공통라인과; 상기 이웃하는 게이트 집적회로들 사이 및 상기 이웃하는 데이터 집적회로 들 사이 중 적어도 어느 한 영역에서의 공통라인과 상기 공통전극을 전기적으로 연결시키는 도전성 실링재를 구비하는 것을 특징으로 한다.

본 발명의 또 다른 실시예에 따른 액정 표시장치는 상부기판 상에 형성된 공통전극과; 상기 상부기판과 대향하는 하부기판 상에 형성된 신호라인과 적어도 한 층의 절연막을 사이에 두고 중첩되게 형성되며 상기 공통전극에 공통전압을 공급하 는 공통라인과; 상기 상부기판과 하부기판을 합착시킴과 아울러 상기 공통전극과 공통라인을 전기적으로 연결하기 위한 도전성 스페이서를 포함하는 실링재를 구비하는 것을 특징으로 한다.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 공통전극이 형성된 상부 기판을 마련하는 단계와; 게이트 집적회로로부터 게이트 신호가 공급되고 데이터 집적회로로부터 데이터 신호가 공급되는 하부 기판을 마련하는 단계와; 도전성 실링재를 이용하여 상기 상부 기판과 하부기판을 합착하는 단계를 포함하고, 상기 하부기판을 마련하는 단계는 상기 게이트 집적회로 및 데이터 집적회로를 경유하며 액정구동시 상기 공통전극에 공통전압을 공급하는 공통라인을 형성하는 단계와; 상기 도전성 실링재를 이용하여 상기 이웃하는 게이트 집적회로들 사이 및 상기 이웃하는 데이터 집적회로들 사이 중 적어도 어느 한 영역에서의 공통라인과 상기 공통전극을 전기적으로 도통시키는 단계를 포함하는 것을 특징으로 한다.

본 발명의 또 다른 실시예에 따른 액정 표시장치의 제조방법은 공통전극이 형성된 상부기판을 마련하는 단계와; 상기 공통전극에 공통전압을 공급하며 신호라인과 적어도 한 층의 절연막을 사이에 두고 중첩되는 공급패턴이 형성된 하부기판을 마련하는 단계와; 상기 공통전극과 공통라인을 전기적으로 연결하기 위한 도전성 스페이서를 포함하는 실링재를 이용하여 상기 상부기판과 하부기판을 합착하는 단계를 포함하는 것을 특징으로 한다.

상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.

이하, 본 발명의 바람직한 실시 예들을 도 3 내지 도 14를 참조하여 상세하게 설명하기로 한다.

도 3은 본 발명의 제1 실시 예에 따른 액정 표시장치를 나타내는 평면도다.

도 3에 도시된 액정 표시장치는 박막트랜지스터 어레이가 형성된 박막트랜지스터 기판(170)과 컬러필터 어레이가 형성된 칼라필터 기판(180)과, 박막트랜지스터 기판(170)과 컬러필터 기판(180)을 합착하기 위한 실링재(186)를 구비한다.

박막 트랜지스터 어레이 기판(170)은 서로 교차되게 형성되어 화소영역을 정의하는 게이트라인 및 데이터라인과, 그들의 교차부에 형성된 박막트랜지스터와, 박막트랜지스터와 접속된 화소전극과, 그들 위에 액정 배향을 위해 도포된 하부 배향막을 포함하는 박막트랜지스터 어레이가 하부 기판 상에 형성된다.

칼라 필터 어레이 기판(180)에는 도 5에 도시된 바와 같이 빛샘 방지를 위한 블랙 매트릭스와, 칼러 구현을 위한 칼러 필터, 화소전극과 수직전계를 이루는 공통전극(182)과, 그들 위에 액정 배향을 위해 도포된 상부 배향막을 포함하는 컬러필터 어레이가 상부기판(111) 상에 형성된다.

공통 전극(182)에 공통전압을 인가하기 위해서 실링재(186)를 통해 공통전극(182)과 접속되는 연결부(190)가 하부기판(101) 상에 형성된다. 연결부(190)는 도 4 및 도 5에 도시된 바와 같이 실링재(186)를 따라서 실링재(186)와 중첩되는 영역에 형성되는 제1 공급패턴(192)과, 그 제1 공급패턴(192)과 적어도 한 층의 절연막(150)을 관통하는 공급 콘택홀(194)을 통해 접속되는 제2 공급패턴(196)과, 제2 공급패턴(196)과 공통전극(182)을 연결하기 위한 도전성 스페이서(184)를 구비한다.

제1 공급패턴(192)은 게이트라인과 접속된 게이트 링크(102)와 동일 금속으로 동일 평면 상에 형성되므로 게이트 링크(102)와 소정 간격 이격되어 형성된다. 이 제1 공급패턴(192)은 전원 공급부(도시하지 않음)와 접속된 공급패드(188)로부터 신장되어 형성된다.

제2 공급패턴(196)은 화소전극(도시하지 않음)과 동일 물질로 동일 평면 상에 형성된다. 이 제2 공급패턴(196)은 라인 형태로 형성되는 제1 공급패턴(192)을 따라 라인 형태로 형성되거나 제1 공급패턴(192)과 부분적으로 중첩되도록 도트 형태로 형성된다.

공급 콘택홀(194)은 투과형 액정 표시장치인 경우 게이트절연막 및 보호막을 포함하는 절연막(150)을 관통하여 제1 공급패턴(192)을 노출시킨다. 반투과형 액정 표시장치인 경우 공급 콘택홀(194)은 게이트절연막, 보호막 및 유기막 중 적어도 어느 하나를 포함하는 절연막(150)을 관통하여 제1 공급패턴(192)을 노출시킨다.

도전성 스페이서(184)는 도전성 글래스 파이버 및 도전성 볼 중 적어도 어느 하나가 이용된다. 여기서, 도전성 볼은 도전성을 가짐과 아울러 높이를 유지할 수 있도록 볼 스페이서의 외측에 은(Ag), 금(Au) 등의 도전성 물질이 덮혀져 형성된다. 이 도전성 볼은 이방성 도전 필름(Anisotropic Conductive Film ; ACF)에 포함된 도전성 볼과 달리 소정 압력에도 높이를 유지할 수 있다.

이러한 도전성 스페이서(184)는 실링재(186)와 혼합되어 기판 상에 도포되거나 도전성 스페이서(184)가 형성된 기판 상에 실링재(186)가 도포된다.

이와 같이, 본 발명의 제1 실시 예에 따른 액정 표시장치는 상부기판 상에 형성된 공통전극과 하부기판 상에 형성된 연결부를 도전성 스페이서를 포함하는 실링재를 이용하여 접속시킨다. 이 경우, 별도의 은 도팅 공정이 불필요하여 공정이 단순화된다.

한편, 본 발명의 제1 실시 예에 따른 액정 표시장치는 제1 공급패턴(192)이 게이트 링크(102)와 소정 간격을 사이에 두고 기판(101)의 외곽을 따라 형성된다. 이러한 제1 공급패턴(192)에 의해 액정 마진 영역(액정이 주입되는 영역이지만 화상 구현 영역에 포함되지 않는 영역)이 증가하게 되어 기판(101)을 소형화하는 데 어려움이 있다.

도 6은 본 발명의 제2 실시 예에 따른 액정 표시장치를 나타내는 평면도이며, 도 7은 도 6에서 선"Ⅲ-Ⅲ'", "Ⅳ-Ⅳ'"를 따라 액정 표시장치를 나타내는 단면도이다.

도 6 및 도 7에 도시된 액정 표시장치는 도 4 및 도 5에 도시된 액정 표시장치과 대비하여 게이트 링크(102)와 중첩되게 형성되는 연결부(190)를 제외하고는 동일한 구성요소를 구비한다. 이에 따라, 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.

연결부(190)는 제1 공급패턴(192)과, 그 제1 공급패턴(192)과 적어도 한 층의 절연막(150)을 관통하는 공급 콘택홀(194)을 통해 접속되는 제2 공급패턴(196)과, 제2 공급패턴(196)과 공통전극(182)을 연결하기 위한 도전성 스페이서(184)를 구비한다.

제1 공급패턴(192)은 기판(101)의 최외곽에 위치하는 마지막번째 게이트 링크(102)의 경사진 영역과 인접되게 기판(101)의 일측에 형성된다. 이 제1 공급패턴(192)은 전원 공급부(도시하지 않음)와 접속된 공급패드(188)로부터 신장되어 형성된다.

제2 공급패턴(196)은 실링재(186)를 따라 실링재(186)와 중첩되게 형성되며 공급 콘택홀(194)을 통해 제1 공급패턴(192)과 접속된다. 또한, 제2 공급패턴(196)은 게이트 링크(102)와 적어도 한층의 절연막을 사이에 두고 중첩되게 형성된다. 여기서, 공급 콘택홀(194)은 실링재(186)와 중첩되는 영역에 형성된다.

이러한 제2 공급패턴(196)은 반사모드와 투과모드로 동작하는 반투과형 액정 표시장치인 경우 도 8에 도시된 반사전극(130)과 동일 물질로 동일 평면 상에 형성된다. 이 경우, 제2 공급패턴(196)은 게이트 절연막(112), 제1 보호막(118) 및 유기막(128)을 사이에 두고 제1 공급패턴(192)과 중첩되게 형성된다. 공급 콘택홀(194)은 게이트절연막(112), 보호막(118) 및 유기막(128)을 관통하여 제1 공급패턴(192)을 노출시킨다. 한편, 반투과형 액정 표시장치는 외부광이 충분하면 반사모드, 즉 자연광과 같은 외부광을 반사전극이 형성된 반사영역에서 반사시켜 화상을 표시하고, 불충분하면 투과모드, 즉 백라이트 유닛으로부터 입사된 광을 이용하여 반사전극이 형성되지 않은 투과영역에서 화상을 표시한다.

제2 공급패턴(196)은 백라이트 유닛으로부터 입사된 광을 이용하여 화상을 표시하는 투과형 액정 표시장치인 경우, 도 8에 도시된 화소전극(122)과 동일 물질로 동일 평면 상에 형성된다. 또한, 제2 공급패턴(196)은 게이트 절연막(112), 보 호막(118)을 사이에 두고 제1 공급패턴(192)과 중첩되게 형성된다. 공급 콘택홀(194)은 게이트절연막(112) 및 보호막(118)을 관통하여 제1 공급패턴(192)을 노출시킨다.

도전성 스페이서(184)는 도전성 글래스 파이버 및 도전성 볼 중 적어도 어느 하나가 이용된다. 이 도전성 스페이서(184)는 실링재(186)와 혼합되어 기판 상에 도포되거나 도전성 스페이서(184)가 형성된 기판 상에 실링재(186)가 도포된다.

이와 같이, 본 발명의 제2 실시 예에 따른 액정 표시장치는 실링재 영역과 중첩됨과 아울러 게이트 링크와 중첩되도록 연결부가 형성된다. 이 경우, 실링재에 포함된 도전성 스페이서를 이용하여 공통전극과 연결부가 접속되므로 별도의 은 도팅 공정이 불필요하여 공정이 단순화된다. 또한, 연결부에 포함된 공급패턴이 게이트링크와 중첩되게 형성되므로 공급 패턴의 폭 만큼 액정 마진 영역을 감소시킬 수 있어 액정 표시장치를 소형화할 수 있다.

한편, 도 8에 도시된 반투과형 액정 표시장치의 박막트랜지스터 어레이 기판은 화소 영역을 정의하는 게이트 라인 및 데이터 라인, 그 게이트 라인 및 데이터라인과 접속된 박막트랜지스터와, 화소영역에 형성되어 박막트랜지스터와 접속된 화소 전극(122)과, 화소영역의 반사영역에 형성된 반사전극(130)을 구비한다.

박막트랜지스터는 게이트라인으로부터의 게이트신호에 응답하여 데이터라인으로부터의 데이터신호를 선택적으로 화소 전극(122)에 공급한다. 이를 위해, 박막트랜지스터는 게이트 라인과 접속된 게이트 전극(106), 데이터 라인과 접속된 소스 전극(108), 화소 전극(122)과 접속된 드레인 전극(110), 게이트 전극(106)과 게 이트 절연막(112)을 사이에 두고 중첩되면서 소스 전극(108)과 드레인 전극(110) 사이에 채널을 형성하는 활성층(114), 활성층(114)과 소스 전극(108) 및 드레인 전극(110)과의 오믹 접촉을 위한 오믹 접촉층(116)을 구비한다.

화소 전극(122)은 데이터라인(104)과 게이트라인(102)의 교차로 마련된 화소영역에 형성되며, 드레인 전극(110)과 접속된다. 화소 전극(122)은 박막트랜지스터를 통해 공급된 데이터 신호에 의해 공통전극(도시하지 않음)과 전위차를 발생시킨다. 이 전위차에 의해 액정이 회전하게 되며 반사영역과 투과영역 각각의 액정의 회전 정도에 따라서 광투과량이 결정된다.

반사전극(130)은 칼라 필터 기판(도시하지 않음)을 통해 입사되는 외부광을 칼라필터 기판 쪽으로 반사시킨다. 이 반사전극(130)은 그 하부에 엠보싱 표면을 갖도록 형성된 유기막(128)을 따라 엠보싱 형상을 갖게 됨으로써 산란효과로 반사효율이 증대된다. 이러한 반사전극(130)이 형성된 영역은 각 화소영역 중 반사영역이 되며, 반사전극(130)이 형성되지 않은 영역은 각 화소영역 중 투과영역이 된다.

이 반사영역과 투과영역에서 액정층을 경유하는 광 경로의 길이가 동일하도록 투과영역에 유기막(128)을 관통하는 투과홀(132)이 형성된다. 이 결과, 반사영역으로 입사된 반사광은 액정층을 경유하여 반사전극(130)에서 반사되어 액정층을 경유하여 외부로 방출된다. 그리고, 투과영역으로 입사된 백라이트 유닛(도시하지 않음)의 투과광은 액정층을 투과하여 외부로 방출된다. 이에 따라서, 반사영역과 투과영역에서의 광 경로의 길이가 동일하므로 액정표시장치의 반사모드와 투과모드 의 투과효율이 같아진다.

도 9a 내지 도 9f는 본 발명에 따른 반투과형 박막트랜지스터 어레이 기판의 제조방법을 나타내는 단면도이다.

도 9a를 참조하면, 하부기판(101) 상에 게이트 링크(102), 게이트전극(106), 제1 공급패턴(192)을 포함하는 제1 도전패턴군이 형성된다.

하부기판(101) 상에 스퍼터링 등의 증착방법을 통해 게이트금속층이 형성된다. 이 게이트금속층이 포토리소그래피공정과 식각공정으로 패터닝됨으로써 게이트 링크(102), 게이트전극(106) 및 제1 공급패턴(192)을 포함하는 제1 도전패턴군이 형성된다. 게이트금속층으로는 Al, Mo, Cr, Cu, Al합금, Mo합금, Cr합금, Cu합금 등의 금속이 단일층 또는 다중층 구조가 이용된다.

도 9b를 참조하면, 제1 도전패턴군이 형성된 하부기판(101) 상에 게이트절연막(112)이 형성되고, 그 위에 활성층 및 오믹접촉층을 포함하는 반도체패턴과; 데이터라인(104), 소스전극(108), 및 드레인전극(110)을 포함하는 제2 도전패턴군이 형성된다.

제1 도전패턴군이 형성된 하부 기판(101) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막(112), 비정질 실리콘층, 불순물이 도핑된 비정질 실리콘층, 그리고 소스/드레인 금속층이 순차적으로 형성된다. 게이트 절연막(112)으로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등과 같은 무기 절연 물질이, 소스/드레인 금속층으로는 Al, Mo, Cr, Cu, Al합금, Mo합금, Cr합금, Cu합금 등의 금속 단일층 또는 이중층 구조가 이용된다.

그리고, 소스/드레인 금속층 위에 채널부가 다른 소스/드레인패턴부보다 낮은 높이를 가지는 포토레지스트패턴이 형성된다. 이 포토레지스트 패턴을 이용한 습식 식각 공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(104), 소스 전극(108), 그 소스 전극(108)과 일체화된 드레인 전극(110)을 포함하는 제2 도전패턴군이 형성된다.

그 다음, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 불순물이 도핑된 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹 접촉층(116)과 활성층(114)이 형성된다.

그리고, 애싱(Ashing) 공정으로 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 제거된 후 건식 식각 공정으로 채널부의 소스/드레인 패턴 및 오믹 접촉층(116)이 식각된다. 이에 따라, 채널부의 활성층(114)이 노출되고 소스 전극(108)과 드레인 전극(110)은 분리된다.

이어서, 스트립 공정으로 제2 도전패턴군 위에 남아 있는 포토레지스트 패턴이 제거된다.

도 9c를 참조하면, 제2 도전 패턴군이 형성된 기판(101) 상에 제1 보호막(118)이 형성되고, 그 위에 오픈홀(134)과 투과홀(132)을 가지며 엠보싱 형상의 표면을 갖는 유기막(128)이 형성된다.

제2 도전 패턴군이 형성된 게이트 절연막(112) 상에 제1 보호막(118)과 유기막(128)이 순차적으로 형성된다. 제1 보호막(118)은 게이트 절연막(112)과 같은 무기 절연 물질 등으로 형성되며, 유기막(128)은 아크릴 등과 같은 유기 절연 물질 등으로 형성된다.

그런 다음, 유기막(128)이 포토리소그래피공정으로 패터닝됨으로써 오픈홀(134)과 투과홀(132)이 형성된다. 이 때, 유기막(128)을 형성하기 위한 마스크는 투과홀과 대응하는 투과부를 제외한 나머지 부분이 차단부와 회절 노광부가 반복되는 구조를 가진다. 이에 따라, 유기막(128)은 단차를 가지는 차단영역(돌출부) 및 회절 노광 영역(홈부)이 반복되는 구조로 패터닝된다. 이어서, 돌출부 및 홈부가 반복된 유기막(128)을 소성함으로써 유기막(128)의 표면이 엠보싱 형상을 갖게 된다. 특히, 유기막(128)은 화소영역과 실링재와 접촉하는 영역이 엠보싱 형상을 갖도록 형성된다.

한편, 오픈홀(134)과 투과홀(132)은 공급 콘택홀(194)과 마찬가지로 게이트 절연막(112), 제1 보호막(118) 및 유기막(128)을 관통하도록 형성될 수도 있다.

도 9d를 참조하면, 엠보싱 형상을 갖는 유기막(128) 상에 반사전극(130) 및 제2 공급패턴(196)을 포함하는 제3 도전 패턴군이 형성된다.

유기막(128) 상에 반사금속층이 엠보싱 형상을 유지하며 적층된다. 반사금속층은 Al, AlNd 등과 같은 반사율이 높은 금속으로 형성된다. 이어서, 반사금속층이 포토리소그래피 공정과 식각공정으로 패터닝됨으로써 반사전극(130) 및 제2 공급패턴(196)을 포함하는 제3 도전 패턴군이 형성된다.

도 9e를 참조하면, 제3 도전 패턴군이 형성된 유기막(128) 상에 콘택홀(120)을 가지는 제2 보호막(136)이 형성된다. 상기 제2 보호막(136)은 형성되지 않을 수도 있다.

제3 도전 패턴군이 형성된 유기막(128) 상에 제2 보호막이 형성된다. 제2 보호막(136)은 제1 보호막(118)과 같은 무기 절연물질로 형성된다. 그런 다음, 제2 보호막(136)이 포토리소그래피공정과 식각공정으로 패터닝됨으로써 콘택홀(120)이 형성된다. 콘택홀(120)은 박막트랜지스터의 드레인전극(110)을 노출시킨다.

도 9f를 참조하면, 제2 보호막(136) 상에 화소전극(122)을 포함하는 제4 도전패턴군이 형성된다.

제2 보호막(136) 상에 투명도전층이 전면 형성된다. 투명 도전층으로는 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 틴 옥사이드(Tin Oxide : TO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : ITZO) 등이 이용된다. 그리고, 투명 도전층이 포토리소그래피공정과 식각공정으로 패터닝됨으로써 화소 전극(122)을 포함하는 제4 도전 패턴군이 형성된다.

도 10은 본 발명의 제3 실시예에 따른 액정표시장치를 나타내는 도면이다.

도 10에 도시된 액정표시장치는 박막 트랜지스터 어레이가 형성된 박막트랜지스터 기판(270)과, 컬러필터 어레이가 형성된 컬러 필터 기판(180)과, 박막 트랜지스터 기판(270)과 컬러 필터 기판(180)을 접합하기 위한 도전성 실링재(186)를 구비한다.

박막 트랜지스터 어레이 기판(270)은 서로 교차되게 형성되어 화소셀을 정의하는 게이트 라인(220) 및 데이터 라인(230)과, 그들의 교차부마다 형성된 박막트랜지스터와, 박막트랜지스터와 접속된 화소전극과, 그들 위에 액정배향을 위해 도포된 하부 배향막을 포함한다. 또한 게이트 라인(220)은 게이트 라인(220)들을 구 동시키기 위한 게이트 집적회로(Drive Integrated Circuit : D-IC )(223)와 전기적으로 연결된다. 게이트 라인(220) 및 게이트 집적회로(223) 사이는 게이트 라인(220)에서 신장되어 형성된 게이트 링크(221)에 의해 연결된다. 그리고 데이터 라인(230)은 데이터 라인(230)들을 구동시키기 위한 데이터 집적회로(Drive Integrated Circuit : D-IC )(233)와 전기적으로 연결된다. 데이터 라인(230) 및 데이터 집적회로(233) 사이는 데이터 라인(230)에서 신장되어 형성된 데이터 링크(231)에 의해 연결한다.

후술할 도 11b 또는 도 12b를 결부하여 참조하면, 컬러 필터 어레이 기판(180)에는 빛샘 방지를 위한 블랙 매트릭스와, 컬러 구현을 위한 컬러 필터, 화소전극과 수직전계를 이루는 공통전극(182)과, 그들위에 액정 배향을 위해 도포된 상부 배향막을 포함하는 컬러필터 어레이가 형성된다.

공통전극(182)에 공통전압을 인가하기 위해서 도전성 실링재(186)를 통해 공통전극(182)과 접속되는 연결부(291, 292, 291A, 292A)가 하부 기판상에 형성된다. 이와 같은 연결부(291, 292, 290A, 290B)는 도 10에 도시된 바와 서로 이웃하는 게이트 집적회로(223) 및 데이터 집적회로(233)들 사이 중 적어도 어느 한 영역에 형성될 수 있다.

한편, 박막트랜지스터 어레이 기판(270)은 다수의 화소셀들이 위치하는 어레이 영역 및 상기 어레이 영역을 둘러싸는 비어레이 영역으로 구분된다. 이러한 박막트랜지스터 어레이 기판(270)에 형성되는 연결부(291, 292, 291A, 292A)는 상기 어레이 영역을 사이에 두고 상기 데이터 집적회로(233) 또는 게이트 집적회로(223) 와 반대방향에서의 비어레이 영역까지 신장되어 형성될 수 있다.

또한 연결부(291, 292, 291A, 292A)는 게이트 집적회로(223)에 연결된 제1 연결부(291) 및 데이터 집적회로(233)에 연결된 제2 연결부(292)로 나뉘어 형성될 수 있다. 그리고 제1 연결부(291)는 상기 어레이 영역을 사이에 두고 맞은편에 위치하는 연결부(291A)와 동일한 구성요소로 형성될 수 있으며, 제2 연결부(292)는 상기 어레이 영역을 사이에 두고 맞은편에 위치하는 연결부(292A)와 동일한 구성요소로 형성될 수 있다. 연결부(291, 292, 291A, 292A)의 구성요소에 대한 설명은 도 11a 내지 도 12b에서 후술하기로 한다.

상술한 연결부(291, 292, 291A, 292A)는 공통 전압을 인가하는 전원 공급부(260)에 접속된 신호라인(261)과 전기적으로 연결된 게이트 집적회로(223) 및 데이터 집적회로(233)와 전기적으로 연결됨으로써 공통 전압을 공급받는다.

본 발명은 데이터 집적회로(233) 또는 게이트 집적회로(223)로부터 신장되어 형성된 연결부(291A, 292A)를 구비함으로써 공통전극(182)과 전기적으로 연결되는 포인트를 증가시킬 수 있다.

그리고 또한, 제1 및 제2 연결부(291, 292)는 하나의 게이트 집적회로(223) 및 하나의 데이터 집적회로(233)에 접속된 다수의 게이트 링크(221) 및 다수의 데이터 링크(231)의 외곽에 배치될 수 있다. 하나의 집적회로(223, 233)의 외곽에 접속된 링크(221, 231) 및 그와 이웃하는 집적회로(223, 233)의 외곽에 접속된 링크(221, 231) 사이의 공간은 하나하나의 링크(221, 231)들 사이의 공간보다 넓다. 공간이 넓은 영역에서 연결부(291, 292) 형성공정을 진행하면 다수의 라인간에 쇼 팅되는 현상을 방지할 수 있어 공정의 안정성을 향상시킬 수 있게 된다.

이와 같이 연결부(291, 292, 291A, 292A)는 다양한 방법으로 서로 이웃하는 게이트 집적회로(223) 및 데이터 집적회로(233) 사이에 형성되어, 전원 공급부(260)를 통해 공급된 공통전압을 신호라인(261), 게이트 집적회로(223) 및 데이터 집적회로(233)를 경유하여 공급받는다. 연결부(291, 292, 291A, 292A)에 공급된 공통전압은 도전성 실링재(186)와 중첩된 공통전극(182)에 전달된다.

도 11a 및 도 11b는 도 10에서 게이트 집적회로(223)와 연결된 제1 연결부(291)의 일부를 도시한 B영역을 확대한 도면이다.

제1 연결부(291)는 도 11a 및 도 11b에 도시된 바와 같이 실링재(186)를 따라서 실링재(186)와 중첩되는 영역에 형성되는 제1 공통라인(290A)과, 게이트 절연막(250) 및 보호막(253)을 관통하여 상기 제1 공통라인(290A)을 노출시키는 제1 공급 콘택홀(294A)과, 제1 공급 콘택홀(294A)을 통해 제1 공통라인(290A)과 접속된 제1 도전패턴(296A)과, 제1 도전패턴(296A)과 공통전극(182)을 연결하기 위한 도전성 스페이서(184)를 구비한다.

제1 공통라인(290A)은 게이트 라인과 접속된 게이트 링크(221)와 동일 금속으로 동일 평면상에 형성되므로 게이트 링크(221)와 소정 간격으로 이격되어 형성된다. 이 제1 공통라인(290A)의 일측은 게이트 집적회로(223)와 접속되고, 제1 공통라인(290A)의 타측은 제1 공통라인(290A)의 일측과 접속된 게이트 집적회로(223)에 이웃한 게이트 집적회로(223)에 접속된다.

제1 도전패턴(296A)은 화소전극과 동일 물질로 동시에 형성된다. 이 제1 도 전패턴(296A)은 라인 형태로 형성되는 제1 공통라인(290A)을 따라 라인 형태로 형성되거나, 제1 공통라인(290A)과 부분적으로 중첩되도록 도트 형태로 형성된다.

또한, 제1 도전패턴(296A)은 게이트 링크(221)와 비 중첩된 영역에 형성된다. 제1 도전패턴(296A)을 게이트 링크(221)와 비 중첩된 영역에 형성하는 이유는 제조 공정 진행중에 제1 도전패턴(296A)이 게이트 링크(221)와 쇼트되는 현상을 미연에 방지하기 위함이다.

제1 공급 콘택홀(294A)은 적어도 하나 이상 형성되며, 게이트 절연막(250) 및 보호막(253)을 관통하여 제1 공통라인(290A)을 노출시킨다. 제1 공급 콘택홀(294A) 통해 노출된 제1 공통라인(290A)은 제1 도전패턴(296A)과 접촉된다.

도 10에서 상술한 제1 연결부(291)와 어레이 영역을 사이에 두고 맞은편에 위치하는 연결부 (291A)는 제1 연결부(291)와 동일한 구성요소(제1 공통라인, 제1 도전층, 제1 공급 콘택홀)로 형성될 수 있다. 또한, 상기 연결부(291A)가 도전성 실링재(186)와 전기적으로 접촉되는 부분은 상기 제1 연결부(291)가 도전성 실링재(186)와 전기적으로 접촉되는 부분과 서로 대칭을 이루도록 형성될 수 있다.

도 12a 및 도 12b는 도 10에서 데이터 집적회로(233)와 연결된 제2 연결부(292)의 일부를 도시한 C영역을 확대한 도면이다.

제2 연결부(292)는 도 12a 및 도 12b에 도시된 바와 같이 실링재(186)를 따라서 실링재(186)와 중첩되는 영역에 형성되는 제2 공통라인(290B)과, 보호막(253)을 관통하여 상기 제2 공통라인(290B)을 노출시키는 제2 공급 콘택홀(294B)과, 제2 공급 콘택홀(294B)을 통해 제2 공통라인(290B)과 접속된 제2 도전패턴(296B)과, 제 2 도전패턴(296B)과 공통전극(182)을 연결하기 위한 도전성 스페이서(184)를 구비한다.

제2 공통라인(290B)은 데이터 라인과 접속된 데이터 링크(231)와 동일 금속으로 동일 평면상에 형성되므로 데이터 링크(231)와 소정 간격으로 이격되어 형성된다. 이 제2 공통라인(290B)의 일측은 데이터 집적회로(233)와 접속되고, 제2 공통라인(290B)의 타측은 제2 공통라인(290B)의 일측과 접속된 데이터 집적회로(233)에 이웃한 데이터 집적회로(233)에 접속된다.

제2 공통라인(290B) 및 데이터 라인과 접속된 데이터 링크(231)는 활성층(255) 및 오믹 접촉층(257)을 포함하는 반도체 패턴과 그 반도체 패턴 상부의 데이터 금속패턴(230)으로 형성된다.

제2 도전패턴(296B)은 화소전극과 동일 물질로 동시에 형성된다. 이 제2 도전패턴(296B)은 라인 형태로 형성되는 제2 공통라인(290B)을 따라 라인 형태로 형성되거나, 제2 공통라인(290B)과 부분적으로 중첩되도록 도트 형태로 형성된다.

또한, 제2 도전패턴(296B)은 데이터 링크(231)와 비 중첩된 영역에 형성된다. 제2 도전패턴(296B)을 데이터 링크(231)와 비 중첩된 영역에 형성하는 이유는 제조 공정 진행중에 제2 도전패턴(296B)이 데이터 링크(231)와 쇼트되는 현상을 미연에 방지하기 위함이다.

제2 공급 콘택홀(294B)은 적어도 하나 이상 형성되며, 보호막(253), 데이터 금속패턴(230) 및 오믹 접촉층(257)을 관통하여 제2 공통라인(290B)의 일부를 노출시킨다. 제2 공급 콘택홀(294B)은 보호막(253)을 관통하여 제2 공통라인(290B)의 데이터 금속패턴(230)의 상부를 노출시켜 형성될 수 있다.

제2 공급 콘택홀(294B) 통해 노출된 제2 공통라인(290B)은 제2 도전패턴(296B)과 접촉된다.

도 10에서 상술한 제2 연결부(292)와 어레이 영역을 사이에 두고 맞은편에 위치하는 연결부 (292A)는 제2 연결부(292)와 동일한 구성요소(제2 공통라인, 제2 도전층, 제2 공급 콘택홀)로 형성될 수 있다. 또한, 상기 연결부(292A)가 도전성 실링재(186)와 전기적으로 접촉되는 부분은 상기 제2 연결부(292)가 도전성 실링재(186)와 전기적으로 접촉되는 부분과 서로 대칭을 이루도록 형성될 수 있다.

도 11a 내지 도 12b에서 도전성 스페이서(184)는 도전성 글래스 파이버 및 도전성 볼 중 적어도 어느 하나가 이용된다.

도전성 스페이서(184)는 실링재(186)와 혼합되어 기판 상에 도포되거나 도전성 스페이서(184)가 형성된 기판상에 실링재(186)가 도포된다.

이와 같이 본 발명의 제3 실시예에 따른 액정표시장치는 상부 기판상에 형성된 공통전극과 하부기판상에 형성된 연결부를 도전성 스페이서를 포함하는 실링재를 이용하여 접속시킨다. 이 경우, 별도의 은 도팅 공정이 불필요하여 공정이 단순화된다. 또한 본 발명의 제3 실시예에 따른 액정표시장치는 박막트랜지스터 기판에 형성되는 패턴의 변경으로 컬러필터 기판에 공통전압을 공급하는 포인트가 증가하여, 공통전압을 컬러필터 기판에 은 도트를 통해 공급할 때 보다 안정적으로 공급할 수 있다. 공통전압이 컬러필터 기판에 안정적으로 공급됨에 따라 본 발명의 제3 실시예에 따른 액정표시장치은 그리니쉬(Greenish), 잔상등의 불량을 개선 할 수 있게 된다.

도 13a 내지 도 13d는 본 발명의 제3 실시예에 따른 액정표시장치의 박막 트랜지스터 어레이 기판의 제조방법을 나타내는 도면이다.

도 13a를 참조하면, 하부 기판(201) 상에 게이트 링크(221) 및 제1 공통 라인(290A)을 포함하는 제1 도전 패턴군이 형성된다.

제1 도전 패턴군이 형성되는 과정을 상세히 설명하면, 하부 기판(201) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 형성된다. 게이트 금속층이 포토리쏘그래피 공정과 식각 공정으로 패터닝됨으로써 게이트 링크(221) 및 제1 공통 라인(290A)을 포함하는 제1 도전 패턴군이 형성된다. 여기서, 게이트 금속층으로는 Al, Mo, Cr, Cu, Al합금, Mo합금, Cr합금, Cu합금 등의 금속이 단일층 또는 다중층 구조로 이용된다.

도 13b를 참조하면, 제1 도전 패턴군이 형성된 하부 기판(201) 상에 게이트 절연막(250)이 형성되고, 게이트 절연막(250) 위에 활성층(255) 및 오믹 접촉층(257)을 포함하는 반도체 패턴 및 데이터 금속패턴(230)을 포함하는 데이터 링크(231)와 제2 공통 라인(290B)을 포함하는 제2 도전 패턴군이 형성된다.

제2 도전 패턴군이 형성되는 단계를 상세히 설명하면, 제1 도전 패턴군이 형성된 하부 기판(201) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막(250), 비정질 실리콘층, n+ 비정질 실리콘층, 데이터 금속층이 순차적으로 형성된다. 여기서, 게이트 절연막(250)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. 데이터 금속층으로는 Al, Mo, Cr, Cu, Al 합금, Mo합금, Cr합금, Cu합금 등의 금속 단일층 또는 이중층 구조가 이용된다.

이어서, 데이터 금속층 위에 제2 공급 콘택홀부가 형성될 부분에는 다른 금속층 패턴부보다 낮은 높이를 가지는 포토레지스트 패턴이 형성된다. 이 포토레지스트 패턴을 이용한 습식 식각 공정으로 데이터 금속층이 패터닝됨으로써 데이터 링크(231)와 제2 공통 라인(290B)을 포함하는 제2 도전 패턴군이 형성된다.

그리고, 애싱(Ashing) 공정으로 제2 공급 콘택홀부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 제거된 후 건식 식각 공정으로 제2 공급 콘택홀부의 데이터 금속패턴(230) 및 오믹 접촉층(257)이 식각된다. 이에 따라, 데이터 공급 콘택홀부의 활성층(255)의 상부면과 오믹 접촉층(257) 및 금속층(230)의 측면이 노출되어 1차적인 제2 공급 콘택홀(294B')이 형성된다.

이어서, 스트립 공정으로 제2 도전 패턴군 위에 남아 있던 포토레지스트 패턴이 제거된다.

도 13c를 참조하면, 제2 도전 패턴군이 형성된 게이트 절연막(250) 상에 보호막(253)이 형성되고, 그 위에 제1 공급 콘택홀(294A) 및 제2 공급 콘택홀(294B)이 형성된다.

도 13c의 과정을 상세히 하면, 제2 도전 패턴군이 형성된 게이트 절연막(250) 상에 PECVD 등의 증착 방법으로 보호막(253)이 전면 형성된다. 이어서, 보호막(253)이 포토리쏘그래피 공정과 식각 공정으로 패터닝됨으로써 제1 공급 콘택홀(294A) 및 제2 공급 콘택홀(294B)이 형성된다. 제1 공급 콘택홀(294A)은 보호막(253) 및 절연막(250)을 관통하여 제1 공통 라인(290A)을 노출시키고, 제2 공급 콘 택홀(294B)은 보호막(253)을 관통하여 활성층(255)의 상부면과 오믹 접촉층(257) 및 금속층(230)의 측면을 노출시킨다.

보호막(253)의 재료로는 게이트 절연막(250)과 같은 무기 절연 물질이나 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용된다.

도 13b 및 도 13c에서 제2 공급 콘택홀(294B)은 금속층(230)의 상부면만 노출되도록 형성될 수 있다.

도 13d를 참조하면, 보호막(253) 상에 제1 도전패턴(296A) 및 제2 도전패턴(296B)이 형성됨에 따라 제1 연결부(291) 및 제2 연결부(292)가 형성된다.

제1 도전패턴(296A) 및 제2 도전패턴(296B)이 형성되는 단계를 상세히 하면, 보호막(253) 상에 스퍼터링 등의 증착 방법으로 투명 도전 금속층이 도포된다. 이어서 포토리쏘그래피 공정과 식각 공정을 통해 투명 도전 금속층이 패텅님됨으로써 제1 도전패턴(296A) 및 제2 도전패턴(296B)이 형성된다.

여기서, 투명 도전 금속층의 재료로는 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 틴 옥사이드(Tin Oxide : TO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : IZO) 및 인듐 징크 옥사이드(Indium Zinc Oxide : IZO) 중 어느 하나가 이용된다.

제1 도전패턴(296A)은 제1 공급 콘택홀(294A)을 통해 제1 공통 라인(290A)과 접속되고, 제2 도전패턴(296B)은 제2 공급 콘택홀(294B)을 통해 제2 공통 라인(290B)과 접속된다.

상술한 도 11a 내지 도 13d에서는 박막 트랜지스터 어레이 기판이 각각 다른 구조로 이루어진 제1 연결부(291) 및 제2 연결부(292)를 포함하고 있는 내용만 도시하였으나, 본 발명에 따른 박막 트랜지스터 어레이 기판은 제1 연결부(291) 및 제2 연결부(292) 중 어느 하나로 형성될 수 있다.

본 발명에 따른 박막 트랜지스터 어레이 기판이 제1 연결부(291) 및 제2 연결부(292)를 모두 포함하여 형성될 때, 제1 연결부(291) 및 제2 연결부(292) 사이는 제1 도전패턴 및 제2 도전패턴(296A, 296B)이 연결되도록 형성하여 접속시킨다.

도 14는 도 11b 및 도 12b에 도시된 도전성 스페이서(184)에 포함된 도전성볼의 제조단계를 보여주는 도면이다.

도 14를 참조하면, 도전성 볼은 도전성을 가짐과 아울러 높이를 유지할 수 있도록 세라믹 재질의 볼 스페이서의 외측에 은(Ag), 금(Au)등의 도전성 물질이 코팅되어 형성된다. 상기의 볼 스페이서의 재료로는 세라믹 외에도 실리카(Silica), 플라스틱이 사용될 수 있다. 본 발명의 도전성 볼은 이방성 도전 필름(Anisotropic Conductive Film ; ACF)에 포함된 도전성 볼과 달리 소정 압력에도 높이를 유지할 수 있다.

상술한 바와 같이, 본 발명에 따른 액정 표시장치 및 그 제조방법은 공통전극에 전압을 공급하는 데 필요로 하는 공급패턴을 실링재와 중첩되게 형성함과 아울러 게이트링크와 중첩되게 형성된다. 이러한 공급패턴에 의해 도트 형태의 공급 패턴에 비해 저항이 감소되어 소비전력이 낮아짐과 아울러 라인 저항에 의한 공통전압 변화를 방지할 수 있어 화질이 개선된다. 또한, 본 발명에 따른 액정 표시장치 및 그 제조방법은 실링재와 중첩되게 공급패턴이 형성됨으로써 공급패턴의 폭 만큼 액정 마진 영역이 감소되므로 액정 표시장치를 소형화할 수 있다. 뿐만 아니라, 본 발명에 따른 액정 표시장치 및 그 제조방법은 실링재에 포함된 도전성 스페이서를 이용하여 공통전극과 연결부가 접속되므로 별도의 은 도팅 공정이 불필요하여 공정이 단순화된다.

또한 본 발명에 따른 액정 표시장치 및 그 제조방법은 박막트랜지스터 기판에 형성되는 패턴의 변경으로 컬러필터 기판에 공통전압을 공급하는 포인트가 증가하여, 공통전압을 컬러필터 기판에 은 도트를 통해 공급할 때 보다 안정적으로 공급할 수 있다. 이와 같이 공통전압이 컬러필터 기판에 안정적으로 공급됨에 따라 본 발명에 따른 액정표시장치는 그리니쉬(Greenish), 잔상등의 불량을 개선할 수 있게 된다.

그리고 또한, 본 발명에 따른 액정 표시장치 및 그 제조방법은 공통전압을 공급해주는 도전 패턴을 게이트 링크 및 데이터 링크와 중첩되지 않도록 형성함에 따라 게이트 링크 및 데이터 링크와 도전 패턴이 쇼트되는 현상을 미연에 방지할 수 있게 된다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니 라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims

공통 전극이 형성된 상부 기판과;

상기 상부 기판과 대향되는 하부 기판과;

상기 하부 기판에 위치하는 게이트 라인에 게이트 신호를 공급하기 위한 다수의 게이트 집적회로와;

상기 하부 기판에 위치하는 데이터 라인에 데이터 신호를 공급하기 위한 다수의 데이터 집적회로와;

상기 게이트 집적회로 및 데이터 집적회로를 경유하며 액정구동시 상기 공통전극에 공통전압을 공급하는 공통라인과;

상기 이웃하는 게이트 집적회로들 사이 및 상기 이웃하는 데이터 집적회로 들 사이 중 적어도 어느 한 영역에서의 공통라인과 상기 공통전극을 전기적으로 연결시키는 도전성 실링재를 구비하는 것을 특징으로 하는 액정표시장치.
제 1 항에 있어서,

상기 하부 기판은

다수의 화소셀들이 위치하는 어레이 영역 및 상기 어레이 영역을 둘러싸는 비어레이 영역으로 구분되고,

상기 공통라인은 상기 어레이 영역을 사이에 두고 상기 데이터 집적회로들과 반대방향에서의 비어레이 영역까지 신장되며, 상기 데이터 집적회로와 반대방향에서의 비어레이 영역에서 상기 도전성 실링재와 전기적으로 연결되는 것을 특징으로 하는 액정표시장치.
제 2 항에 있어서,

상기 어레이 영역을 사이에 두고 상기 데이터 집적회로들 반대방향에 형성된 공통라인이 상기 도전성 실링재와 전기적으로 연결되는 부분은

상기 이웃하는 데이터 집적회로들 사이에서의 공통라인이 상기 도전성 실링재와 전기적으로 연결되는 부분과 서로 대칭되는 것을 특징으로 하는 액정 표시장치.
제 1 항에 있어서,

상기 하부 기판은

다수의 화소셀들이 위치하는 어레이 영역 및 상기 어레이 영역을 둘러싸는 비어레이 영역으로 구분되고,

상기 공통라인은 상기 어레이 영역을 사이에 두고 상기 게이트 집적회로들과 반대방향에서의 비어레이 영역까지 신장되며, 상기 게이트 집적회로와 반대방향에서의 비어레이 영역에서 상기 도전성 실링재와 전기적으로 연결되는 것을 특징으로 하는 액정표시장치.
제 4 항에 있어서,

상기 어레이 영역을 사이에 두고 상기 게이트 집적회로들 반대방향에 형성된 공통라인이 상기 도전성 실링재와 전기적으로 연결되는 부분은

상기 이웃하는 게이트 집적회로들 사이에서의 공통라인이 상기 도전성 실링재와 전기적으로 연결되는 부분과 서로 대칭되는 것을 특징으로 하는 액정 표시장치.
제 1 항, 제 2 항, 제 3 항, 제 4 항 , 제 5 항 중 어느 한 항에 있어서,

상기 도전성 실링재는 도전성 글래스 파이버 및 도전성 볼 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 액정 표시장치.
제 6 항에 있어서,

상기 도전성 볼은 세라믹, 실리카, 플라스틱 중 적어도 어느 하나로 이루어진 볼 스페이서를 포함하는 것을 특징으로 하는 액정 표시장치.
제 1 항, 제 2 항, 제 3 항, 제 4 항, 제 5 항 중 어느 한 항에 있어서,

상기 공통 라인은

상기 게이트 집적회로들을 경유하는 제1 공통라인과;

상기 데이터 집적회로들을 경유하는 제2 공통라인을 포함하는 것을 특징으로 하는 액정표시장치.
제 8 항에 있어서,

상기 게이트 라인에서 신장되어 상기 게이트 집적회로와 접속되는 게이트 링크와;

상기 데이터 라인에서 신장되어 상기 데이터 집적회로와 접속되는 데이터 링크를 더 구비하는 것을 특징으로 하는 액정표시장치.
제 9 항에 있어서,

상기 공통 라인은

상기 하나의 게이트 집적회로에 공통으로 접속되는 상기 다수의 게이트 링크들의 외곽에 위치하는 것을 특징으로 하는 액정표시장치.
제 9 항에 있어서,

상기 공통 라인은

상기 하나의 데이터 집적회로에 공통으로 접속되는 상기 다수의 데이터 링크들의 외곽에 위치하는 것을 특징으로 하는 액정표시장치.
제 9 항에 있어서,

상기 제1 공통라인 및 상기 제2 공통라인은 상기 게이트 링크와 동일물질로 동시에 형성되는 것을 특징으로 하는 액정표시장치.
제 12 항에 있어서,

상기 제1 및 제2 공통 라인를 덮도록 형성된 게이트 절연막과;

상기 게이트 절연막 상에 형성된 보호막과;

상기 게이트 절연막과 보호막을 관통하여 상기 제1 공통라인을 노출시키는 제1 공급 콘택홀과;

상기 게이트 절연막과 보호막을 관통하여 상기 제2 공통라인을 노출시키는 제2 공급 콘택홀과;

상기 제1 공급 콘택홀을 통해 상기 제1 공통라인과 접촉됨과 아울러 상기 도전성 실링재와 접촉되는 제1 도전패턴과;

상기 제2 공급 콘택홀을 통해 상기 제2 공통라인과 접촉됨과 아울러 상기 도전성 실링재와 접촉되는 제2 도전패턴을 더 구비하는 것을 특징으로 하는 액정 표시장치.
제 13 항에 있어서,

상기 제1 및 제2 도전 패턴은

상기 게이트 링크와 비중첩영역에 형성되는 것을 특징으로 하는 액정 표시장치.
제 9 항에 있어서,

상기 제1 공통라인 및 상기 제2 공통라인은 상기 데이터 링크와 동일물질로 동시에 형성되는 것을 특징으로 하는 액정표시장치.
제 15 항에 있어서,

상기 제1 및 제2 공통 라인를 덮도록 형성된 보호막과;

상기 보호막을 관통하여 상기 제1 공통라인을 노출시키는 제1 공급 콘택홀과;

상기 보호막을 관통하여 상기 제2 공통라인을 노출시키는 제2 공급 콘택홀과;

상기 제1 공급 콘택홀을 통해 상기 제1 공통라인과 접촉됨과 아울러 상기 도전성 실링재와 접촉되는 제1 도전패턴과;

상기 제2 공급 콘택홀을 통해 상기 제2 공통라인과 접촉됨과 아울러 상기 도전성 실링재와 접촉되는 제2 도전패턴을 더 구비하는 것을 특징으로 하는 액정 표시장치.
제 16 항에 있어서,

상기 제1 및 제2 도전 패턴은

상기 데이터 링크와 비중첩영역에 형성되는 것을 특징으로 하는 액정 표시장치.
제 9 항에 있어서,

상기 제1 공통라인은 상기 게이트 링크와 동일물질로 동시에 형성되고,

상기 제2 공통라인은 상기 데이터 링크와 동일물질로 동시에 형성되는 것을 특징으로 하는 액정표시장치.
제 18 항에 있어서,

상기 제1 공통 라인를 덮도록 형성된 게이트 절연막과;

상기 게이트 절연막 상에 상기 제2 공통라인을 덮도록 형성된 보호막과;

상기 게이트 절연막과 보호막을 관통하여 상기 제1 공통라인을 노출시키는 제1 공급 콘택홀과;

상기 보호막을 관통하여 상기 제2 공통라인을 노출시키는 제2 공급 콘택홀과;

상기 제1 공급 콘택홀을 통해 상기 제1 공통라인과 접촉됨과 아울러 상기 도전성 실링재와 접촉되는 제1 도전패턴과;

상기 제2 공급 콘택홀을 통해 상기 제2 공통라인과 접촉됨과 아울러 상기 도전성 실링재와 접촉되는 제2 도전패턴을 더 구비하는 것을 특징으로 하는 액정 표시장치.
제 19 항에 있어서,

상기 제1 도전 패턴 및 상기 제2 도전 패턴은

상기 게이트 링크 및 상기 데이터 링크와 비중첩영역에 형성되는 것을 특징 으로 하는 액정 표시장치.
상부기판 상에 형성된 공통전극과;

상기 상부기판과 대향하는 하부기판 상에 형성된 신호라인과 적어도 한 층의 절연막을 사이에 두고 중첩되게 형성되며 상기 공통전극에 공통전압을 공급하는 공통라인과;

상기 상부기판과 하부기판을 합착시킴과 아울러 상기 공통전극과 공통라인을 전기적으로 연결하기 위한 도전성 스페이서를 포함하는 실링재를 구비하는 것을 특징으로 하는 액정 표시장치.
제 21 항에 있어서,

상기 도전성 스페이서는 도전성 글래스 파이버 및 도전성 볼 중 어느 하나로 형성되는 것을 특징으로 하는 액정 표시장치.
제 21 항에 있어서,

상기 신호라인은

상기 하부 기판 상에 형성된 게이트라인과;

상기 게이트 라인과 교차하는 데이터라인 중 적어도 어느 하나인 것을 특징으로 하는 액정 표시장치.
제 23 항에 있어서,

상기 게이트 라인과 인접되게 상기 하부기판의 일측에 형성되는 제2 공통라인과;

상기 적어도 한 층의 절연막을 관통하여 상기 제2 공통라인을 노출시키는 콘택홀을 추가로 구비하는 것을 특징으로 하는 액정 표시장치.
제 27 항에 있어서,

상기 콘택홀은 상기 실링재와 중첩되는 영역에 형성되는 것을 특징으로 하는 액정 표시장치.
제 21 항에 있어서,

상기 공통전극과 전계를 이루며 화소영역에 형성된 화소전극을 추가로 구비하는 것을 특징으로 하는 액정 표시장치.
제 26 항에 있어서,

상기 화소영역의 반사영역에 형성된 반사전극을 추가로 구비하는 것을 특징으로 하는 액정 표시장치.
제 26 항 및 제 27 항 중 어느 한 항에 있어서,

상기 공급패턴은 상기 화소전극 및 반사전극 중 적어도 어느 하나와 동일 재 질로 형성되는 것을 특징으로 하는 액정 표시장치.
공통전극이 형성된 상부 기판을 마련하는 단계와;

게이트 집적회로로부터 게이트 신호가 공급되고 데이터 집적회로로부터 데이터 신호가 공급되는 하부 기판을 마련하는 단계와;

도전성 실링재를 이용하여 상기 상부 기판과 하부기판을 합착하는 단계를 포함하고,

상기 하부기판을 마련하는 단계는

상기 게이트 집적회로 및 데이터 집적회로를 경유하며 액정구동시 상기 공통전극에 공통전압을 공급하는 공통라인을 형성하는 단계와;

상기 도전성 실링재를 이용하여 상기 이웃하는 게이트 집적회로들 사이 및 상기 이웃하는 데이터 집적회로들 사이 중 적어도 어느 한 영역에서의 공통라인과 상기 공통전극을 전기적으로 도통시키는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
제 29 항에 있어서,

상기 도전성 실링재는 도전성 글래스 파이버 및 도전성 볼 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
제 30 항에 있어서,

상기 도전성 볼은 세라믹, 실리카, 플라스틱 중 적어도 어느 하나로 이루어진 볼 스페이서를 포함하는 것을 특징으로 하는 액정 표시장치.
제 29 항에 있어서,

상기 공통 라인을 형성하는 단계는

상기 게이트 집적회로를 경유하는 제1 공통라인과 상기 데이터 집적회로를 경유하는 제2 공통라인을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
제 32 항에 있어서,

상기 게이트 집적회로로부터 스캔신호를 공급받는 게이트 라인을 형성함과 아울러 상기 게이트 라인과 상기 게이트 집적회로를 연결시키는 게이트 링크를 형성하는 단계와;

상기 데이터 집적회로로부터 데이터 신호를 공급받는 데이터 라인을 형성함과 아울러 상기 데이터 라인과 상기 데이터 집적회로를 연결시키는 데이터 링크를 형성하는 단계를 더 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
제 33 항에 있어서,

상기 제1 및 제2 공통 라인은

상기 게이트 링크 및 상기 게이트 라인과 동일물질로 동시에 형성되는 것을 특징으로 하는 액정표시장치의 제조방법.
제 34 항에 있어서,

상기 도전성 실링재를 이용하여 상기 공통 라인과 공통 전극을 전기적으로 연결시키는 단계는

상기 제1 및 제2 공통 라인을 덮도록 게이트 절연막을 형성하는 단계와;

상기 게이트 절연막 상에 보호막을 형성하는 단계와;

상기 게이트 절연막과 보호막을 관통하여 상기 제1 공통라인을 노출시키는 제1 공급 콘택홀 및 상기 게이트 절연막과 보호막을 관통하여 상기 제2 공통라인을 노출시키는 제2 공급 콘택홀을 형성하는 단계와;

상기 제1 공급 콘택홀을 통해 상기 제1 공통라인과 접촉됨과 아울러 상기 도전성 실링재와 접촉되는 제1 도전패턴 및 상기 제2 공급 콘택홀을 통해 상기 제2 공통라인과 접촉됨과 아울러 상기 도전성 실링재와 접촉되는 제2 도전패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 액정 표시장치의 제조방법.
제 33 항에 있어서,

상기 제1 및 제2 공통 라인은

상기 데이터 링크 및 상기 데이터 라인과 동일물질로 동시에 형성되는 것을 특징으로 하는 액정표시장치의 제조방법.
제 36 항에 있어서,

상기 도전성 실링재를 이용하여 상기 공통 라인과 공통 전극을 전기적으로 연결시키는 단계는

상기 제1 및 제2 공통 라인을 덮도록 보호막을 형성하는 단계와;

상기 보호막을 관통하여 상기 제1 공통라인을 노출시키는 제1 공급 콘택홀 및 상기 보호막을 관통하여 상기 제2 공통라인을 노출시키는 제2 공급 콘택홀을 형성하는 단계와;

상기 제1 공급 콘택홀을 통해 상기 제1 공통라인과 접촉됨과 아울러 상기 도전성 실링재와 접촉되는 제1 도전패턴 및 상기 제2 공급 콘택홀을 통해 상기 제2 공통라인과 접촉됨과 아울러 상기 도전성 실링재와 접촉되는 제2 도전패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 액정 표시장치의 제조방법.
제 33 항에 있어서,

상기 제1 공통 라인은

상기 게이트 링크 및 상기 게이트 라인과 동일물질로 동시에 형성되고,

상기 제2 공통 라인은

상기 데이터 링크 및 상기 데이터 라인과 동일물질로 동시에 형성되는 것을 특징으로 하는 액정표시장치의 제조방법.
제 38 항에 있어서,

상기 도전성 실링재를 이용하여 상기 공통 라인과 공통 전극을 전기적으로 연결시키는 단계는

상기 제1 공통 라인을 덮도록 게이트 절연막을 형성하는 단계와;

상기 게이트 절연막 상에 제2 공통라인을 형성하는 단계와;

상기 제2 공통라인을 덮도록 보호막을 형성하는 단계와;

상기 게이트 절연막과 보호막을 관통하여 상기 제1 공통라인을 노출시키는 제1 공급 콘택홀을 형성함과 아울러 상기 보호막을 관통하여 상기 제2 공통라인을 노출시키는 제2 공급 콘택홀을 형성하는 단계와;

상기 제1 공급 콘택홀을 통해 상기 제1 공통라인과 접촉됨과 아울러 상기 도전성 실링재와 접촉되는 제1 도전패턴 및 상기 제2 공급 콘택홀을 통해 상기 제2 공통라인과 접촉됨과 아울러 상기 도전성 실링재와 접촉되는 제2 도전패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 액정 표시장치의 제조방법.
공통전극이 형성된 상부기판을 마련하는 단계와;

상기 공통전극에 공통전압을 공급하며 신호라인과 적어도 한 층의 절연막을 사이에 두고 중첩되는 공급패턴이 형성된 하부기판을 마련하는 단계와;

상기 공통전극과 공통라인을 전기적으로 연결하기 위한 도전성 스페이서를 포함하는 실링재를 이용하여 상기 상부기판과 하부기판을 합착하는 단계를 포함하는 것을 특징으로 하는 액정 표시장치의 제조방법.
제 40 항에 있어서,

상기 도전성 스페이서는 도전성 글래스 파이버 및 도전성 볼 중 어느 하나로 형성되는 것을 특징으로 하는 액정 표시장치의 제조방법.
제 40 항에 있어서,

상기 신호라인과 인접되게 상기 하부기판의 일측에 제2 공통라인을 형성하는 단계와;

상기 적어도 한 층의 절연막을 관통하여 상기 제2 공통라인을 노출시키는 콘택홀을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정 표시장치의 제조방법.
제 42 항에 있어서,

상기 콘택홀은 상기 실링재와 중첩되는 영역에 형성되는 것을 특징으로 하는 액정 표시장치의 제조방법.
제 40 항에 있어서,

상기 공통전극과 전계를 이루는 화소전극을 화소영역에 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정 표시장치의 제조방법.
제 44 항에 있어서,

상기 화소영역의 반사영역에 반사전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정 표시장치의 제조방법.
제 44 항 및 제 45 항 중 어느 한 항에 있어서,

상기 공급패턴은 상기 화소전극 및 반사전극 중 적어도 어느 하나와 동일 재질로 형성되는 것을 특징으로 하는 액정 표시장치의 제조방법.