KR20050062797A - 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

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KR20050062797A
KR20050062797A KR1020030093014A KR20030093014A KR20050062797A KR 20050062797 A KR20050062797 A KR 20050062797A KR 1020030093014 A KR1020030093014 A KR 1020030093014A KR 20030093014 A KR20030093014 A KR 20030093014A KR 20050062797 A KR20050062797 A KR 20050062797A
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Abstract

본 발명은 패드부의 더미 홀에 잔류하는 투명 도전막에 의해 패드들 간의 쇼트 불량을 방지할 수 있는 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
본 발명은 게이트 패드들 사이 및 데이터 패드들 사이에 제1 및 제2 절연막을 관통하여 형성된 더미 홀을 구비하고, 더미 홀내에서 도전막이 잔류하는 에지부가 상기 게이트 패드 및 데이터 패드와 마주하는 영역의 바깥 쪽에 위치하도록 상기 더미 홀이 상기 게이트 패드 및 데이터 패드 보다 충분이 길게 형성된 것을 특징으로 한다.

Description

표시 소자용 박막 트랜지스터 기판 및 그 제조 방법{Thin Film Transistor Substrate for Display Device And Method For Fabricating The Same}
본 발명은 표시 소자에 적용되는 박막 트랜지스터 기판과 그 제조 방법에 관한 것으로, 특히 탭 공정시 패드들간의 쇼트 불량을 방지할 수 있는 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정 표시 장치는 액정셀들이 매트릭스 형태로 배열되어진 액정 표시 패널(이하, 액정 패널)과, 액정 패널을 구동하기 위한 구동 회로를 구비한다.
액정 패널은 서로 대향하는 박막 트랜지스터 기판 및 칼러 필터 기판과, 두 기판 사이에 주입된 액정과, 두 기판 사이의 셀갭을 유지시키는 스페이서를 구비한다.
박막 트랜지스터 기판은 게이트 라인과 데이터 라인의 교차로 정의된 액정셀 영역마다 형성된 화소 전극, 게이트 라인 및 데이터 라인과 화소 전극 사이에 접속된 박막 트랜지스터, 다수의 절연막, 그들 위에 도포된 배향막으로 구성된다.
칼라 필터 기판은 액정셀 단위로 형성된 칼라 필터, 칼러 필터들간의 구분 및 외부광 반사를 위한 블랙 매트릭스, 액정에 공통적으로 기준 전압을 공급하는 공통 전극, 그들 위에 도포되는 배향막으로 구성된다.
이러한 박막 트랜지스터 기판과 칼라 필터 기판을 합착하여 액정을 주입 및 봉입하여 액정 패널을 완성하거나, 두 기판 중 어느 하나에 액정을 형성한 다음 합착하여 액정 패널을 완성하게 된다.
도 1은 종래의 박막 트랜지스터 기판의 일부분을 도시한 평면도이고, 도 2는 도 1에 도시된 데이터 패드부를 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도이다.
도 1 및 도 2에 도시된 박막 트랜지스터 기판은 교차 구조의 게이트 라인(2) 및 데이터 라인(4), 그 교차 구조로 정의된 액정셀 영역에 형성된 화소 전극(18), 게이트 라인(2) 및 데이터 라인(4)과 화소 전극(18) 사이에 접속된 박막 트랜지스터(6)를 구비한다. 그리고, 박막 트랜지스터 기판은 화소 전극(18)과, 전단 게이트 라인(2)의 중첩부에 형성된 스토리지 캐패시터(20), 게이트 라인(2)과 접속된 게이트 패드(28), 데이터 라인(4)과 접속된 데이터 패드(40)를 더 구비한다.
게이트 라인(2)과 데이터 라인(4)은 기판(50) 위에서 게이트 절연막(52)을 사이에 두고 교차하는 구조로 형성된다.
박막 트랜지스터(6)는 게이트 라인(2)에 접속된 게이트 전극(8)과, 데이터 라인(4)에 접속된 소스 전극(10)과, 화소 전극(18)에 접속된 드레인 전극(12)과, 게이트 전극(8)과 중첩되어 소스 전극(10)과 드레인 전극(12) 사이에 채널을 형성하는 활성층(미도시)을 구비한다.
상기 게이트 라인(2) 및 데이터 라인(4)과 박막 트랜지스터(6)를 덮도록 형성된 보호막(54)이 형성되고, 그 위에 화소 전극(18)이 액정셀 영역별로 형성된다. 화소 전극(18)은 보호막(54)을 관통하는 제1 컨택홀(16)을 경유하여 박막 트랜지스터(6)의 드레인 전극(12)과 접속된다.
스토리지 캐패시터(20)는 스토리지 하부 전극을 포함하는 전단 게이트 라인(2)과, 스토리지 하부 전극과 게이트 절연막(52)을 사이에 두고 중첩되며 보호막(54)을 관통하는 제2 컨택홀(24)을 통해 화소 전극(18)과 접속된 스토리지 상부 전극(22)으로 구성된다.
게이트 패드(28)는 게이트 링크(26)을 경유하여 게이트 라인(2)과 접속된다. 이러한 게이트 패드(28)은 게이트 링크(26)로부터 연장된 게이트 패드 하부 전극(30)과, 보호막(54) 및 게이트 절연막(52)을 관통하는 제3 컨택홀(32)을 통해 게이트 패드 하부 전극(30)과 접속된 게이트 패드 상부 전극(34)을 구비한다.
데이터 패드(40)는 데이터 링크(38)을 경유하여 데이터 라인(4)과 접속된다. 이러한 데이터 패드(40)은 데이터 링크(38)로부터 연장된 데이터 패드 하부 전극(42)과, 보호막(54)을 관통하는 제3 컨택홀(44)을 통해 데이터 패드 하부 전극(42)과 접속된 데이터 패드 상부 전극(46)을 구비한다.
여기서, 게이트 패드(28) 및 데이터 패드(40)는 구동 회로(미도시)로부터 해당 구동 신호를 공급받는다. 이를 위하여, 게이트 패드(28) 및 데이터 패드(40)는 구동 IC가 실장된 테이프 캐리어 패키지(Tape Carrier Package; 이하, TCP)와 ACF(Anisotrophic Conductive Film)를 통해 부착된다. 이때, 구동 IC가 실장된 TCP와 박막 트랜지스터 기판과의 접착력 강화를 위하여 게이트 패드들(28) 사이 및 데이터 패드들(40) 사이마다 더미 홀(36)을 형성하게 된다. 이는 더미 홀(36)이 보호막(54) 및 게이트 절연막(52)을 관통하여 형성됨으로써 TCP와 박막 트랜지스터 기판과의 접착 면적을 증대시키기 때문이다. 이러한 더미 홀(36)은 보호막(54)을 패터닝하는 공정에서 상기 다수의 컨택홀들(16, 24, 32, 44)과 함께 형성되고, 인접한 패드 상부 전극(34, 46)과 유사한 세로 길이를 갖게 된다. 그런데, 더미 홀(36) 내에는 후속 공정으로 화소 전극(18), 게이트 및 데이터 패드 상부 전극(34, 46)을 형성하는 투명 도전막의 패터닝 공정에서 도 2와 같이 에지부분에 투명 도전막(56)이 잔류하게 되는 경우가 발생한다. 이는 투명 도전막의 패터닝 공정 중 포토레지스트 패턴을 형성하는 포토리소그래피 공정에서 노광량이 부족하여 더미 홀(36) 내에 포토레지스트 패턴이 잔존하는 경우 발생된다. 이 결과, 더미 홀(36) 내에 투명 도전막(56)이 잔류하게 되면 TCP를 박막 트랜지스터 기판에 부착하는 탭(TAB; Tape Automaic Bonding) 공정시 ACF에 포함되는 도전볼들에 의해 패드들 간에 쇼트 불량이 발생되는 경우가 있다.
예를 들면, 데이터 패드 영역에 형성된 데이터 패드들(40)은 도 3과 같이 출력 패드(62)가 형성된 TCP(60)와 ACF를 통해 부착된다. 이에 따라, 데이터 패드(40)는 ACF에 포함된 도전볼(64)을 통해 TCP(60)에 형성된 출력 패드(64)와 전기적으로 접속된다. 여기서, 더미 홀(36)의 에지부에 잔류하는 투명 도전막(56)은 TCP(60)의 출력 패드(62)와 ACF의 도전볼(64)을 통해 전기적으로 접속된다. 또한, 그 더미 홀(36) 내의 잔류 투명 도전막(56)은 ACF의 다른 도전볼(64)을 통해 인접한 데이터 패드 상부 전극(46)과 접속된다. 이에 따라, TCP(60)의 출력 패드(62)가 더미 홀(36) 내에 잔류하는 투명 도전막(56)과, ACF의 도전볼(64)을 통해 인접한 데이터 패드(40) 즉, 데이터 패드 상부 전극(46)와 쇼트되는 불량이 발생하게 된다.
따라서, 본 발명의 목적은 패드부의 더미 홀에 잔류하는 투명 도전막에 의해 패드들 간의 쇼트 불량을 방지할 수 있는 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 표시 소자용 박막 트랜지스터 기판은제1 절연막을 사이에 두고 교차 구조로 형성되어 화소 영역을 결정하는 게이트 라인 및 데이터 라인과; 상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와; 상기 게이트 라인 및 데이터 라인과 박막 트랜지스터를 덮는 제2 절연막과; 상기 화소 영역에 형성되며, 상기 제2 절연막을 관통하는 컨택홀을 통해 상기 박막 트랜지스터와 접속된 화소 전극과; 상기 게이트 라인과 접속된 게이트 패드와; 상기 데이터 라인과 접속된 데이터 패드와; 상기 게이트 패드들 사이 및 데이터 패드들 사이에 상기 제1 및 제2 절연막을 관통하여 형성된 더미 홀을 구비하고; 상기 더미 홀은, 그 더미 홀 내에서 도전막이 잔류하는 에지부가 상기 게이트 패드 및 데이터 패드와 마주하는 영역의 바깥 쪽에 위치하도록 상기 게이트 패드 및 데이터 패드 보다 충분이 길게 형성된다.
본 발명의 실시 예에 따른 표시 소자용 박막 트랜지스터 기판의 제조 방법은 기판 상에 제1 절연막을 사이에 두고 교차 구조로 형성되어 화소 영역을 결정하는 게이트 라인 및 데이터 라인을 형성하는 단계와; 상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와; 상기 게이트 라인 및 데이터 라인과 박막 트랜지스터를 덮는 제2 절연막과; 상기 제2 절연막을 관통하는 컨택홀을 통해 상기 박막 트랜지스터와 접속된 화소 전극을 상기 화소 영역에 형성하는 단계와; 상기 게이트 라인과 접속된 게이트 패드를 형성하는 단계와; 상기 데이터 라인과 접속된 데이터 형성하는 단계와; 상기 게이트 패드들 사이 및 데이터 패드들 사이에 상기 제1 및 제2 절연막을 관통하여 형성된 더미 홀을 형성하는 단계를 포함하고; 상기 더미 홀은, 그 더미 홀 내에서 도전막이 잔류하는 에지부가 상기 게이트 패드 및 데이터 패드와 마주하는 영역의 바깥 쪽에 위치하도록 상기 게이트 패드 및 데이터 패드 보다 충분이 길게 형성된다.
상기 게이트 패드를 형성하는 단계는 상기 게이트 라인으로부터 연장된 게이트 패드 하부 전극을 형성하는 단계와; 상기 제1 및 제2 절연막을 관통하는 컨택홀을 형성하는 단계와; 상기 컨택홀을 통해 상기 게이트 패드 하부 전극과 접속된 게이트 패드 상부 전극을 형성하는 단계를 포함하고; 상기 더미 홀은 상기 게이트 패드 상부 전극 보다 충분이 길도록 형성된다.
상기 데이터 패드를 형성하는 단계는 상기 데이터 라인으로부터 연장된 데이터 패드 하부 전극을 형성하는 단계와; 상기 제2 절연막을 관통하는 컨택홀을 형성하는 단계와; 성가 컨택홀을 통해 상기 데이터 패드 하부 전극과 접속된 데이터 패드 상부 전극을 형성하는 단계를 포함하고; 상기 더미 홀은 상기 데이터 패드 상부 전극 보다 충분이 길게 형성된다.
그리고, 본 발명은 상기 게이트 패드 및 데이터 패드 각각과 도전성 접착제를 통해 테이프 캐리어 패키지를 부착하는 단계를 추가로 포함하고; 상기 도전막이 잔류하는 에지부가 상기 테이프 캐리어 캐리어와 중첩되어질 영역의 바깥 쪽에 위치하도록 상기 더미 홀은 충분이 길게 형성된다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 4 내지 도 6을 참조하여 상세하게 설명하기로 한다.
도 4는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 일부분을 도시한 평면도이고, 도 5는 도 4에 도시된 데이터 패드부를 Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도이다.
도 4 및 도 5에 도시된 박막 트랜지스터 기판은 교차 구조의 게이트 라인(102) 및 데이터 라인(104), 그 교차 구조로 정의된 액정셀 영역에 형성된 화소 전극(118), 게이트 라인(102) 및 데이터 라인(104)과 화소 전극(118) 사이에 접속된 박막 트랜지스터(106)를 구비한다. 그리고, 박막 트랜지스터 기판은 화소 전극(118)과, 전단 게이트 라인(102)의 중첩부에 형성된 스토리지 캐패시터(120), 게이트 라인(102)과 접속된 게이트 패드(128), 데이터 라인(104)과 접속된 데이터 패드(140)를 더 구비한다.
게이트 라인(102)과 데이터 라인(104)은 기판(150) 위에서 게이트 절연막(152)을 사이에 두고 교차하는 구조로 형성된다.
박막 트랜지스터(106)는 게이트 라인(102)에 공급되는 스캔 신호에 응답하여 데이터 라인(104)에 공급되는 화소 신호가 화소 전극(118)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(106)는 게이트 라인(102)에 접속된 게이트 전극(108)과, 데이터 라인(104)에 접속된 소스 전극(110)과, 화소 전극(118)에 접속된 드레인 전극(112)과, 게이트 전극(108)과 중첩되어 소스 전극(110)과 드레인 전극(112) 사이에 채널을 형성하는 활성층(미도시)을 구비한다.
상기 게이트 라인(102) 및 데이터 라인(104)과 박막 트랜지스터(106)를 덮도록 형성된 보호막(154)이 형성되고, 그 위에 화소 전극(118)이 액정셀 영역별로 형성된다. 화소 전극(118)은 보호막(154)을 관통하는 제1 컨택홀(116)을 경유하여 박막 트랜지스터(106)의 드레인 전극(112)과 접속된다. 이러한 화소 전극(118)은 충전된 화소 신호에 의해 칼라 필터 기판(미도시)의 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 칼라 필터 기판 사이의 액정이 유전 이방성에 의해 회전하여 광원(미도시)으로부터 화소 전극(118)을 경유하여 입사되는 광을 칼라 필터 기판 쪽으로 투과시키게 된다.
스토리지 캐패시터(120)는 스토리지 하부 전극을 포함하는 전단 게이트 라인(102)과, 스토리지 하부 전극과 게이트 절연막(152)을 사이에 두고 중첩되며 보호막(154)을 관통하는 제2 컨택홀(124)을 통해 화소 전극(118)과 접속된 스토리지 상부 전극(122)으로 구성된다. 이러한 스토리지 캐패시터(120)는 화소 전극(118)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.
게이트 패드(128)는 게이트 링크(126)을 경유하여 게이트 라인(102)과 접속된다. 이러한 게이트 패드(128)은 게이트 링크(126)로부터 연장된 게이트 패드 하부 전극(130)과, 보호막(154) 및 게이트 절연막(152)을 관통하는 제3 컨택홀(132)을 통해 게이트 패드 하부 전극(130)과 접속된 게이트 패드 상부 전극(134)을 구비한다.
데이터 패드(140)는 데이터 링크(138)을 경유하여 데이터 라인(104)과 접속된다. 이러한 데이터 패드(140)은 데이터 링크(138)로부터 연장된 데이터 패드 하부 전극(142)과, 보호막(154)을 관통하는 제3 컨택홀(144)을 통해 데이터 패드 하부 전극(142)과 접속된 데이터 패드 상부 전극(146)을 구비한다.
여기서, 게이트 패드(128) 및 데이터 패드(140)는 구동 회로(미도시)로부터 해당 구동 신호를 공급받기 위하여, 구동 IC가 실장된 TCP와 ACF를 통해 부착된다. 이때, 구동 IC가 실장된 TCP와 박막 트랜지스터 기판과의 접착력 강화를 위하여 게이트 패드들(128) 사이 및 데이터 패드들(140) 사이마다 더미 홀(136)을 형성하게 된다. 이는 더미 홀(136)이 보호막(154) 및 게이트 절연막(152)을 관통하여 형성됨으로써 TCP와 박막 트랜지스터 기판과의 접착 면적을 증대시키기 때문이다. 이러한 더미 홀(136)은 보호막(154)을 패터닝하는 공정에서 상기 다수의 컨택홀들(116, 124, 132, 144)과 함께 형성된다.
이 경우, 더미 홀(136)이 인접한 인접한 게이트 및 데이터 패드 상부 전극(134, 146) 보다 충분히 긴 세로 길이를 갖게 한다. 이에 따라, 후속 공정으로 화소 전극(118), 게이트 및 데이터 패드 상부 전극(134, 146)을 형성하는 투명 도전막의 패터닝 공정에서 더미 홀(136) 내의 에지부에 잔류하게 되는 투명 도전막은 게이트 및 데이터 패드 상부 전극(134, 146)과 쇼트 불량을 일으키지 않을 정도로 충분이 멀어질 수 있게 된다. 다시 말하여, 더미 홀(136)에서 투명 도전막이 잔류하는 에지부가 게이트 및 데이터 패드 상부 전극(134, 146)과 마주하지 않도록, 더미 홀(136)은 게이트 및 데이터 패드 상부 전극(134, 146) 보다 충분이 길게 형성된다.
예를 들면, 데이터 패드 영역에 형성된 데이터 패드들(140)은 도 6과 같이 출력 패드(162)가 형성된 TCP(160)와 ACF를 통해 부착된다. 이에 따라, 데이터 패드(140)는 ACF에 포함된 도전볼(164)을 통해 TCP(160)에 형성된 출력 패드(164)와 전기적으로 접속된다. 여기서, 데이터 패드 상부 전극(146) 보다 충분이 긴 세로 길이를 갖음에 따라 더미 홀(136)의 하부 에지부에 투명 도전막(156)이 잔류하더라도 ACF의 도전볼(164)을 통해 TCP(160)의 출력 패드(162)와 접속되는 것을 방지할 수 있게 된다. 또한, 그 더미 홀(136) 내의 잔류 투명 도전막(156)이 ACF의 다른 도전볼(164)을 통해 인접한 데이터 패드 상부 전극(146)과 접속되는 것을 방지할 수 있게 된다. 이를 위하여, 더미 홀(136)은 적어도 잔류 투명 도전막(156)이 존재하는 에지부가 TCP(160)와 중첩되지 않을 정도로 충분이 길게 형성된다. 이 결과, TCP(160)의 출력 패드(162)가 더미 홀(136) 내에 잔류하는 투명 도전막(156)과, ACF의 도전볼(164)을 통해 인접한 데이터 패드(140) 즉, 데이터 패드 상부 전극(146)와 쇼트될 수 있는 불량을 방지할 수 있게 된다.
이러한 특징을 갖는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하면 다음과 같다.
제1 마스크 공정으로 게이트 라인(102), 게이트 전극(110), 게이트 링크(126), 게이트 패드 하부 전극(130)을 포함하는 게이트 금속 패턴이 형성된다. 구체적으로, 하부 기판(150) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 형성된다. 게이트 금속층으로는 Cr, MoW, Cr/Al, Cu, Al(Nd), Mo/Al, Mo/Al(Nd), Cr/Al(Nd)이 이용된다. 이어서, 제1 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 게이트 금속층이 패터닝됨으로써 게이트 라인(102), 그 게이트 라인(102)으로부터 돌출된 형태의 게이트 전극(108), 게이트 라인(102)으로부터 신장된 게이트 링크(126) 및 게이트 패드 하부 전극(130)을 포함하는 게이트 금속 패턴이 형성된다.
상기 게이트 금속 패턴이 형성된 하부 기판(150) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막(152)이 형성된다. 게이트 절연막(152)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이 이용된다.
제2 마스크 공정으로 게이트 절연막(152) 위에 활성층(미도시) 및 오믹 컨택층(미도시)을 포함하는 반도체 패턴이 형성된다. 구체적으로, 게이트 절연막(152) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 반도체층, 즉 비정질 실리콘층 및 n+ 비정질 실리콘층이 적층된다. 이어서, 제2 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 반도체층이 식각됨으로써 활성층 및 오믹 컨택층을 포함하는 반도체 패턴이 형성된다.
상기 반도체 패턴이 형성된 게이트 절연막(152) 위에 데이터 라인(102), 소스 전극 및 드레인 전극(110, 112), 데이터 링크(138), 데이터 패드 하부 전극(142), 스토리지 상부 전극(122)을 포함하는 소스/드레인 금속 패턴이 형성된다. 구체적으로, 반도체 패턴이 형성된 게이트 절연막(152) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 소스/드레인 금속층이 적층된다. 소스/드레인 금속층으로는 Cr, MoW, Cr/Al, Cu, Al(Nd), Mo/Al, Mo/Al(Nd), Cr/Al(Nd) 등이 이용된다. 이어서, 제3 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 소스/드레인 금속층이 식각됨으로써 데이터 라인(102), 데이터 라인(102)로부터 돌출된 형태의 소스 전극(110), 소스 전극(112)과 마주하는 드레인 전극(114), 전단 게이트 라인(102)의 일부분과 중첩되는 스토리지 상부 전극(122), 데이터 라인(102)로부터 신장된 데이터 링크(138) 및 데이터 패드 하부 전극(142)을 포함하는 소스/드레인 금속 패턴이 형성된다. 그 다음, 소스 전극(112) 및 드레인 전극(114)을 마스크로 하여 그 사이로 노출된 오믹 컨택층을 제거하여 활성층을 노출시킨다.
한편, 전술한 반도체 패턴 및 소스/드레인 금속 패턴은 부분 투과(회절 노광 또는 반투과) 마스크를 이용하는 경우 하나의 마스크를 이용하여 형성할 수 있다.
제4 마스크 공정으로 소스/드레인 금속 패턴이 형성된 게이트 절연막(152) 상에 다수의 컨택홀들(116, 124, 132, 144)과, 더미 홀(136)을 포함하는 보호막(154)이 형성된다. 구체적으로, 소스/드레인 금속 패턴이 형성된 게이트 절연막(152) 상에 보호막(154)이 전면 형성된다. 보호막(154)의 재료로는 게이트 절연막(152)과 같은 무기 절연 물질이나, 유기 절연 물질이 이용된다. 그리고, 제4 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 보호막(154) 및 게이트 절연막(152)을 관통하는 다수의 컨택홀들(116, 124, 132, 144)과 더미 홀(136)이 형성된다. 이때, 게이트 패드들(128) 사이 및 데이터 패드들(140) 사이에 위치하는 더미 홀(136)은 인접한 게이트 및 데이터 패드 상부 전극(134, 146) 보다 충분이 긴 세로 길이를 갖도록 형성된다.
제5 마스크 공정으로 보호막(154) 위에 화소 전극(118), 게이트 및 데이터 패드 상부 전극(134, 146)을 포함하는 투명 도전 패턴이 형성된다. 구체적으로, 보호막(154) 상에 스퍼터링 등의 증착 방법을 통해 투명 도전막이 형성된다. 투명 도전막으로는 ITO, TO, IZO 등이 이용된다. 이어서 제5 마스크를 이용한 포토리쏘그래피 공정과 식각 공정을 통해 투명 도전막이 패터닝됨으로써 화소 전극(118), 게이트 및 데이터 패드 상부 전극(134, 146)을 포함하는 투명 도전 패턴이 형성된다. 이때, 포토리쏘그래피 공정에서 노광량이 부족한 경우 포토레지스트 패턴이 잔존으로 도 6과 같이 더미 홀(136)의 에지부 내에 투명 도전막(156)이 잔류하게 된다. 그러나, 더미 홀(136)이 충분이 길게 형성됨에 따라 그 내에 잔존하는 투명 도전막(156)은 게이트 및 데이터 패드(128, 140)과 인접하지 않게 된다.
이 결과, 후속의 TCP를 박막 트랜지스터 기판의 패드부에 부착하는 탭 공정에서 더미 홀(136)의 에지부에 잔류하는 투명 도전막(156)으로 인한 패드들간의 쇼트 불량을 방지할 수 있게 된다.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 기판 및 그 제조 방법은 접착력 강화를 위해 패드들 사이에 위치하는 더미 홀을 그의 에지부에 잔류하는 투명 도전막이 인접한 패드들과 마주하지 않게끔 그 패드들 보다 충분이 길게 형성하게 된다. 이에 따라, 본 발명에 따른 박막 트랜지스터 기판 및 그 제조 방법은 더미 홀에 잔류하는 투명 도전막으로 인한 패드들 간의 쇼트 불량을 방지할 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 종래의 박막 트랜지스터 기판을 부분적으로 도시한 평면도.
도 2은 도 2에 도시된 데이터 패드부를 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도.
도 3은 도 1에 도시된 데이터 패드부를 확대 도시한 평면도.
도 4는 본 발명의 실시 예에 다른 박막 트랜지스터 기판을 부분적으로 도시한 평면도.
도 5는 도 4에 도시된 데이터 패드부를 확대 도시한 평면도.
도 6은 도 5에 도시된 데이터 패드부를 Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
2, 102 : 게이트 라인 4, 104 : 데이터 라인
6, 106 : 박막 트랜지스터 8, 108 : 게이트 전극
10, 110 : 소스 전극 12, 112 : 드레인 전극
24, 32, 44, 124, 132, 144 : 컨택홀
18, 118 : 화소 전극 20, 120: 스토리지 캐패시터
22, 122 : 스토리지 상부 전극 26, 126 : 게이트 링크
28, 128 : 게이트 패드 30, 130 : 게이트 패드 하부 전극
34, 134 : 게이트 패드 상부 전극 36, 136 : 홀
38, 138 : 데이터 링크 40, 140 : 데이터 패드
42, 142 : 데이터 패드 하부 전극 46, 146 : 데이터 패드 상부 전극
50, 150 : 기판 52, 152 : 게이트 절연막
54, 154 : 보호막 56, 156 : 투명 도전층 잔사막
62, 162 : TCP 출력 패드 64, 164 : 도전볼
160 : TCP

Claims (8)

  1. 제1 절연막을 사이에 두고 교차 구조로 형성되어 화소 영역을 결정하는 게이트 라인 및 데이터 라인과;
    상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와;
    상기 게이트 라인 및 데이터 라인과 박막 트랜지스터를 덮는 제2 절연막과;
    상기 화소 영역에 형성되며, 상기 제2 절연막을 관통하는 컨택홀을 통해 상기 박막 트랜지스터와 접속된 화소 전극과;
    상기 게이트 라인과 접속된 게이트 패드와;
    상기 데이터 라인과 접속된 데이터 패드와;
    상기 게이트 패드들 사이 및 데이터 패드들 사이에 상기 제1 및 제2 절연막을 관통하여 형성된 더미 홀을 구비하고;
    상기 더미 홀은, 그 더미 홀 내에서 도전막이 잔류하는 에지부가 상기 게이트 패드 및 데이터 패드와 마주하는 영역의 바깥 쪽에 위치하도록 상기 게이트 패드 및 데이터 패드 보다 충분이 길게 형성된 것을 특징으로 하는 표시 소자용 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 게이트 패드는
    상기 게이트 라인으로부터 연장된 게이트 패드 하부 전극과;
    상기 제1 및 제2 절연막을 관통하는 컨택홀을 통해 상기 게이트 패드 하부 전극과 접속된 게이트 패드 상부 전극을 구비하고;
    상기 더미 홀은 상기 게이트 패드 상부 전극 보다 충분이 길게 형성된 것을 특징으로 하는 표시 소자용 박막 트랜지스터 기판.
  3. 제 1 항에 있어서,
    상기 데이터 패드는
    상기 데이터 라인으로부터 연장된 데이터 패드 하부 전극과;
    상기 제2 절연막을 관통하는 컨택홀을 통해 상기 데이터 패드 하부 전극과 접속된 데이터 패드 상부 전극을 구비하고;
    상기 더미 홀은 상기 데이터 패드 상부 전극 보다 충분이 길게 형성된 것을 특징으로 하는 표시 소자용 박막 트랜지스터 기판.
  4. 제 1 항에 있어서,
    상기 게이트 패드 및 데이터 패드 각각과 도전성 접착제를 통해 접속된 테이프 캐리어 패키지를 추가로 구비하고;
    상기 도전막이 잔류하는 에지부가 상기 테이프 캐리어 캐리어와 중첩되는 영역의 바깥 쪽에 위치하도록 상기 더미 홀은 충분이 길게 형성된 것을 특징을 하는 표시 소자용 박막 트래지스터 기판.
  5. 기판 상에 제1 절연막을 사이에 두고 교차 구조로 형성되어 화소 영역을 결정하는 게이트 라인 및 데이터 라인을 형성하는 단계와;
    상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와;
    상기 게이트 라인 및 데이터 라인과 박막 트랜지스터를 덮는 제2 절연막과;
    상기 제2 절연막을 관통하는 컨택홀을 통해 상기 박막 트랜지스터와 접속된 화소 전극을 상기 화소 영역에 형성하는 단계와;
    상기 게이트 라인과 접속된 게이트 패드를 형성하는 단계와;
    상기 데이터 라인과 접속된 데이터 형성하는 단계와;
    상기 게이트 패드들 사이 및 데이터 패드들 사이에 상기 제1 및 제2 절연막을 관통하여 형성된 더미 홀을 형성하는 단계를 포함하고;
    상기 더미 홀은, 그 더미 홀 내에서 도전막이 잔류하는 에지부가 상기 게이트 패드 및 데이터 패드와 마주하는 영역의 바깥 쪽에 위치하도록 상기 게이트 패드 및 데이터 패드 보다 충분이 길게 형성된 것을 특징으로 하는 표시 소자용 박막 트랜지스터 기판의 제조 방법.
  6. 제 5 항에 있어서,
    상기 게이트 패드를 형성하는 단계는
    상기 게이트 라인으로부터 연장된 게이트 패드 하부 전극을 형성하는 단계와;
    상기 제1 및 제2 절연막을 관통하는 컨택홀을 형성하는 단계와;,
    상기 컨택홀을 통해 상기 게이트 패드 하부 전극과 접속된 게이트 패드 상부 전극을 형성하는 단계를 포함하고;
    상기 더미 홀은 상기 게이트 패드 상부 전극 보다 충분이 길도록 형성된 것을 특징으로 하는 표시 소자용 박막 트랜지스터 기판의 제조 방법.
  7. 제 5 항에 있어서,
    상기 데이터 패드를 형성하는 단계는
    상기 데이터 라인으로부터 연장된 데이터 패드 하부 전극을 형성하는 단계와;
    상기 제2 절연막을 관통하는 컨택홀을 형성하는 단계와;
    성가 컨택홀을 통해 상기 데이터 패드 하부 전극과 접속된 데이터 패드 상부 전극을 형성하는 단계를 포함하고;
    상기 더미 홀은 상기 데이터 패드 상부 전극 보다 충분이 길게 형성된 것을 특징으로 하는 표시 소자용 박막 트랜지스터 기판의 제조 방법.
  8. 제 5 항에 있어서,
    상기 게이트 패드 및 데이터 패드 각각과 도전성 접착제를 통해 테이프 캐리어 패키지를 부착하는 단계를 추가로 포함하고;
    상기 도전막이 잔류하는 에지부가 상기 테이프 캐리어 캐리어와 중첩되어질 영역의 바깥 쪽에 위치하도록 상기 더미 홀은 충분이 길게 형성된 것을 특징을 하는 표시 소자용 박막 트래지스터 기판의 제조 방법.
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