KR20070039147A - 다중-위상 컨버터의 위상들 사이의 전류를 조정하기 위한방법 및 장치 - Google Patents

다중-위상 컨버터의 위상들 사이의 전류를 조정하기 위한방법 및 장치 Download PDF

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Abstract

다중-위상 DC-DC 컨버터는 입력 전압 양단에 결합된 제 1 및 제 2 출력 트랜지스터들을 포함하는 제 1 직렬 회로와, 여기서 제 1 위상 전압이 상기 제 1과 제 2 트랜지스터들 사이의 제 1 공통 연결에 제공되며, 상기 입력 전압 양단에 직렬 결합된 제 3 및 제 4 출력 트랜지스터들을 포함하는 적어도 하나의 제 2 직렬 회로와, 여기서 제 2 위상 전압이 상기 제 3과 제 4 트랜지스터들 사이의 제 2 공통 연결에 제공되며, 상기 제 1 위상에 대한 제 1 출력 인덕터와, 상기 적어도 하나의 제 2 위상에 대한 적어도 하나의 제 2 출력 인덕터와, 출력 캐패시터와, 제 1 펄스폭 변조기 비교기와 제 1 고정 슬로프 램프 발생기를 포함하는 제 1 펄스폭 변조기 회로와, 여기서 상기 고정 슬로프 램프 발생기는 고정 슬로프 램프 신호를 상기 비교기의 일 입력에 공급하며, 제 2 펄스폭 변조기 비교기와 가변 슬로프 램프 발생기를 포함하는 적어도 하나의 제 2 펄스폭 변조기 회로와, 여기서 상기 가변 슬로프 램프 발생기는 가변 슬로프 램프 신호를 상기 제 2 비교기의 일 입력에 공급하며, 상기 컨버터의 출력 전압과 기준 전압을 비교함과 아울러 에러 증폭기 출력 전압을 상기 제 1 및 적어도 하나의 제 2 펄스폭 변조기 비교기들 각각의 각 제 2 단자들에 제공하는 에러 증폭기와, 상기 제 1 직렬 회로에 의해 제공된 컨버터의 제 1 위상에서 상기 위상 전류를 결정하는 제 1 전류 감지 증폭기와, 상기 적어도 하나의 제 2 직렬 회로에 의해 제공된 컨버터의 적어도 하나의 제 2 위상에서 상기 위상 전류를 결정하는 적어도 하나의 제 2 전류 감지 증폭기와, 그리고 상기 제 1 및 제 2 전류 감지 증폭기들 각각으로부터의 출력들을 수신함과 아울러 상기 가변 슬로프 램프 신호의 슬로프를 조정하여 상기 적어도 하나의 제 2 직렬 회로에 의해 제공된 전류를 조정함으로써, 상기 제 1 및 적어도 하나의 제 2 위상들에 의해 제공되는 전류들을 등화하기 위한 적어도 하나의 공유 조정 증폭기를 구비한다.
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DC-DC 컨버터, 램프 신호 발생기, 전류 감지 증폭기, 펄스폭 변조기.

Description

다중-위상 컨버터의 위상들 사이의 전류를 조정하기 위한 방법 및 장치{METHOD AND APPARATUS FOR ADJUSTING CURRENT AMONGST PHASES OF A MULTI-PHASE CONVERTER}
본 발명은 파워 서플라이들에 관한 것으로서, 특히 다중-위상 컨버터 파워 서플라이들, 보다 구체적으로는 저전압, 고전류 파워를 휴대용 컴퓨터들(예를 들어, 노트북과 랩탑 컴퓨터들)과 같은 디바이스들에 제공하는 다중-위상 벅 컨버터 파워 서플라이에 관한 것이다.
현재에, 다중-위상 벅 컨버터 스위칭 파워 서플라이들은 저전압, 고전류, 고효율 파워 서플라이들을 휴대용 컴퓨터들(예를 들어, 랩탑들 및 노트북 컴퓨터들)에 제공하는데에 사용되고 있다.
본 발명은 다중-위상 컨버터 파워 서플라이에 관한 것인데, 여기서 2개 이상의 위상들 사이의 전류는 자동으로 조정되며, 따라서, 다중 위상들은 부하에 의해 요구되는 전류에서 공유되도록 자동으로 조정된다. 따라서, 본 발명은 파워를 부하에 제공함에 있어서, 다중-위상 벅 컨버터 파워 서플라이의 다중 위상들이 균등하게 공유되게 하는 방법 및 장치를 제공한다. 따라서, 본 발명에 따르면, 만일 고전류가 일 위상에서 요구되는 경우에, 본 발명의 장치는 타 위상들을 자동으로 조정 할 것이며, 따라서, 부하에 공급된 전류가 균등하게 공유된다. 유사하게, 위상 전류 수요가 감소된 경우에, 타 위상들은 이에 따라 감소될 것이다.
종래기술에서, 벅 컨버터 파워 서플라이를 위한 IR의 X-위상 컨버터 칩들이 공지되어 있다. 예를 들어, IR308X 시리즈 칩이 공지되어 있다. 이러한 칩 시리즈에서, 제어 칩은 복수의 위상 칩들을 제어한다. 각 위상 칩은 DC 출력 버스에 결합된 다중-위상 컨버터의 하나의 위상을 구동한다. 2개 또는 3개의 위상 컨버터에 대하여, 2개 또는 3개의 위상 칩들이 각각 사용된다. 그러나, 2개 또는 3개의 위상 컨버터에 대해, 필요한 것보다 많은 복잡성이 있어서 이러한 집적회로들을 사용하며, 복수의 칩들이 사용될 필요가 있다. 복수의 칩들의 사용은 많은 위상들을 갖는 컨버터들에 유연성을 제공하지만, 2개 또는 3개의 위상 컨버터에 대해 반드시 필요한 것은 아니다. 특히, X-위상 시리즈의 각 집적회로는 전류들이 위상들에 의해 균등하게 공유됨을 보증하기 위한 전류 공유 조정 증폭기를 포함한다. 2개 또는 3개의 위상 컨버터에 대해, 전류들이 복수의 위상들에 의해 공유됨을 보증하기 위한 보다 단순한 시스템을 구비하는 것이 바람직하다. 특히, 전류 공유를 달성하는데에 사용되는 에러 증폭기들의 개수를 감소시킴과 아울러 칩들의 개수를 감소시키는 것이 바람직하다.
따라서, 본 발명의 목적은 다중-위상 컨버터의 각 위상 전류들이 균등하게 공유됨을 보증하기 위한 시스템을 제공하는 것이다.
본 발명의 이러한 목적 및 기타 목적들은 다중 위상 DC-DC 컨버터에 의해 달성되는데, 이는 입력 전압 양단에 결합된 제 1 및 제 2 출력 트랜지스터들을 포함하는 제 1 직렬 회로와, 여기서 제 1 출력 단자가 상기 제 1과 제 2 트랜지스터들 사이의 제 1 공통 연결에 제공되는 제 1 위상 전압을 포함하며, 상기 입력 전압 양단에 직렬로 결합된 재 3 및 제 4 출력 트랜지스터들을 포함하는 적어도 하나의 제 2 직렬 회로와, 여기서 제 2 출력 단자가 상기 제 2 직렬 회로의 상기 제 3 및 제 4 트랜지스터들 사이의 제 2 공통 연결에 제공되는 제 2 위상 전압을 포함하며, 상기 제 1 출력 단자와 상기 컨버터의 출력 전압 단자 사이에 결합된 제 1 출력 인덕터와, 상기 제 2 출력 단자와 상기 컨버터의 상기 출력 전압 단자 사이에 결합된 적어도 하나의 제 2 출력 인덕터와, 상기 출력 전압 단자에 결합된 출력 캐패시터와, 상기 제 1 및 제 2 트랜지스터들을 구동하는 제 1 펄스폭 변조기 회로와, 여기서 상기 제 1 펄스폭 변조기 회로는 제 1 펄스폭 변조기 비교기와 제 1 고정 슬로프 램프 발생기를 포함하며, 상기 제 1 고정 슬로프 램프 발생기는 고정 슬로프 램프 신호를 상기 제 1 PWM 비교기의 일 입력에 공급하며, 상기 제 3 및 제 4 트랜지스터들을 구동하는 적어도 하나의 제 2 펄스폭 변조기 회로와, 여기서 상기 적어도 하나의 제 2 펄스폭 변조기 회로는 제 2 펄스폭 변조기 비교기와 가변 슬로프 램프 발생기를 포함하며, 상기 가변 슬로프 램프 발생기는 가변 슬로프 램프 신호를 상기 제 2 PWM 비교기의 일 입력에 공급하며, 상기 컨버터의 출력 전압과 기준 전압을 비교함과 아울러 에러 증폭기 출력 전압을 상기 제 1 및 제 2 PWM 비교기들 각각의 각 제 2 단자들에 제공하는 에러 증폭기와, 상기 제 1 직렬 회로에 의해 제공된 컨버터의 제 1 위상에서 상기 위상 전류를 결정하는 제 1 전류 감지 증폭기와, 상기 적어도 하나의 제 2 직렬 회로에 의해 제공된 컨버터의 적어도 하나의 제 2 위상에서 상기 위상 전류를 결정하는 적어도 하나의 제 2 전류 감지 증폭기와, 그리고 상기 제 1 및 적어도 하나의 제 2 전류 감지 증폭기들 각각으로부터의 출력들을 수신함과 아울러 상기 가변 슬로프 램프 발생기에 의해 제공된 상기 가변 슬로프 램프 신호의 슬로프를 조정하여 상기 적어도 하나의 제 2 직렬 회로에 의해 제공된 전류를 조정함으로써, 상기 제 1 및 적어도 하나의 제 2 위상들에 의해 제공되는 전류들을 등화하는 적어도 하나의 공유 조정 증폭기를 포함한다.
또한, 본 발명의 목적들은 2-위상 DC-DC 컨버터에 의해 달성되는데, 이는 입력 전압 양단에 결합된 제 1 및 제 2 출력 트랜지스터들을 포함하는 제 1 직렬 회로와, 여기서 제 1 출력 단자가 상기 제 1과 제 2 트랜지스터들 사이의 제 1 공통 연결에 제공되는 제 1 위상 전압을 포함하며, 상기 입력 전압 양단에 직렬 결합된 제 3 및 제 4 출력 트랜지스터들을 포함하는 제 2 직렬 회로와, 여기서 제 2 출력 단자가 상기 제 3과 제 4 트랜지스터들 사이의 제 2 공통 연결에 제공되는 제 2 위상 전압을 포함하며, 상기 제 1 출력 단자와 컨버터의 출력 전압 단자 사이에 결합된 제 1 출력 인덕터와, 상기 제 2 출력 단자와 컨버터의 상기 출력 전압 단자 사이에 결합된 제 2 출력 인덕터와, 상기 출력 전압 단자에 결합된 출력 캐패시터와, 상기 제 1 및 제 2 트랜지스터들을 구동하는 제 1 펄스폭 변조기 회로와, 여기서 상기 제 1 펄스폭 변조기 회로는 제 1 펄스폭 변조기 비교기와 제 1 고정 슬로프 램프 발생기를 포함하며, 상기 제 1 고정 슬로프 램프 발생기는 고정 슬로프 램프 신호를 상기 제 1 펄스폭 변조기 비교기의 일 입력에 공급하며, 상기 제 3 및 제 4 트랜지스터들을 구동하는 제 2 펄스폭 변조기 회로와, 상기 제 2 펄스폭 변조기 회로는 제 2 펄스폭 변조기 비교기와 가변 슬로프 램프 발생기를 포함하며, 상기 가변 슬로프 램프 발생기는 가변 슬로프 램프 신호를 상기 제 2 펄스폭 변조기 비교기의 일 입력에 공급하며, 상기 컨버터의 출력 전압과 기준 전압을 비교함과 아울러 에러 증폭기 출력 전압을 상기 제 1 및 제 2 펄스폭 변조기 비교기들 각각의 각 제 2 단자들에 제공하는 에러 증폭기와, 상기 제 1 및 제 2 트랜지스터들에 의해 제공된 컨버터의 제 1 위상에서 상기 위상 전류를 결정하는 제 1 전류 감지 증폭기와, 상기 제 3 및 제 4 트랜지스터들에 의해 제공된 컨버터의 제 2 위상에서 상기 위상 전류를 결정하는 제 2 전류 감지 증폭기와, 그리고 상기 제 1 및 제 2 전류 감지 증폭기들 각각으로부터의 출력들을 수신함과 아울러 상기 가변 슬로프 램프 발생기에 의해 제공된 상기 가변 슬로프 램프 신호의 슬로프를 조정하여 상기 제 3 및 제 4 트랜지스터들에 의해 제공된 전류를 조정함으로써, 상기 제 1 및 제 2 위상들에 의해 제공되는 전류들을 등화하는 공유 조정 증폭기를 포함한다.
더욱이, 본 발명의 목적들은 다중 위상 컨버터의 출력 위상들 사이의 부하 전류를 등화하는 방법에 의해 달성되는데, 여기서 컨버터는 입력 전압 양단에 결합된 제 1 및 제 2 출력 트랜지스터들을 포함하는 제 1 직렬 회로와, 여기서 제 1 출력 단자가 상기 제 1과 제 2 트랜지스터들 사이의 제 1 공통 연결에 제공되는 제 1 위상 전압을 포함하며; 상기 입력 전압 양단에 직렬 결합된 제 3 및 제 4 출력 트랜지스터들을 포함하는 적어도 하나의 제 2 직렬 회로와, 여기서 제 2 출력 단자가 상기 제 3과 제 4 트랜지스터들 사이의 제 2 공통 연결에 제공되는 제 2 위상 전압을 포함하며; 상기 제 1 출력 단자와 컨버터의 출력 전압 단자 사이에 결합된 제 1 출력 인덕터와; 상기 제 2 출력 단자와 컨버터의 상기 출력 전압 단자 사이에 결합된 적어도 하나의 제 2 출력 인덕터와; 그리고 상기 출력 전압 단자에 결합된 출력 캐패시터를 포함하며, 상기 방법은 상기 컨버터의 출력 전압과 기준 전압을 비교함과 아울러 에러 증폭기 출력 전압을 제 1 및 적어도 하나의 제 2 펄스폭 변조기 비교기들 각각에 제공하는 단계와, 상기 제 1 펄스폭 변조기 비교기로, 제 1 고정 슬로프 램프 신호와 상기 에러 증폭기 출력을 비교하는 단계와, 상기 적어도 하나의 제 2 펄스폭 변조기 비교기로, 가변 슬로프 램프 신호와 상기 에러 증폭기 출력을 비교하는 단계와, 상기 제 1 직렬 회로에 의해 제공된 컨버터의 제 1 위상에서 상기 위상 전류를 결정하는 단계와, 상기 적어도 하나의 제 2 직렬 회로에 의해 제공된 컨버터의 적어도 하나의 제 2 위상에서 상기 위상 전류를 결정하는 단계와, 그리고 상기 제 1 위상과 상기 적어도 하나의 제 2 위상에서 결정된 전류들에 응답하여, 상기 가변 슬로프 램프 신호의 슬로프를 조정하여 상기 적어도 하나의 제 2 직렬 회로에 의해 제공된 전류를 조정함으로써, 상기 제 1 및 적어도 하나의 제 2 위상들에 의해 제공되는 전류들을 등화하는 단계를 포함한다.
또한, 본 발명의 목적들은 3-상 DC-DC 컨버터에 의해 달성되는데, 이는 입력 전압 양단에 결합된 제 1 및 제 2 출력 트랜지스터들을 포함하는 제 1 직렬 회로와, 여기서 제 1 출력 단자가 상기 제 1과 제 2 트랜지스터들 사이의 제 1 공통 연결에 제공되는 제 1 위상 전압을 포함하며, 상기 입력 전압 양단에 직렬 결합된 제 3 및 제 4 출력 트랜지스터들을 포함하는 제 2 직렬 회로와, 여기서 제 2 출력 단자가 상기 제 3과 제 4 트랜지스터들 사이의 제 2 공통 연결에 제공되는 제 2 위상 전압을 포함하며, 상기 입력 전압 양단에 직렬 결합된 제 5 및 제 6 출력 트랜지스터들을 포함하는 제 3 직렬 회로와, 여기서 제 3 출력 단자가 상기 제 5와 제 6 트랜지스터들 사이의 제 3 공통 연결에 제공되는 제 3 위상 전압을 포함하며, 상기 제 1 출력 단자와 컨버터의 출력 전압 단자 사이에 결합된 제 1 출력 인덕터와, 상기 제 2 출력 단자와 컨버터의 상기 출력 전압 단자 사이에 결합된 제 2 출력 인덕터와, 상기 제 3 출력 단자와 컨버터의 상기 출력 전압 단자 사이에 결합된 제 3 출력 인덕터와, 상기 출력 전압 단자에 결합된 출력 캐패시터와, 상기 제 1 및 제 2 트랜지스터들을 구동하는 제 1 펄스폭 변조기 회로와, 여기서 상기 제 1 펄스폭 변조기 회로는 제 1 펄스폭 변조기 비교기와 제 1 고정 슬로프 램프 발생기를 포함하며, 상기 제 1 고정 슬로프 램프 발생기는 고정 슬로프 램프 신호를 상기 제 1 펄스폭 변조기 비교기의 일 입력에 공급하며, 상기 제 3 및 제 4 트랜지스터들을 구동하는 제 2 펄스폭 변조기 회로와, 여기서 상기 제 2 펄스폭 변조기 회로는 제 2 펄스폭 변조기 비교기와 제 1 가변 슬로프 램프 발생기를 포함하며, 상기 제 1 가변 슬로프 램프 발생기는 제 1 가변 슬로프 램프 신호를 상기 제 2 펄스폭 변조기 비교기의 일 입력에 공급하며, 상기 제 5 및 제 6 트랜지스터들을 구동하는 제 3 펄스폭 변조기 회로와, 여기서 상기 제 3 펄스폭 변조기 비교기 회로는 제 3 펄스폭 변조기 비교기와 제 2 가변 슬로프 램프 발생기를 포함하며, 여기서 상기 제 2 가변 슬로프 램프 발생기는 제 2 가변 슬로프 램프 신호를 상기 제 3 펄스폭 변조기 비교기의 일 입력에 공급하며, 상기 컨버터의 출력 전압과 기준 전압을 비교함과 아울러 에러 증폭기 출력 전압을 상기 제 1, 제 2 및 제 3 펄스폭 변조기 비교기들 각각의 각 제 2 단자들에 제공하는 에러 증폭기와, 상기 제 1 및 제 2 트랜지스터들에 의해 제공된 컨버터의 제 1 위상에서 상기 위상 전류를 결정하는 제 1 전류 감지 증폭기, 상기 제 3 및 제 4 트랜지스터들에 의해 제공된 컨버터의 제 2 위상에서 상기 위상 전류를 결정하는 제 2 전류 감지 증폭기 및 상기 제 5 및 제 6 트랜지스터들에 의해 제공된 컨버터의 제 3 위상에서 상기 위상 전류를 결정하는 제 3 전류 감지 증폭기와, 상기 제 1 및 제 2 전류 감지 증폭기들 각각으로부터 출력들을 수신함과 아울러 상기 제 1 가변 슬로프 램프 발생기에 의해 제공된 상기 제 1 가변 슬로프 램프 신호의 슬로프를 조정하여 상기 제 3 및 제 4 트랜지스터들에 의해 제공된 전류를 조정하는 제 1 공유 조정 증폭기와, 상기 제 1 및 제 3 전류 감지 증폭기 각각으로부터의 출력들을 수신함과 아울러 상기 제 2 가변 슬로프 램프 발생기에 의해 제공된 상기 제 2 가변 슬로프 램프 신호의 슬로프를 조정하여 상기 제 5 및 제 6 트랜지스터들에 의해 제공된 전류를 조정하는 제 2 공유 조정 증폭기를 포함하며, 이에 의해 상기 제 1, 제 2 및 제 3 위상들을 의해 제공되는 전류들을 등화한다.
본 발명의 기타 특징들 및 이점들은 첨부 도면들을 참조하여 본 발명의 하기의 설명으로부터 자명하게 될 것이다.
하기에서, 본 발명은 도면들을 참조하여 하기의 상세한 설명에서 더욱 상세히 설명될 것이다.
도 1은 특히, 파워를 랩탑과 같은 휴대용 컴퓨터에 제공하기 위한 2-위상 컨버터의 전체 개략도를 도시한다.
도 2는 2-위상 컨버터의 블록도를 도시한다.
도 3은 도 2의 회로의 파형들을 도시한다.
도 4는 도 2의 회로의 추가적인 파형들을 도시한다.
도 5는 본 발명을 이용하는 3-위상 컨버터의 블록도이다.
도 1을 참조하면, 2-위상 벅 컨버터에 대한 블록도가 도시된다. 제어 칩(10)(그 블록도가 도 2에서 보다 상세히 설명됨)은 도 1에서 (12)로 참조된 다수의 디지털 입력들(VID0-VID5)을 수신한다. VID 입력들은 파워가 공급되는 마이크로프로세서로부터 수신되며, 이는 다양한 조건들 하에서 컨버터의 전압 출력들을 설정(set)하게 될 디지털 비트들이다. 예를 들어, 인텔 VR10 칩에 대해, 출력 전압은 칩 제조업자에 의해 결정되는 바와 같이, VID0 내지 VID5 상에 디지털 비트들의 설정에 의존하여 0.8375V 내지 1.6000V 내에서 변한다. 핀 VID_SEL이 프로세서 칩이 파워 공급되는지를 표시하는데에 사용되며, 이는 제어 칩(10)으로 하여금 VID 코드들을 해석할 수 있게 한다. 예를 들어, VID SEL이 접지된 경우에, 프로세서 칩은 INTEL VR10이며, VID 코드들은 이 칩에 적당한 전압을 제공하도록 해석될 것이다. 만일 VID_SEL이 VCC에 있는 경우에, 프로세서는 AMD ATHLON이 된다. 만일 VID_SEL이 개방된 경우에, 프로세서는 AMD HAMMER가 된다. ATHLON 칩에 대해, Vout 범위는 1.100 내지 1.850V이다. AMD HAMMER 칩에 대해, VOUT 범위는 0.800 내지 1.550V이 다. 모든 3개의 프로세서들에 대해, 모든 VID 비트들이 1인 때에, VOUT은 디스에이블(disable) 되거나 OFF된다.
파워는 적합한 전력원(전형적으로, 배터리 또는 AC-DC 변환기/정류기)로부터 VIN에 제공된다. 제어 칩(10)은 (14)에서 표시된 다중-위상 컨버터의 제 1 위상의 하이 측(high side) 및 로우 측(low side) 트랜지스터들 각각을 구동하기 위한 출력들(GATE H1 및 GATE L1)을 구비한다. 트랜지스터(H1)는 하이 측 트랜지스터이며, 트랜지스터(H2)는 로우 측 트랜지스터이다.
출력들(GATE H2 및 GATE L2)은 하이 측 트랜지스터(H2)와 로우 측 트랜지스터(L2)를 포함하는 제 2 위상(16)을 구동한다. 각 세트의 트랜지스터들은 하프 브리지 구성으로 배열되며, 이들의 공통 연결이 각 출력 인덕터들(L10 및 L20)에 제공된다. 인덕터들(L10 및 L20)의 타 단들은 함께 공통 출력 노드(VOUT+)에 결합된다. 출력은 VOUT+과 접지(VOUT-) 사이에 결합된 출력 캐패시터(COUT) 양단에서 취해진다.
출력 전압은 VOUTSNS+와 VOUSSNS- 사이에서 감지되는데, 이들은 각각 제어 칩(10)의 피드백(FB) 입력과 VOSNS- 입력에 인가된다. 각 위상에 대한 전류 감지들은 입력들(CSINP1 및 CSINP2) 각각에 제공된다. 전류는 무손실 평균 인덕터 전류 감지를 통해 감지된다. 제 1 위상에 대한 직렬 저항(RCS1)과 캐패시터(CCS1)가 인덕터(L10) 양단에 직렬로 연결된다. 캐패시터 양단의 전압이 감지된다. 저항(RCS1)과 캐패시터(CCS1)는, RCS1과 CCS1의 시상수가 인덕터 DC 저항에 의해 나뉘어지는 L10의 인덕턴스가 되는 인덕터의 시상수와 일치되도록 선택된다. 2개의 시상수들이 매칭되는 때에, CCS1 양단의 전압은 L10의 전류에 비례하며, 감지 회로는 마치 값(RL)(L10의 DC 저항)을 갖는 감지 저항만이 사용되는 것으로 취급될 수 있다. 시상수들의 부정합은 인덕터 DC 전류 측정에 영향을 미치지 않지만, 인덕터 전류의 AC 성분에 영향을 미친다. 하이 측 또는 로우 측 감지에 대한 인덕터 전류 감지의 이점은, 스위치 전류들에 관한 피크 정보 또는 샘플링 정보보다는 오히려 부하에 전달되는 실제 출력 전류가 감지된다는 것이다. 출력 전압은 실시간 정보에 기반하여 부하 라인을 만족하도록 위치될 수 있다. 인덕터와 직렬 연결된 감지 저항을 제외하고, 이는 단일 사이클 과도 응답을 지지할 수 있는 유일한 감지 방법이다. 다른 방법들은 부하 증가(로우 측 감지) 또는 부하 감소(하이 측 감지) 동안에 어떤 정보를 제공하지 않는다. 다른 제 2 위상은 감지 저항(RCS2) 및 캐패시터(CCS2)를 구비하며, 동일한 방식으로 작용한다.
제어 칩(10)의 블록도가 도 2에서 보다 상세히 도시된다. 트레일링 에지(trailing edge) 변조를 갖는 전압 모드 제어가 사용된다. 고이득, 넓은 대역폭 전압 타입 에러 증폭기(50)가 전압 제어 루프에서 사용된다. 출력 전압 감지는 입력(FB)에 제공되는데, 입력(FB)은 에러 증폭기의 반전 입력에 제공된다. 다른 비반전 입력이 전압 기준(VDAC)에 결합되는데, VDAC는 상기 도 1에서 도시되고 설명된 바와 같이 VID 및 VID_SEL 핀들에 의해 설정된다. 도 1의 VID_SEL 핀은 인텔 VR10 칩에 대해 접지된 것으로 도시된다. 다른 프로세서들(예를 들어, AMD HAMMER 또는 ATHLON 프로세서들)에 대해, VID_SEL 핀은 다른 전위에 연결되거나 개방된다. AMD HAMMER 프로세서에 대해, VID_SEL은 개방된다. AMD ATHLON 칩에 대해, VID_SEL은 VCC에 연결된다. VDAC의 설정은 에러 증폭기(50)에 대한 기준전압(VDAC)을 결정할 것이며, 이에 따라 출력 전압을 설정할 것이다.
제어 칩(10)은 외부 저항(ROSC)을 통해 프로그램가능한 발진기(60)를 포함한다. 발진기는 도 3A에서 도시된 바와 같이 내부 50% 듀티 사이클 톱니 신호를 발생한다. 도 3A의 50% 듀티 사이클 톱니 신호는, 제 1 위상과 제 2 위상의 RS 플립 플롭들(70 및 80)을 설정(set)하는 2개의 180°위상 차이 타이밍 펄스 신호들을 발생하는데에 사용된다. 타이밍 펄스들은 도 3B 및 3C에서 도시되며, 도 2에서 CLK1 및 CLK2로서 표시된다.
도 2 및 3을 참조하면, 각 플립 플롭(70 및 80)은 클록 펄스의 수신하에서 설정된다. 더욱이, 각 램프 전압이 각 PWM 비교기(90 및 100)의 비반전 입력들에 제공된다. 에러 증폭기(50) 출력은 PWM 비교기들 각각의 반전 입력들에 제공된다. PWM 비교기(90)에는 전류원(IROSC/2)으로부터 캐패시터(110)를 통한 전류 충전에 의해 제공되는 고정 슬로프 램프 전압이 제공된다. 플립 플롭(70)이 설정된 때에, 로우 측 스위치(L1)가 턴 오프되며, 하이 측 스위치(H1)가 턴 온된다. 또한, 도 4A. C 및 D를 참조한다. 캐패시터(110) 양단의 스위치(SW1)는 플립 플롭(70)의 QB 출력에 의해 개방되며, 이는 캐패시터(10)로 하여금 램프 전압을 PWM 비교기(90)에 제공하도록 충전을 시작하게 한다. 마찬가지로, 플립 플롭(80)에 의해 제어되는 타 위상에서, 클록 펄스의 수신하에서, 로우 측 구동기는 턴 오프되며, 하이 측 구동기는 턴 온되며, 스위치(SW2)가 플립 플롭(80)의 QB 출력에 의해 개방되는 때에, 캐패시터(120)가 충전하기를 시작한다.
제 1 위상에 대해, 캐패시터(110)는 스위칭 주파수(결과적으로, 퍼센트 듀티 사이클 당 대략 57 밀리볼트의 고정 슬로프 램프 율)에 비례하는 전류원에 의해 충전된다. 예를 들어, 정상 상태에서 동작하는 스위치 모드 듀티 사이클은 10 퍼센트이며, 내부 램프 진폭은 시작 지점으로부터 램프가 도 3D에 도시된 바와 같이, 에러 증폭기 출력 전압(EAOUT)을 교차하는 때까지 전형적으로 570 밀리볼트가 된다. 도 3D에서, PWM 비교기(90)의 비반전 입력에 제공되는 고정 슬로프 램프 신호가 그래프의 제 1 및 제 3 사분면들에서 도시된다.
대조적으로, 제 2 위상에 대한 PWM 비교기(100)에는 가변 슬로프 램프 전압이 제공되는데, 이는 도 3D의 제 2 및 제 4 사분면들에서 도시되고, 하기에서 더욱 상세히 설명될 것이다. 제 1 위상에 대해, PWM 램프 전압이 에러 증폭기 출력 전압을 초과하는 때에, 플립 플롭(70)은 리셋된다. 이는 하이 측 스위치(H1)를 턴 오프하며, 로우 측 스위치(L1)를 턴 온하며, 후속 클록 펄스까지 PWM 램프를 0.7V로 방전한다. 제 2 위상의 플립 플롭(80)과 비교기(100)는 유사한 방식으로 동작하지만, 하기에서 설명될 바와 같이, 비교기(100)의 비반전 입력에 제공되는 램프 신호의 슬로프는 가변된다.
각 플립 플롭(70, 80)이 리셋 우선(reset dominant)이 되면, 부하 단계(load step) 감소에 응답하여, 2개의 위상들이 수십 나노-초 이내에 제로(zero) 듀티 사이클이 되도록 한다. 클록 전압에 의해 게이트되는 턴-온과 함께 부하 단계 증가에 응답하여, 위상들은 중첩되며 100% 듀티 사이클로 된다. PWM 비교기의 공통 모드 입력 범위보다 큰 에러 증폭기 출력 전압이, PWM 램프 전압에 관계없이 100% 듀티 사이클을 발생시킨다. 이러한 구성은 에러 증폭기(50)가 항상 제어되고 있으며, 요구되는 경우에 0-100% 듀티 사이클을 요구할 수 있음을 보증한다. 또한, 대부분의 시스템들에서, 낮은 출력-대-입력 전압 비율이 제공된 경우에 적절한 부하 단계 감소에 대한 응답을 돕는다(favor). 인덕터 전류는 부하 과도 현상들에 응답하여 감소하기보다는 매우 급속하게 증가할 것이다.
이 제어 방법은 단일 사이클 과도 응답을 제공하도록 설계되는데, 여기서 인덕터 전류는 단일 스위칭 사이클 내의 부하 과도 현상들에 응답하여 변하게 되며, 이에 따라 파워 서플라이의 효율성을 최대화시킴과 아울러 출력 캐패시터 요건들을 최소화한다.
전술한 바와 같이, 비교기들(90 및 100)에 대한 램프 신호들은 서로 다르다. PWM 비교기(90)는 도 3D의 I 및 III 사분면들에 도시된 바와 같은 고정 슬로프 램프 전압을 수신한다. 대조적으로, PWM 비교기(100)는 자신의 비반전 입력에서 도 3D의 II 및 IV 사분면들에서 도시된 바와 같은 가변 슬로프 램프 전압을 수신한다. 이 가변 슬로프 램프 전압은 입력들(CSINP1 및 CSINP2)에 응답하여 공유 조정 에러 증폭기(130)에 의해 조정된다.
2개의 위상들 간의 전류 공유는 마스터-슬레이브 전류 공유 루프 토폴로지(topology)에 의해 달성된다. 제 1 위상 전류 감지 증폭기(140) 출력은 공유 조정 에러 증폭기(130)에 대한 가변 기준을 설정한다. 이후에, 공유 조정 에러 증폭기는 공유 조정 증폭기의 입력 에러가 제로가 되게 하기 위해, 도 3D에서 점선들로 도시된 바와 같이 슬로프를 조정함으로써 PWM 램프 2의 듀티 사이클을 조정할 것이 며, 결과적으로 2개의 위상들 간의 정확한 전류 공유를 발생한다.
바람직한 실시예에서, 램프 1에 비교할 때에 램프 2의 최대 및 최소 듀티 사이클 조정 범위는 0.5X 및 2.0X 마스터 또는 고정 슬로프(제 1 위상) 램프 신호에 제한된다. 이는 도 3D의 제 2 위상 PWM 비교기(100)에 제공되는 램프 전압의 슬로프에 의해 도시된다. 최소 듀티 사이클은 도 3D의 최고 슬로프를 갖는 램프 신호에 의해 도시된다. 최대 듀티 사이클은 도 3D의 최저 슬로프를 갖는 램프에 의해 도시된다.
전류 공유 루프의 교차 주파수(cross-over frequency)는 공유 루프가 출력 전압 루프와 상호동작하지 않도록, SCOMP 입력 단자에서 캐패시터로 프로그래밍될 수 있다. SCOMP 캐패시터는 25 마이크로암페어를 공급하고 싱크(sink)할 수 있는 트랜스컨덕턴스 스테이지에 의해 구동된다. 램프 2의 듀티 사이클(2)은 역으로 SCOMP 핀 상의 전압을 추적한다. 만일 전압(SCOMP)이 증가하는 경우에, PWM 비교기(즉, 제 2 위상 비교기)에 제공되는 램프의 슬로프는 증가할 것이며, 그리고 각 듀티 사이클은 감소할 것이며, 결과적으로 제 2 위상 출력 전류를 감소시킨다. 제한된 25 마이크로암페어 소스 전류 때문에, SCOMP 프리차지 회로(precharge circuit)가 사전조정(V(SCOMP))을 위해 포함되며, 따라서, PWM 비교기(100)에 제공되는 램프 신호의 듀티 사이클은 하이 측 트랜지스터들에 제공되는 임의의 게이트 펄스들 이전의 램프 1의 듀티 사이클과 일치하게 된다.
도 2 및 3에서 도시된 바와 같이, 고정 램프는 전류원(IROSC/2)으로부터 충전된다. 가변 슬로프 램프는 IROSC에서 충전되지만, 이는 전류를 0 내지 IROSCx3/4 범위로 싱크하는 가변 전류 싱크(190)에 의해 분로(shunt)된다. 따라서, 전류 충전 캐패시터(120)의 범위는 IROSC 내지 IROSC/4(즉, 고정 슬로프 램프 발생기 회로에서 2X 내지 1/2의 캐패시터(110) 충전 속도)의 범위이다.
도 4는 제 1 위상에 대한 다양한 조건들 하에서 PWM 동작 파형들을 도시한다. 제 2 위상은 PWM 램프 2가 PWM 램프 1과는 달리 가변 슬로프를 갖는 것을 제외하고 유사하다. 플립 플롭(70)에 제공되는 CLK1 펄스들이 도시된다. 에러 증폭기(50) 출력 전압(EAOUT)이 가변 부하 조건들에 대해 4B에서 도시된다. 도 4B의 좌측에서 도시된 바와 같이, PWM 비교기(90)에 대한 램프 전압(본원에서, PWM 램프 1로 표시됨)이 에러 증폭기(50) 출력 전압과 일치하는 때에, 도 4C 및 4D에서 도시된 바와 같이, 하이 측 트랜지스터는 턴 오프되며, 로우 측 트랜지스터는 턴 온된다. 후속 클록 펄스(CLK1)에서, 에러 증폭기 출력은 증가되며, 이는 출력 전압이 보다 높은 전류 수요들로 인해 강하되었음을 나타낸다. 따라서, 램프 전압은 보다 높은 전압 레벨로 증가된 이후에만 에러 증폭기 전압과 일치하게 될 것이다. 이는 하이 측 트랜지스터가 증가된 듀티 사이클을 가지게 되며, 즉 펄스폭이 도 4C에 도시된 바와 같이 더 길어지게 되며, 이에 따라 제 1 위상 인덕터에 공급되는 출력 전류가 증가됨을 보증할 것이다. 대응적으로, 로우 측 트랜지스터는 도 4D에서 도시된 바와 같이 보다 긴 기간 동안 오프될 것이다.
제 3 클록 펄스에 의해, 도 4에서 도시된 바와 같이, 에러 증폭기 입력은 거의 제로가 되며, 이에 따라 전류 수요들이 감소되었거나 혹은 고장이 있음을 나타낸다. 만일 에러 증폭기 출력 전압이 0.55 볼트 이하로 강하되는 경우에, 제로 퍼 센트 듀티 사이클 비교기(160)(도 2)는 또한 로우 측 트랜지스터를 턴 오프한다. 도시된 바와 같이, 하이 측 트랜지스터는 또한 이 기간 동안 오프된다.
도 4의 제 4 클록 펄스에 의해, 에러 증폭기 출력 전압은 다시 증가되며, 램프는 도 4B에서 도시되며, 게이트 구동들은 도 4C 및 4D에서 도시된다.
도 3C에서 도시된 바와 같이, 본 발명의 회로는 적어도 하나의 PWM 비교기들(다만, 모든 PWM 비교기들은 아님)에 대해 램프 전압의 슬로프를 조정함으로써 전류 공유를 허용한다. 2-위상 컨버터에 대해, 하나의 위상 만에 대한 램프 슬로프가 조정된다. 3-위상 컨버터에 대해, 2개의 램프 슬로프들이 조정된다. 비반전 입력에서 제공되는, 제 1 비교기(90)에 제공되는 램프의 슬로프는 도 3D의 고정 램프 1에 의해 도시되는 바와 같이 항상 일정하다. 예를 들어, 제 1 위상에서 요구되는 전류가 증가한 경우에, 이는 저항(RCS1 및 CCS1) 노드에서 감지될 것이다. 증가된 전류는 증폭기(140)의 비반전 입력에서 나타날 것이며, 이는 합산 스테이지(170)에 의해 전압(VDAC)에 부가된다. 합산 스테이지(170)의 증가된 출력은 공유 조정 에러 증폭기(130)의 비반전 입력에 제공되어, 공유 조정 에러 증폭기의 출력을 증가시킨다. 이는 전류원(190)을 통과하는 전류를 증가시키며, 캐패시터(120)로부터 전류를 분로시킴으로써, 캐패시터(120)를 충전하는데에 요구되는 시간을 증가시킨다. 슬로프는 보다 긴 듀티 사이클을 갖는 램프 2 파형에 의해 도 3D에 도시된 바와 같이 평평하게 될 것이다. 이는 PWM 비교기(100)의 출력이 보다 길게 로우(low)로 유지되게 할 것이며, 플립 플롭(80)이 설정으로 유지됨을 보증하며, 하이 측 트랜지스터(H2)가 보다 긴 시간 동안 온(on)으로 유지되게 하며, 이에 따라 제 2 위상으로 부터 이용가능한 전류를 증가시킬 것이다. 따라서, 제 2 위상은 제 1 위상에 의해 요구된 증가된 전류와 매칭하게 된다. 제 2 위상 전류가 증가함에 따라, 제 1 위상은 2개의 위상 전류들이 일치할 때까지 감소함으로써 보상될 것이다. 이는 제 2 위상에 의해 공급되는 전류가 증가함에 따라, 에러 증폭기 출력이 또한 감소할 것이기 때문에 발생한다.
유사하게, 감지 전압(CSINP2)에 의해 감지되는 바와 같이 제 2 위상 전류가 증가하는 경우에, 증폭기(150) 출력은 증가할 것이며, 따라서, 공유 조정 에러 증폭기(130)에 대한 반전 입력은 증가할 것이며, 이는 공유 조정 에러 증폭기의 출력을 감소시킨다. 이는 전류원(190)에 의해 분로되는 전류를 감소시킬 것이며, 이에 따라 캐패시터(120)를 보다 신속하게 충전시키며, 따라서, 램프 2 전압은 도 3D에서 표시되는 바와 같이 보다 큰 슬로프를 갖게 된다. 따라서, PWM 비교기 출력은 보다 신속하게 하이(high)로 되며, 플립 플롭(80)을 리셋시키며, 이에 따라 하이 측 트랜지스터(H2)를 턴 오프시킴으로써, 제 2 위상에 의해 공급되는 전류를 감소시킨다. 동시에, 에러 증폭기(50) 출력은 증가될 것이며, 이에 따라 2개의 위상들의 하이 측 트랜지스터들의 온 타임(on time)을 연장시킨다. 감소된 램프 2 슬로프에 의해 야기된 전류 감소를 보상하기 위해, 제 1 위상은 제 2 위상에 의해 공급된 전류 감소와 매칭하기 위한 전류를 공급할 것이다. 2개의 위상들에 의해 공급되는 전류는 공유 조정 에러 증폭기 양단의 에러가 제로(zero)로 구동되도록 구동될 것이다.
반대로, 제 1 위상 전류가 감소되는 경우에, 증폭기(130)의 비반전 입력은 감소될 것이며, 이는 증폭기(130) 출력이 감소되게 하며, 결과적으로 캐패시터(120)를 보다 신속하게 충전시키며, 제 2 위상의 하이 측 트랜지스터를 보다 신속하게 턴 오프시켜며, 제 2 위상 전류를 제 1 위상과 매칭하도록 감소시킨다.
제 2 위상 전류가 감소하는 경우에, 증폭기(130)의 반전 입력에서의 전압은 감소할 것이며, 캐패시터(120)를 보다 덜 신속하게 충전시키며, 제 2 위상 트랜지스터들에 의해 공급되는 전류를 증가시킨다. 제 1 위상 트랜지스터들은 이들이 제 2 위상 트랜지스터들과 매칭하도록 공급하는 전류를 감소시킴으로써 보상될 것이다. 일단 증폭기(130) 입력들이 일치하게 되면, 출력 위상 전류들이 일치하게 된다.
모든 경우들에서, 비록 에러 증폭기(50) 출력이 출력 전류 수요들을 추적하지만은(출력 전류 수요가 증가하는 때에 증가하며, 출력 전류 수요가 감소하는 때에 감소하지만은), 공유 조정 증폭기(130)는 복수의 위상들의 전류들을 등화(equalize)하도록 동작한다. 따라서, 비록 에러 증폭기(50)가 부하에 의해 요구되는 바와 같이 모든 위상들에서의 전류를 증가시키거나 혹은 감소시키도록 동작할 것이지만은, 공유 조정 증폭기는 모든 위상들에서의 부하 전류들을 등화하기 위해, PWM 비교기들을 가변 슬로프 램프 신호들에 의해 구동되게 함으로써, 위상들에 의해 공급되는 전류들을 증가시키거나 혹은 감소시키도록 동작할 것이다.
적응성 전압 포지셔닝(adaptive voltage positioning)은 부하 과도 현상들 동안의 출력 전압 편차들을 감소시킴과 아울러 최대 전류를 인출하는 때의 부하의 전력 소모를 줄이는데에 사용된다. 전압 포지셔닝에 관한 회로가 도 2에 도시된다. 저항(RFB)이 에러 증폭기(50)의 반전 입력(핀 FB)과 컨버터 출력 전압 사이에 연결된다. 그 값이 발진기 주파수(RROSC)를 프로그램한 동일 외부 저항에 의해 프로그램되는 내부 전류원(200)이 FB 핀으로부터 전류를 공급한다. FB 바이어스 전류는 RFB 양단에 포지셔닝 전압 강하를 발생시키는데, 이 전압 강하는 에러 증폭기(50) 입력들에서의 균형을 유지하기 위해 컨버터의 출력 전압이 V(VDAC)-I(FB)*RFB보다 낮게 되도록 한다. RFB는 DAC 전압보다 낮은 원하는 량의 고정 오프셋 전압을 프로그램하도록 선택된다.
VDRP 핀에서의 전압은 2개의 위상 전류 감지 증폭기들(140 및 150)의 평균이며, 이는 VDAC 전압과 모든 위상들의 평균 인덕터 전류의 합산을 나타낸다. VDRP 핀은 저항(RDRP)을 통해 FB 핀에 연결된다. 에러 증폭기(50)는 파워 서플라이 루프를 통해 FB 핀상의 전압이 VDAC와 일치하도록 한다. 따라서, RDRP를 통과하는 전류는 (VDRP-VDAC)/RDRP와 일치하도록 한다. 부하 전류가 증가함에 따라, VDRP 전압은 이에 따라 증가하며, 이는 RFB 전류를 증가시키며, 추가적으로 출력 조정된 전압을 보다 낮게 위치시키며, 이에 따라 출력 전압 감소가 부하 전류 증가에 비례하게 한다. 따라서, 컨버터의 드룹 임피던스(droop impedance) 또는 출력 임피던스는 저항(RDRP)에 의해 프로그램될 수 있다. 컨버터 출력 임피던스의 오프셋 및 슬로프는 VDAC 전압과 무관하다.
AMD는 수락가능 파워 서플라이 조정 윈도우를 AMD가 특정한 VID 테이블 전압들 근방 ±50mV로서 특정하였다. VID 테이블 전압들은 칩 제조업자들로부터의 사양 들에서 이용가능하다. 인텔은 VR-10,0에 대해 VID 테이블 전압들을 절대 최대 파워 서플라이 전압에서 특정하고 있다. 모든 3개의 DAC 옵션들을 갖기 위해, HAMMER 및 ATHLON DAC 출력 전압들은 AMD 사양들에서 리스트된 것보다 50mV 높게 사전-위치설정된다. 테스트 동안에, 디지털 대 아날로그 컨버터로부터 추가적인 50mV를 소멸(cancel)시키기 위해, 직렬 저항이 EAOUT과 FB 사이에 위치된다. IROSC와 일치하는 FB 바이어스 전류가 50mV 소멸 전압을 발생시킨다. 회로에서 이 50mV 소멸 저항으로 V(EAOUT)를 모니터링하여 VDAC 전압을 트리밍(trim) 함으로써 FB 바이어스 전류의 에러들이 역시 트리밍될 수 있다.
VDRP 핀 전압은 컨버터의 평균 전류와 DAC 전압의 합산을 나타낸다. 부하 전류는 VDRP 전압으로부터 VDAC 전압을 감산함으로써 얻어질 수 있다.
비록 본 발명이 2-위상 컨버터를 참조하여 설명되었지만은, 본 발명은 또한 2개 이상의 위상들에 적용가능하다. 예를 들어, 도 5는 3-위상 컨버터의 3개의 위상들 사이에서 공유되는 전류를 조정함에서 있어서 사용되는 본 발명을 도시한다. 2개의 공유 조정 증폭기들이 사용되며, 이들 각각은 각 캐패시터들(120 및 220)을 포함하는 가변 슬로프 램프 발생기를 조정한다. 공유 조정 증폭기(130)는 전류 감지 증폭기들(170 및 180)로부터 제 1 위상 및 제 2 위상으로부터의 입력들을 수신한다. 공유 조정 증폭기(230)는 전류 감지 증폭기들(170 및 290)로부터 제 1 위상 및 제 3 위상으로부터의 입력들을 수신한다. 이러한 방식으로, 공유 조정 증폭기(130)는 제 1 위상 및 제 2 위상을 등화하며, 공유 조정 증폭기(230)는 제 1 위상 및 제 3 위상을 등화하며, 이에 따라 모든 위상들의 전류들을 등화한다. 2-위상 컨버터에서와 같이, 제 1 위상은 고정 슬로프 램프 발생기를 이용한다.
비록 본 발명이 그 특정 실시예들에 관하여 설명되었지만은, 많은 다른 변화들 및 변형들 및 다른 사용들이 기술분야의 당업자들에게 자명하게 될 것이다. 따라서, 본 발명은 본원의 특정 개시에 국한되지 않으며, 하기의 청구범위에 의해서만 한정되어야 한다.

Claims (21)

  1. 다중 위상 DC-DC 컨버터로서,
    입력 전압 양단에 결합된 제 1 출력 트랜지스터 및 제 2 출력 트랜지스터를 포함하는 제 1 직렬 회로와, 여기서 제 1 출력 단자는 상기 제 1과 제 2 트랜지스터들 사이의 제 1 공통 연결에 제공되는 제 1 위상 전압을 포함하며;
    상기 입력 전압 양단에 직렬로 결합된 제 3 출력 트랜지스터 및 제 4 출력 트랜지스터들을 포함하는 적어도 하나의 제 2 직렬 회로와, 여기서 상기 제 2 출력 단자는 상기 적어도 하나의 제 2 직렬 회로의 상기 제 3 및 제 4 트랜지스터들 사이의 제 2 공통 연결에 제공되는 제 2 위상 전압을 포함하며;
    상기 제 1 출력 단자와 상기 컨버터의 츨력 전압 단자 사이에 결합된 제 1 출력 인덕터와;
    상기 제 2 출력 단자와 상기 컨버터의 출력 전압 단자 사이에 결합된 적어도 하나의 제 2 출력 인덕터와;
    상기 출력 전압 단자에 결합된 출력 캐패시터와;
    상기 제 1 및 제 2 트랜지스터들을 구동하는 제 1 펄스폭 변조기 회로와, 여기서 상기 제 1 펄스폭 변조기 회로는 제 1 펄스폭 변조기 비교기와 제 1 고정 슬로프 램프 발생기를 포함하며, 상기 제 1 고정 슬로프 램프 발생기는 고정 슬로프 램프 신호를 상기 제 1 펄스폭 변조기 비교기의 일 입력에 공급하며;
    상기 제 3 및 제 4 트랜지스터들을 구동하는 적어도 하나의 제 2 펄스폭 변 조기 회로와, 여기서 상기 적어도 하나의 펄스폭 변조기 회로는 제 2 펄스폭 변조기 비교기와 가변 슬로프 램프 발생기를 포함하며, 상기 가변 슬로프 램프 발생기는 가변 슬로프 램프 신호를 상기 제 2 펄스폭 변조기 비교기의 일 입력에 공급하며;
    상기 컨버터의 출력 전압과 기준 전압을 비교함과 아울러 에러 증폭기 출력 전압을 상기 제 1 및 제 2 펄스폭 변조기 비교기들 각각의 각 제 2 단자들에 제공하는 에러 증폭기와;
    상기 제 1 직렬 회로에 의해 제공되는 상기 컨버터의 제 1 위상에서의 위상 전류를 결정하는 제 1 전류 감지 증폭기와;
    상기 적어도 하나의 제 2 직렬 회로에 의해 제공되는 상기 컨버터의 적어도 하나의 제 2 위상에서의 위상 전류를 결정하는 적어도 하나의 제 2 전류 감지 증폭기와; 그리고
    상기 제 1 및 적어도 하나의 제 2 전류 감지 증폭기들 각각으로부터의 출력들을 수신함과 아울러 상기 가변 슬로프 램프 발생기에 의해 제공되는 상기 가변 슬로프 램프 신호의 슬로프를 조정하여 상기 적어도 하나의 제 2 직렬 회로에 의해 제공되는 전류를 조정함으로써, 상기 제 1 및 적어도 하나의 제 2 위상들에 의해 제공되는 전류들을 등화(equalize)하는 적어도 하나의 공유 조정 증폭기를 포함하는 것을 특징으로 하는 다중 위상 DC-DC 컨버터.
  2. 제 1항에 있어서, 상기 적어도 하나의 공유 조정 에러 증폭기는 제 1 입력 및 제 2 입력을 구비하며, 여기서 상기 제 1 및 제 2 전류 감지 증폭기들은 각 출력들을 상기 제 1 및 제 2 입력들에 제공하는 것을 특징으로 하는 다중 위상 DC-DC 컨버터.
  3. 제 1항에 있어서, 상기 고정 슬로프 램프 발생기는 제 1 캐패시터를 충전하는 제 1 전류원을 포함하는 것을 특징으로 하는 다중 위상 DC-DC 컨버터.
  4. 제 3항에 있어서, 상기 가변 슬로프 램프 발생기는 제 2 캐패시터를 충전하는 제 2 전류원과 가변 전류원을 포함하며, 이에 따라 상기 제 2 캐패시터로부터 전류를 분로(shunt)시켜 상기 제 2 캐패시터가 충전되는 속도를 변경시킴으로써, 상기 가변 슬로프 램프 신호의 슬로프를 가변하는 것을 특징으로 하는 다중 위상 DC-DC 컨버터.
  5. 제 4항에 있어서, 상기 제 1 캐패시터 양단에 결합된 제 1 스위칭 회로를 더 포함하며, 상기 스위칭 회로는 상기 제 1 캐패시터의 충전을 개시하도록 동작하는 것을 특징으로 하는 다중 위상 DC-DC 컨버터.
  6. 제 5항에 있어서, 상기 제 2 캐패시터 양단에 결합된 제 2 스위칭 회로를 더 포함하며, 상기 제 2 스위칭 회로는 상기 제 2 캐패시터의 충전을 개시하도록 동작하는 것을 특징으로 하는 다중 위상 DC-DC 컨버터.
  7. 제 4항에 있어서, 상기 제 2 전류원은 제 2 전류를 발생하며, 상기 제 1 전류원은 상기 제 2 전류의 절반과 일치하는 제 1 전류를 발생하며, 그리고 상기 가변 전류원은 상기 공유 조정 에러 증폭기의 출력에 응답하여 상기 제 2 전류원으로부터 제어 전류를 분로시키며, 제로(0)와 상기 제 2 전류의 3/4 사이의 범위에 있는 것을 특징으로 하는 다중 위상 DC-DC 컨버터.
  8. 2-위상 DC-DC 컨버터로서,
    입력 전압 양단에 결합된 제 1 출력 트랜지스터와 제 2 출력 트랜지스터를 포함하는 제 1 직렬 회로와, 여기서 제 1 출력 단자는 상기 제 1과 제 2 트랜지스터들 사이의 제 1 공통 연결에 제공되는 제 1 위상 전압을 포함하며;
    상기 입력 전압의 양단에 직렬 결합된 제 3 출력 트랜지스터와 제 4 출력 트랜지스터를 포함하는 제 2 직렬 회로와, 여기서 제 2 출력 단자는 상기 제 3과 제 4 트랜지스터들 사이의 제 2 공통 연결에 제공되는 제 2 위상 전압을 포함하며;
    상기 제 1 출력 단자와 상기 컨버터의 출력 전압 단자 사이에 결합된 제 1 출력 인덕터와;
    상기 제 2 출력 단자와 상기 컨버터의 출력 전압 단자 사이에 결합된 제 2 출력 인덕터와;
    상기 출력 전압 단자에 결합된 출력 캐패시터와;
    상기 제 1 및 제 2 트랜지스터들을 구동하는 제 1 펄스폭 변조기 회로와, 여 기서 상기 제 1 펄스폭 변조기 회로는 제 1 펄스폭 변조기 비교기와 제 1 고정 슬로프 램프 신호 발생기를 포함하며, 상기 제 1 고정 슬로프 램프 발생기는 고정 슬로프 램프 신호를 상기 제 1 펄스폭 변조기 비교기의 일 입력에 공급하며;
    상기 제 3 및 제 4 트랜지스터들을 구동하는 제 2 펄스폭 변조기 회로와, 여기서 제 2 펄스폭 변조기 회로는 제 2 펄스폭 변조기 비교기와 가변 슬로프 램프 발생기를 포함하며, 상기 가변 슬로프 램프 발생기는 가변 슬로프 램프 신호를 상기 제 2 펄스폭 변조기 비교기의 일 입력에 공급하며;
    상기 컨버터의 출력 전압과 기준 전압을 비교함과 아울러 에러 증폭기 출력 전압을 상기 제 1 및 제 2 펄스폭 변조기 비교기들 각각의 각 제 2 단자들에 제공하는 에러 증폭기와;
    상기 제 1 및 제 2 트랜지스터들에 의해 제공되는 상기 컨버터의 제 1 위상에서 위상 전류를 결정하는 제 1 전류 감지 증폭기와;
    상기 제 3 및 제 4 트랜지스터들에 의해 제공되는 상기 컨버터의 제 2 위상에서 위상 전류를 결정하는 제 2 전류 감지 증폭기와; 그리고
    상기 제 1 및 제 2 전류 감지 증폭기들 각각으로부터의 출력들을 수신함과 아울러 상기 가변 슬로프 램프 발생기에 의해 제공된 상기 가변 슬로프 램프 신호의 슬로프를 조정하여 상기 제 3 및 제 4 트랜지스터들에 의해 제공되는 전류를 조정함으로써, 상기 제 1 및 제 2 위상들에 의해 제공되는 전류들을 등화하는 공유 조정 증폭기를 포함하는 것을 특징으로 하는 2-위상 DC-DC 컨버터.
  9. 제 8항에 있어서, 상기 공유 조정 에러 증폭기는 제 1 입력 및 제 2 입력을 구비하며, 상기 제 1 및 제 2 전류 감지 증폭기들은 각 출력들을 상기 제 1 및 제 2 입력들에 제공하는 것을 특징으로 하는 2-위상 DC-DC 컨버터.
  10. 제 8항에 있어서, 상기 고정 슬로프 램프 발생기는 제 1 캐패시터를 충전하는 제 1 전류원을 포함하는 것을 특징으로 하는 2-위상 DC-DC 컨버터.
  11. 제 10항에 있어서, 상기 가변 슬로프 램프 발생기는 제 2 캐패시터를 충전하는 제 2 전류원과 가변 전류원을 포함하며, 이에 따라 상기 제 2 캐패시터로부터 전류를 분로시켜 상기 제 2 캐패시터가 충전되는 속도를 변경시킴으로써, 상기 가변 슬로프 램프 신호의 슬로프를 가변하는 것을 특징으로 하는 2-위상 DC-DC 컨버터.
  12. 제 11항에 있어서, 상기 제 1 캐패시터 양단에 결합된 제 1 스위칭 회로를 더 포함하며, 상기 스위칭 회로는 상기 제 1 캐패시터의 충전을 개시하도록 동작하는 것을 특징으로 하는 2-위상 DC-DC 컨버터.
  13. 제 12항에 있어서, 상기 제 2 캐패시터 양단에 결합된 제 2 스위칭 회로를 더 포함하며, 상기 제 2 스위칭 회로는 상기 제 2 캐패시터의 충전을 개시하도록 동작하는 것을 특징으로 하는 2-위상 DC-DC 컨버터.
  14. 제 11항에 있어서, 상기 제 2 전류원은 제 2 전류를 발생하며, 상기 제 1 전류원은 상기 제 2 전류의 절반과 일치하는 제 1 전류를 발생하며, 그리고 상기 가변 전류원은 상기 공유 조정 에러 증폭기의 출력에 응답하여 상기 제 2 전류원으로부터 제어 전류를 분로시키며, 제로와 상기 제 2 전류의 3/4 사이의 범위에 있는 것을 특징으로 하는 2-위상 DC-DC 컨버터.
  15. 다중 위상 컨버터의 출력 위상들 사이에서 부하 전류를 등화하는 방법- 여기서, 상기 컨버터는 입력 전압 양단에 결합된 제 1 출력 트랜지스터와 제 2 출력 트랜지스터를 포함하는 제 1 직렬 회로와, 여기서 제 1 출력 단자는 상기 제 1과 제 2 트랜지스터들 사이의 제 1 공통 연결에 제공되는 제 1 위상 전압을 포함하며; 상기 입력 전압 양단에 직렬 결합된 제 3 출력 트랜지스터와 제 4 출력 트랜지스터를 포함하는 적어도 하나의 제 2 직렬 회로와, 여기서 제 2 출력 단자는 상기 제 3과 제 4 트랜지스터들 사이의 제 2 공통 연결에 제공되는 제 2 위상 전압을 포함하며; 상기 제 1 출력 단자와 상기 컨버터의 출력 전압 단자 사이에 결합된 제 1 출력 인덕터와; 상기 제 2 출력 단자와 상기 컨버터의 출력 전압 단자 사이에 결합된 적어도 하나의 제 2 출력 인덕터와; 그리고 상기 출력 전압 단자에 결합된 출력 캐패시터를 포함하며 -으로서,
    상기 컨버터의 출력 전압과 기준 전압을 비교함과 아울러 에러 증폭기 출력 전압을 제 1 펄스폭 변조기 비교기와 적어도 하나의 제 2 펄스폭 변조기 비교기 각 각에 제공하는 단계와;
    상기 제 1 펄스폭 변조기 비교기로, 제 1 고정 슬로프 램프 신호와 상기 에러 증폭기 출력을 비교하는 단계와;
    상기 적어도 하나의 제 2 펄스폭 변조기 비교기로, 가변 슬로프 램프 신호와 상기 에러 증폭기 출력을 비교하는 단계와;
    상기 제 1 직렬 회로에 의해 제공되는 상기 컨버터의 제 1 위상에서 위상 전류를 결정하는 단계와;
    상기 적어도 하나의 제 2 직렬 회로에 의해 제공되는 상기 컨버터의 적어도 하나의 제 2 위상에서 위상 전류를 결정하는 단계와; 그리고
    상기 제 1 위상과 상기 적어도 하나의 제 2 위상에서 결정된 전류들에 응답하여, 상기 가변 슬로프 램프 신호의 슬로프를 조정하여 상기 적어도 하나의 제 2 직렬 회로에 의해 제공된 전류를 조정함으로써, 상기 제 1 위상과 적어도 하나의 제 2 위상에 의해 제공되는 전류를 등화하는 단계를 포함하는 것을 특징으로 하는 다중 위상 컨버터의 출력 위상들 사이에서 부하 전류를 등화하는 방법.
  16. 제 15항에 있어서, 제 1 전류원으로부터 제 1 캐패시터를 충전함으로써 상기 고정 슬로프 램프 신호를 발생하는 단계를 더 포함하는 것을 특징으로 하는 다중 위상 컨버터의 출력 위상들 사이에서 부하 전류를 등화하는 방법.
  17. 제 16항에 있어서, 제 2 전류원으로부터 제 2 캐패시터를 충전함으로써 상기 가변 슬로프 램프 신호를 발생함과 아울러 가변 전류원을 제공하며, 이에 따라 상기 제 2 캐패시터로부터 전류를 분로(shunt)시켜 상기 제 2 캐패시터가 충전되는 속도를 변경시킴으로써, 상기 가변 슬로프 램프 신호의 슬로프를 가변시키는 단계를 더 포함하는 것을 특징으로 하는 다중 위상 컨버터의 출력 위상들 사이에서 부하 전류를 등화하는 방법.
  18. 제 17항에 있어서, 상기 제 1 캐패시터의 충전을 개시하도록, 상기 제 1 캐패시터 양단에 결합된 제 1 스위칭 회로를 동작시키는 단계를 더 포함하는 것을 특징으로 하는 다중 위상 컨버터의 출력 위상들 사이에서 부하 전류를 등화하는 방법.
  19. 제 18항에 있어서, 상기 제 2 캐패시터의 충전을 개시하도록, 상기 제 2 캐패시터 양단에 결합된 제 2 스위칭 회로를 동작시키는 단계를 더 포함하는 것을 특징으로 하는 다중 위상 컨버터의 출력 위상들 사이에서 부하 전류를 등화하는 방법.
  20. 제 17항에 있어서, 상기 제 2 전류원은 제 2 전류를 발생하며, 상기 제 1 전류원은 상기 제 2 전류의 절반과 일치하는 제 1 전류를 발생하며, 그리고 상기 가변 전류원은 상기 제 2 전류원으로부터 제어 전류를 분로시키며, 제로(zero)와 상기 제 2 전류의 3/4 사이의 범위에 있는 것을 특징으로 하는 다중 위상 컨버터의 출력 위상들 사이에서 부하 전류를 등화하는 방법.
  21. 3-상 DC-DC 컨버터로서,
    입력 전압 양단에 결합된 제 1 출력 트랜지스터와 제 2 출력 트랜지스터를 포함하는 제 1 직렬 회로와, 여기서 제 1 출력 단자는 상기 제 1과 제 2 트랜지스터들 사이의 제 1 공통 연결에 제공되는 제 1 위상 전압을 포함하며;
    상기 입력 전압의 양단에 직렬 결합된 제 3 출력 트랜지스터와 제 4 출력 트랜지스터를 포함하는 제 2 직렬 회로와, 여기서 제 2 출력 단자는 상기 제 3과 제 4 트랜지스터들 사이의 제 2 공통 연결에 제공되는 제 2 위상 전압을 포함하며;
    상기 입력 전압의 양단에 직렬 결합된 제 5 출력 트랜지스터와 제 6 출력 트랜지스터를 포함하는 제 3 직렬 회로와, 여기서 제 3 출력 단자는 상기 제 5와 제 6 트랜지스터들 사이에 제 3 공통 연결에 제공되는 제 3 위상 전압을 포함하며;
    상기 제 1 출력 단자와 상기 컨버터의 출력 전압 단자 사이에 결합된 제 1 출력 인덕터와;
    상기 제 2 출력 단자와 상기 컨버터의 출력 전압 단자 사이에 결합된 제 2 출력 인덕터와;
    상기 제 3 출력 단자와 상기 컨버터의 출력 전압 단자 사이에 결합된 제 3 출력 인덕터와;
    상기 출력 전압 단자에 결합된 출력 캐패시터와;
    상기 제 1 및 제 2 트랜지스터들을 구동하는 제 1 펄스폭 변조기 회로와, 여 기서 상기 제 1 펄스폭 변조기 회로는 제 1 펄스폭 변조기 비교기와 제 1 고정 슬로프 램프 발생기를 포함하며, 상기 제 1 고정 슬로프 램프 발생기는 고정 슬로프 램프 신호를 상기 제 1 펄스폭 변조기 비교기의 일 입력에 공급하며;
    상기 제 3 및 제 4 트랜지스터들을 구동하는 제 2 펄스폭 변조기 회로와, 여기서 상기 제 2 펄스폭 변조기 회로는 제 2 펄스폭 변조기 비교기와 제 1 가변 슬로프 램프 발생기를 포함하며, 상기 제 1 가변 슬로프 램프 발생기는 제 1 가변 슬로프 램프 신호를 상기 제 2 펄스폭 변조기 비교기의 일 입력에 공급하며;
    상기 제 5 및 제 6 트랜지스터들을 구동하는 제 3 펄스폭 변조기 회로와, 여기서 상기 제 3 펄스폭 변조기 회로는 제 3 펄스폭 변조기 비교기와 제 2 가변 슬로프 램프 발생기를 포함하며, 상기 제 2 가변 슬로프 램프 발생기는 제 2 가변 슬로프 램프 신호를 상기 제 3 펄스폭 변조기 비교기의 일 입력에 공급하며;
    상기 컨버터의 출력 전압과 기준 전압을 비교함과 아울러 에러 증폭기 출력 전압을 상기 제 1, 제 2 및 제 3 펄스폭 변조기 비교기들 각각의 각 제 2 단자들에 제공하는 에러 증폭기와;
    상기 제 1 및 제 2 트랜지스터들에 의해 제공되는 상기 컨버터의 제 1 위상에서 위상 전류를 결정하는 제 1 전류 감지 증폭기와;
    상기 제 3 및 제 4 트랜지스터들에 의해 제공되는 상기 컨버터의 제 2 위상에서 위상 전류를 결정하는 제 2 전류 감지 증폭기와;
    상기 제 5 및 제 6 트랜지스터들에 의해 제공되는 상기 컨버터의 제 3 위상에서 위상 전류를 결정하는 제 3 전류 감지 증폭기와;
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    상기 제 1 공유 조정 증폭기와 상기 제 2 공유 조정 증폭기에 의해, 상기 제 1, 제 2 및 제 3 위상들에 의해 제공되는 전류들을 등화(equalize)하는 것을 특징으로 하는 3-상 DC-DC 컨버터.
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