KR20070030659A - 고체 촬상 장치 - Google Patents

고체 촬상 장치 Download PDF

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KR20070030659A
KR20070030659A KR1020060070670A KR20060070670A KR20070030659A KR 20070030659 A KR20070030659 A KR 20070030659A KR 1020060070670 A KR1020060070670 A KR 1020060070670A KR 20060070670 A KR20060070670 A KR 20060070670A KR 20070030659 A KR20070030659 A KR 20070030659A
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gate electrode
transfer gate
pixel
wiring
light receiving
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소우고 오타
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마쯔시다덴기산교 가부시키가이샤
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Abstract

픽셀 감도 특성의 유동을 줄이는 레이아웃 구성과, 높은 수율 및 고감도를 획득하는 고체 촬상 장치가 제공된다. PD(3a, 3b)의 광 수신 영역(20a, 20b), 전달 게이트 전극(4a, 4b) 및 FD(5)와 같은 픽셀(2a, 2b)내에 포함된 각각의 부분은, 행 방향으로 연장된 라인과, 열 방향으로 연장된 라인으로 구성된 외형을 갖는다. 픽셀 쌍이 포함하는 광 수신 영역(20a, 20b), 전달 게이트 전극(4a, 4b) 및 FD(5)는 상기 픽셀 쌍의 2개의 픽셀 사이에 연장된 직선에 대해 선대칭 방식으로 배치된다. 그리고, 리셋 트랜지스터(6) 및 증폭 트랜지스터(12)의 소스 영역 및 드레인 영역과, FD(5)은 열 방향으로 연장되는 직선으로 배치된다.

Description

고체 촬상 장치{SOLID-STATE PICKUP DEVICE}
도 1a는 본 발명에 따른 고체 촬상 장치를 나타내는 평면도,
도 1b는 본 발명에 따른 고체 촬상 장치의 단면도를 나타내는 도면,
도 2는 본 픽셀 영역의 평면도를 나타내는 도면,
도 3a는 분리 제조 공정을 설명하는 도면,
도 3b는 도 3a에 나타낸 공정의 다음 제조 공정을 설명하는 도면,
도 3c는 도 3b에 나타낸 공정의 다음 제조 공정을 설명하는 도면,
도 3d는 절연 제조 공정에 사용되는 마스크 패턴을 나타내는 도면,
도 4a는 게이트 전극 등의 제조 공정을 설명하는 도면,
도 4b는 도 4a에 나타낸 공정의 다음 제조 공정을 설명하는 도면,
도 4c는 도 4b에 나타낸 공정의 다음 제조 공정을 설명하는 도면,
도 4d는 게이트 전극 등의 제조 공정에 사용되는 마스크 패턴을 나타내는 도면,
도 5a는 포토 다이오드의 광 수신 영역의 제조 공정을 설명하는 도면,
도 5b는 도 5a에 나타낸 공정의 다음 제조 공정을 설명하는 도면,
도 5c는 도 5b에 나타낸 공정의 다음 제조 공정을 설명하는 도면,
도 5d는 게이트 전극 등의 제조 공정에 사용되는 마스크 패턴을 나타내는 도
도 6은 마스크가 열 방향으로 오정렬시 생성된 개구의 위치를 나타내는 도면,
도 7은 마스크가 열 방향으로 오정렬시 생성된 개구의 위치를 나타내는 도면,
도 8a는 도 1a에 나타낸 CMOS 센서의 와이어링 형성 절차를 설명하는 도면,
도 8b는 도 8a에 나타낸 절차 다음의 와이어링 형성 절차를 설명하는 도면,
도 9a는 전달 게이트 전극이 형성되는 공정과 다른 공정으로 전달 게이트 와이어링이 형성되는 경우에 와이어링 형성 절차를 설명하는 도면,
도 9b는 도 9a에 나타낸 절차 다음의 와이어링 형성 절차를 나타낸 도면,
도 9c는 도 9b에 나타낸 절차 다음의 와이어링 형성 절차를 나타낸 도면,
도 10a는 픽셀 쌍의 예를 나타내는 회로도,
도 10b는 픽셀 쌍의 다른 예를 나타내는 회로도,
도 11은 종래의 픽셀 쌍의 평면도,
도 12는 픽셀 영역의 평면도,
도 13은 이상적인 방식으로 위치된 레지스트 패턴의 개구의 위치를 나타내는 도면,
도 14는 마스크의 오정렬이 열방향으로 발생시에 생긴 레지스트 패턴의 개구의 위치를 나타내는 도면
본 발명은 포토 다이오드와 전달 게이트 전극을 포함하는 복수의 픽셀이 반도체 기판의 픽셀 영역에 배치된 고체 촬상 장치에 관한 것으로, 보다 상세하게는 2개의 인접한 픽셀이 플로팅 확산(floating diffusion)을 포함하는, 회로의 일부분을 공유하는 고체 촬상 장치에 관한 것이다.
근년에, CCD 형 및 MOS 형 이미지 센서(CMOS 공정 호환 가능한 센서)와 같은 이미지 촬상 장치의 소형화와 고해상도에 대한 요구가 늘어 왔다. 이러한 요구를 충족하는 데 단위 픽셀당 영역을 감소시키는 것이 효과적이므로, 다양한 회로 설계가 종래에 고안되어 왔다.
도 10a 및 도 10b는 종래에 제안(예를 들면 미국특허번호 제6,033,478의 상세설명 참조)된 CMOS 공정 호환 가능한 센서(이하 CMOS 센서라 함)의 픽셀 부분의 예를 도시한 회로도이다. 도 10a는 1개의 픽셀에 대해 4개의 트랜지스터가 필요한 4-트랜지스터 형 CMOS 센서의 예를 나타내고, 도 10b는 1개의 픽셀에 대해 3개의 트랜지스터가 필요한 3-트랜지스터 형 CMOS 센서의 예를 나타낸다. 본 발명의 상세한 설명에서, 이해를 용이하게 하기 위해, 도 10a 및 도 10b의 공통 기능의 구성요소에는 공통 참조 번호를 사용한다.
도 10a에서, 픽셀 쌍(1)은 인접한 줄에 2개의 픽셀(2a, 2b)로 구성된다. 픽셀(2a, 2b)은 포토 다이오드(3a, 3b)(이하에서 PD(3a, 3b)라 함)와 전달 게이트 전극(4a, 4b)로 각각 구성된다. 한편, 2개의 픽셀(2a, 2b)은 플로팅 확산(floating diffusion)(5)(이하에서 FD(5)라 함), 리셋 트랜지스터(6), 증폭 트랜지스터(12) 및 선택 트랜지스터(13)를 공유한다. 전달 트랜지스터는 PD(3a, 3b), 전달 게이트 전극(4) 및 FD(5)로 구성된다.
도 10b에 나타낸 픽셀 쌍(1)은 선택 트랜지스터(13)가 도 10a에 나타낸 픽셀 쌍(1)의 구성에서 제거된 구성을 가지며, 그에 따라 영역이 감소된다. 한편, FD(5)가 공유되지 않는 일반적인 CMOS 센서의 세부설명이 예를 들면, 일본특허공개공보 9-46596에 공개된다.
여기서, 도 10a 및 도 10b에 나타낸 회로에 의해 수행되는 공정을 간단히 서술한다. 소정 전압이 전달 게이트 전극(4a, 4b)에 인가될 경우, 노광 기간에 PD(3a, 3b)에 축적된 신호 전하는, FD(5)에 전달된다. 그때, 증폭 트랜지스터(12)의 게이트의 전위는 FD(5)에 전달된 신호 전하의 양에 대응하는 크기이고, 기준 전압(VDD)을 변형하여 발생되는 전압 신호가 수직 신호 라인(15)에 나타난다. 블루밍(blooming)을 방지하기 위해, PD(3a, 3b)에 노광이 수행되어 기준 전압(VDD)이 FD(5)에 인가되는 경우, 리셋 트랜지스터(6)가 온으로 제어된다. 따라서, FD(5) 내 전하가 외부로 방전되므로, FD(5)는 초기 상태로 제어된다.
한편, 상술한 회로를 실현하는 레이아웃은 상술한 미국특허번호 제6,033,478의 상세한 설명 등에 공개되어 있지 않지만, 일반적인 레이아웃은 도 11에 나타낸 바와 같다. 특히, 전달 게이트 전극(4a, 4b)은 열 방향(y축 방향)으로 인접한 PD(3a, 3b)의 광 수신 영역(20a, 20b)에 비스듬히 배치된다. 그리고, FD(5), 리셋 트랜지스터(6)의 소스 및 드레인 영역과, 증폭 트랜지스터(12)의 소스 및 드레인 영역은 행 방향(x-축 방향) 순으로 배치된다. 도 12는, 도 11에 나타낸 레이아웃에 서 픽셀 쌍(1)이 매트릭스 방식으로 픽셀 영역에 배치된 모습을 나타낸 도면이다.
본 발명의 발명자는 PD(3a, 3b)의 광 수신 영역(20a, 20b)을 형성하기 위한 마스크가 오정렬(misaligned) 방식으로 배치될 때 문제가 발생하는 것을 발견했다. 보다 상세하게는, 레지스트 패턴(resist pattern)의 개구(22a, 22b)가 도 13에 나타낸 바와 같이 형성되도록 마스크가 배치되어야 하지만, 오정렬로 인해 개구(22a, 22b)가 도 14에 나타낸 바와 같이 배치될 경우, 각 픽셀의 전달 트랜지스터의 특성 등이 변경된다. 전달 트랜지스터의 특성 등이 변경될 경우, 픽셀(2a, 2b)의 감도 특성이 유동하고, 좋은 품질(fine quality)을 갖는 이미지를 얻을 수 없고, 고체 촬상 장치에 치명적인 단점을 초래한다.
그러므로, 본 발명의 목적은 픽셀 감도 특성에서 유동이 감소된 레이아웃 구성과 높은 수율(yield) 및 높은 감도를 획득하는 고체 촬상 장치를 제공하는 것이다.
본 발명에 따른 고체 촬상 장치는, 각각이 포토 다이오드와, 상기 포토 다이오드에 축적된 전하를 플로팅 확산에 전달하는 전달 게이트 전극을 포함하는 복수의 픽셀로 구성된다. 픽셀 쌍은 열 방향으로 인접한 2개의 픽셀을 포함하고, 상기 픽셀 쌍은 플로팅 확산과, 상기 플로팅 확산에 게이트 전극이 연결된 MOS-형 증폭 트랜지스터를 공유한다. 픽셀은 반도체 기판 표면의 픽셀 영역에서 행 방향으로 배치된다. 각각의 픽셀 쌍에 포함된 2개의 포토 다이오드의 광 수신 영역, 2개의 전달 게이트 전극 및 1개의 플로팅 확산은, 행 방향으로 연장된 라인들과, 열 방향으 로 연장된 라인들로 구성되고 행 방향 순으로 배치된 외형을 가진다. 각각의 픽셀 쌍에 포함된 2개의 포토 다이오드의 광 수신 영역, 2개의 전달 게이트 전극 및 1개의 플로팅 확산은, 픽셀 쌍에 포함된 2개의 픽셀 사이에 연장된 직선에 대해 선대칭 방식으로 배치된다.
예를 들면, 광 수신 영역, 전달 게이트 영역 및 플로팅 확산은 긴 쪽이 열 방향으로 연장된 직선인 직사각형을 갖는다.
각 픽셀내 전달 게이트 전극에 연결된 와이어링은 2개의 픽셀 쌍의 광 수신 영역 사이에 행 방향으로 연장되고 전달 게이트 전극의 일단에 연결되는 제1 와이어링과, 제1 와이어링에 연결되고 전달 게이트 전극의 타단에 연결되며 플로팅 확산의 외부 테두리 부분을 따라 연장되며, 행 방향으로 인접한 픽셀 내에 마련된 제2 와이어링으로 구성될 수 있다.
고체 촬상 장치는 각 픽셀 쌍에 마련되며 기준 전위(potential)로 플로팅 확산에 연결되는, MOS 형 리셋 트랜지스터를 더 포함할 수 있으며, 증폭 트랜지스터와 리셋 트랜지스터의 소스 영역 및 드레인 영역과, 플로팅 확산은 열 방향으로 연장된 직선으로 배치될 수 있다.
픽셀 쌍에 포함된 리셋 트랜지스터의 게이트 전극과 그에 연결되는 와이어링은 픽셀 쌍과, 열 쌍에서의 인접한 픽셀 쌍 사이의 행 방향으로 연장된 직선상에 배치될 수 있다.
본 발명에 따른 레이아웃(layout)을 사용함으로써, 포토 다이오드의 광 수신 영역이 오정렬(misaligned)되게 형성되더라도, 각 픽셀의 감도 특성은 변경되지 않 으며, 그에 따라, 고품질 이미지를 제공할 수 있는 고체 촬상 장치를 생성한다.
본 발명의 이러한 목적과 다른 목적, 특징, 견지 및 이점은, 첨부 도면과 연결하여, 이하 본 발명의 상세한 설명으로부터 보다 명확해질 것이다.
(제1 실시예)
도 1a는 본 발명의 실시예에 따른 고체 촬상 장치의 픽셀 셀(CMOS 센서)의 레이아웃을 나타내는 평면도이며, 도 10b에 나타낸 회로를 실현한 레이아웃을 나타낸다. 도 1b는 도 1a의 A-A선에 따른 단면도를 나타내는 도면이다. 도 2는 픽셀 쌍(1)이 매트리스 방식(x 및 y 방향)으로 픽셀 영역에 배치된 모습을 나타낸 도면이다.
픽셀 쌍(1)은 열 방향(y 방향)으로 인접하게 배치된 2개의 픽셀(2a, 2b)로 구성된다. 픽셀(2a)은 포토 다이오드(3a)와 전달 게이트 전극(4a)을 가지고, 픽셀(2b)은 포토 다이오드(3b)와 전달 게이트 전극(4b)을 가진다. 픽셀(2a, 2b)은 플로팅 확산(5)(이하에서, FD(5)라 함), 리셋 트랜지스터(6) 및 증폭 트랜지스터(12)를 공유한다. 픽셀(2a, 2b)을 구성하는, PD(3a, 3b)의 광 수신 영역(20a, 20b), 전달 게이트 전극(4a, 4b) 및 FD(5)와 같은 각 부분은, 행 방향으로 연장된 선과 열 방향으로 연장된 선으로 구성된 외형을 가진다.
도 1a의 광 수신 영역(20a, 20b), 전달 게이트 전극(4) 및 FD(5)는 행 방향 순으로 배치되고, 긴 쪽이 열방향으로 연장된 선인 직사각형을 가지거나, 크기가 당른 직사각형을 결합한 형태를 가진다. 광 수신 영역(20a, 20b), 전달 게이트 전 극(4a, 4b) 및 FD(5)는 2개의 픽셀 쌍 사이에 연장된 직선에 대해 선대칭 방식으로 배치된다. 그리고, FD(5)와, 리셋 트랜지스터(6) 및 증폭 트랜지스터(12)의 소스 및 드레인 영역(7, 9, 11)은 열 방향으로 연장된 직선으로 배치된다. 도 2에 나타낸 바와 같이, 열 방향에서 광 수신 영역(20a, 20b)의 중심(o) 사이의 거리는 W1이고, 행 방향에서 광 수신 영역(20a, 20b)의 중심(o) 사이의 거리는 W2이다.
전달 게이트 전극(4a)은 2개의 와이어링, 즉 와이어링(14a-1, 14a-2)에 연결된다. 와이어링(14a-1)은 전달 게이트 전극(4a)의 양단 중 일단에 연결되고, 픽셀 쌍에 포함된 광 수신 영역(20a, 20b) 사이에 행 방향으로 연장된다. 와이어링(14a-2)은 전달 게이트 전극(4a)의 양단 중 타단에 연결되고, FD(5)의 외부 테두리를 따라 연장되며, 픽셀(2a)에 인접한 픽셀의 와이어링(와이어링(14a-1)에 등가)에 연결된다. 유사하게, 전달 게이트 전극(4b)은 광 수신 영역(20a, 20b) 사이에 행방향으로 연장된 와이어링(14b-1)과, FD(5)의 외부 테두리의 일부분을 따라 연장된 와이어링(14b-2)에 연결된다.
도 1a의 와이어링(14a-2)과 와이어링(14b-2) 사이의 거리(L3)는 전달 게이트 전극(4a, 4b) 아래의 활성 영역의 폭(L1)의 두배와, 그 사이의 절연(isolation)의 폭(L2)의 합한 길이보다 길다. 보다 상세하게는, 레이아웃을 0.25㎛ CMOS 룰(rule)을 이용하여 설계시, 활성 영역의 폭(L1)의 최소값은 0.4㎛이고, 절연(19)의 폭(L2)은 0.4㎛이므로, 거리(L3)는 1.2㎛보다 길다.
도 1a 및 도 1b에 나타낸 레이아웃을 갖는 고체 촬상 장치를 일반적인 포토리소그래피 기술(photolithographic technique)을 이용하여 제조시, 마스크의 오정 렬이 일어나는 경우에도 수율(yield) 감소를 억제하는 이점이 있다. 여기서, CMOS 센서를 제조하는 방법의 예를 간략하게 설명한다. 재료는 그 방법을 설명하는데 사용한 것에 한정되지 않고, 물론, 다른 절연 재료 및 전도성 재료가 사용될 수 있다.
먼저, STI(Shallow Trench Isolation) 또는 LOCOS(Local Oxidation of Silicon)인 절연(19)은 실리콘 기판(21)(반도체 기판)상에 형성된다. 도 3a, 3b, 3c를 참조하여 절연(19)을 형성하는 방법을 간략하게 설명한다. 실리콘 산화막(33)은 실리콘 기판(21)의 표면상에 형성되고, 질화 실리콘 막(32) 및 광 레지스트(31a)가 더 형성된다(도 3a). 다음에, 광 레지스트(31a)에 대한 노광 및 에칭이 마스크를 이용하여 수행되어 레지스트 패턴(31b)이 형성된다(도 3b). 레지스트 패턴(31b)을 이용하여, 실리콘 기판(21)의 표면에 에칭을 하여 이루어진 홈에 실리콘 산화막을 배치함으로써, 또는 실리콘 산화막(33)을 열산화(thermally-oxidizing)함으로써, 절연(19)이 형성된다(도 3c). 도 3d에서, 이 경우에 사용된 마스크(30)의 패턴이 도시된다. 이 패턴에서, 음영(hatching) 부분(들)은 절연(19)이 형성된 부분(들)을 나타내고, 검은 부분(들)은 활성 영역(들)(광 수신 영역(20a, 20b), FD(5) 및 전달 게이트 전극(4a, 4b) 바로 아래의 채널 영역과, 각 MOS 형 트랜지스터(증폭 트랜지스터(12) 및 리셋 트랜지스터(6))의 소스 드레인 영역(7, 9, 11)과 게이트 전극(8, 9, 10) 바로 아래의 채널 영역)을 나타낸다. 도 3d에 나타낸 바와 같이, 쌍(1)의 광 수신 영역(20a, 20b)과, FD(5)의 패턴은 행 방향으로 연장된 선(B)에 대하여 선대칭이다.
다음으로, 도 4a, 4b 및 4c를 참조하여, 전달 게이트 전극(4a, 4b)을 형성하는 방법; 14a-1, 14a-2, 14b-1, 14b-2에 연결되는 와이어링; 리셋 게이트 전극(8); 그에 연결되는 와이어링(18); 및 증폭 게이트 전극(10)을 설명한다. 먼저, 유도성 박막인 폴리실리콘 막(42)이, 그 표면에 형성된 실리콘 산화막(33)을 갖는 실리콘 기판(21)에 형성되고, 그 위에 광 레지스트(41a)가 형성된다(도 4a). 다음으로, 광 레지스트(41a)에 대한 노광 및 에칭이 마스크(40)를 이용하여 수행되어 레지스트 패턴(41b)이 형성된다(도 4b). 그리고, 레지스트 패턴(41b) 주위에 노광된 폴리 실리콘막(42) 및 실리콘 산화막(33)에 대한 에칭이 수행되어, 각 게이트 전극(4, 8, 10), 와이어링(14, 18) 및 절연막(43)이 형성된다(도 4c). 도 4d에서, 이 경우에 사용되는 마스크(40)의 패턴이 도시된다. 이 패턴에서, 음영부분(들)은 각 게이트 전극(4, 8, 10)과 와이어링(14, 18)이 형성된 부분(들)을 나타낸다. 도 4d에 나타낸 바와 같이, 쌍(1)에서, 전달 게이트 전극(4a, 4b)과 14a-1, 14a-2, 14b-1, 14b-2에 연결된 와이어링의 패턴은 행 방향으로 연장된 선(B)에 대해 선대칭이다.
다음으로, 도 5a, 5b, 5c를 참조하여, PD(3a, 3b)의 광 수신 영역(20a, 20b)을 형성하는 방법을 서술한다. 먼저, 광 레지스트(51a)는 실리콘 기판(21)에 형성된다(도 5a). 다음으로, 광 레지스트(51a)에 대한 노광 및 에칭이 마스크(50)를 이용하여 수행되어 레지스트 패턴(51b)이 형성된다(도 5b). 그리고, 비소(arsenic)와 같은 불순물의 이온이 실리콘 기판(21)상의 레지스트 패턴(51b)의 개구(22a, 22b)에 주입되고, 그에 따라 광 수신 영역(20a, 20b)을 형성한다(도 5c). 도 5d에서, 이 경우에 사용되는 마스크 패턴을 나타낸다. 도 5d에서, 음영 부분(들)은 PD(3a, 3b)의 광 수신 영역(20a, 20b)이 형성되는 부분(들)을 나타낸다. 도 5d에 나타낸 바와 같이, 쌍(1)의 광 수신 영역(20a, 20b)의 패턴은 행 방향으로 연장된 선(B)에 대해 선대칭이다.
상술한 바와 같이, 절연(19)을 형성하는 마스크(30), 각 전극 등을 형성하는 마스크(40), PD(3a, 3b)의 광 수신 영역(20a, 20b)을 형성하는 패턴은 행 방향으로 연장된 선과 열 방향으로 연장된 선으로 구성된 외형을 가진다. 따라서, 마스크(50)의 배치가 오정렬이고, 레지스트 패턴(41a, 41b)의 개구(22a, 22b)가 적절한 위치로부터 행 또는 열 방향으로 빗나가더라도, 개구(22a, 22b) 주위에 노광된 전달 게이트 전극(4a, 4b)의 영역이 변경되지 않는다. 그러므로, 쌍(1)내 픽셀(2a, 2b)의 전달 트랜지스터의 특성이 변경되지 않고, 그에 따라 픽셀(2a, 2b)의 감도 특성은 변경되지 않는다. 그러므로, 상술한 레이아웃을 채택함으로써, 고감도 및 고품질 이미지를 얻을 수 있는 고체 촬상 장치가 좋은 수율로 제조될 수 있다. 도 6 및 도 7에서 점선은, 마스크(30)의 배치가 오정렬인 경우, 얻어지는 광 수신 영역(20a, 20b)을 나타낸다.
한편, 상술한 바와 같이, 전달 게이트 전극(4)에 연결된 와이어링이 전달 게이트 전극(4)용 와이어링과 같은 공정을 이용하여 형성될 때, 알루미늄 와이어링과 같은 와이어링이 별개의 공정으로 형성되는 경우에 비하여, 많은 제조 공정이 줄여질 수 있다. 도 8a 및 도 8b는 도 1a에 나타낸 CMOS 센서내 와이어링을 형성하는 절차를 나타낸다. 간단히 설명하면, 열 방향으로 연장되고 증폭 트랜지스터(12)의 드레인 영역(11)의 접점(C5)에 연결되는 수직 신호라인(15)이 형성된다. 또한, 접 점(C1, C2, C4)에 연결되고 열 방향으로 연장된 와이어링, 즉, 증폭 트랜지스터(12)의 게이트 전극(10)과 리셋 트랜지스터의 소스 영역(7)에, FD(5)를 연결하는 와이어링(16)이 형성된다(도 8a). 수직 신호라인(15)은 각 픽셀로부터 외측으로 이미지 신호를 독출하기 위한 와이어링이다. 마지막으로, 증폭 트랜지스터(12)의 소스 영역(9)(또는 리셋 트랜지스터(6)의 드레인 영역)에 마련된 접점(C3)에 연결되고, 열 방향으로 연장된 와이어링(17)이 형성된다(도 8b).
도 9a, 9b 및 9c는, 전달 게이트 전극(4a, 4b)의 와이어링이, 전달 게이트 전극(4a, 4b)과 집적되지 않은 알루미늄 와이어링인 경우, 와이어링 형성 절차를 나타낸다. 전달 게이트 전극(4a, 4b)의 와이어링이 알루미늄 와이어링인 경우, 본 발명에 따른 CMOS 센서내 많은 와이어링 레이어와 비교하여, 많은 와이어링 레이어가 증가한다. 본 발명에 따른 CMOS 센서에서와 같이, 전달 게이트 전극(4a, 4b)과 집적되도록, 와이어링(14a-1, 14a-2, 14b-1, 14b-2)을 형성함으로써 많은 와이어링 레이어가 줄어들 경우, 보다 나은 감도 특성이 얻어질 수 있다. 즉, 와이어링의 총수를 줄이는 것이, 입사광이 와이어링에 의해 차단되는 영역을 줄이므로, 그에 따라 광 수신 영역(20a, 20b)이 더 커지게 된다.
물론, 본 발명에 따른 레이아웃 방법은, 포토리소그래피를 이용하여 제조되는 다양한 고체 촬상 장치와, 3개 이상의 복수의 픽셀이 회로의 일부분을 공유하는 CMOS 센서에 적용할 수 있다.
고체 촬상 장치는 촬상 기능을 갖는 이동 전화 단말기, 디지털 카메라, 복사기, 팩시밀리기 등과 같은 다양한 장치에 이용될 수 있다. 그리고, 본 발명에 따른 광 수신 요소(element)는 태양 셀(solar cell)에 적용할 수 있다.
발명을 상세하게 서술하였으나, 전술한 상세 설명은 모든 견지에서 예시이고 한정하는 것은 아니다. 많은 다른 변경 및 수정이 본 발명을 벗어나지 않고 고안될 수 있다.
본 발명에 따른 레이아웃을 사용함으로써, 포토 다이오드의 광수신 영역이 오정렬되게 형성되더라도, 각 픽셀의 감도 특성은 변경되지 않으며, 그에 따라, 고품질 이미지를 제공할 수 있는 고체 촬상 장치가 제공된다.

Claims (5)

  1. 고체 촬상 장치로서,
    각각이, 포토 다이오드와, 상기 포토 다이오드 내에 축적된 전하를 전달하는 전달 게이트 전극을 포함하고, 반도체 기판의 표면의 픽셀 영역에 배치되는 복수의 픽셀들;
    각각이, 열 방향으로 인접한 두 개의 픽셀을 포함하는 픽셀 쌍에 마련되는 복수의 플로팅 확산 및;
    상기 플로팅 확산에 각각 연결되는 게이트 전극을 각각 갖는 복수의 MOS형 증폭 트랜지스터를 포함하며,
    상기 포토 다이오드의 광 수신 영역들, 상기 전달 게이트 전극, 상기 플로팅 확산은, 행 방향으로 연장된 선과 열 방향으로 연장된 선으로 구성된 외형을 가지며, 상기 픽셀 쌍에 포함된 포토 다이오드 쌍 사이에 연장된 직선에 대해, 선대칭 방식으로 배치되는 고체 촬상 장치.
  2. 청구항 1에 있어서,
    상기 광 수신 영역, 상기 전달 게이트 전극 및 상기 플로팅 확산은 긴 쪽이 열 방향으로 연장된 직선인 직사각형을 갖는, 고체 촬상 장치.
  3. 청구항 1에 있어서,
    상기 전달 게이트 전극에 연결되는, 각 픽셀 내 와이어링은,
    상기 픽셀 쌍의 상기 광 수신 영역들 사이에 행 방향으로 연장되며, 상기 전달 게이트 전극의 일단에 연결되는 제1 와이어링과,
    상기 플로팅 확산의 외부 테두리의 일부분을 따라 연장되고, 상기 전달 게이트 전극의 타단과, 행 방향으로 인접한 픽셀 내에 마련되는 제1 와이어링에 연결되는 제2 와이어링을 포함하는 고체 촬상 장치.
  4. 청구항 1에 있어서,
    각각이 상기 픽셀 쌍 내에 마련되고, 기준 전위로 상기 플로팅 확산에 연결되는 복수의 MOS 형 리셋 트랜지스터를 더 포함하고,
    상기 증폭 트랜지스터의 소스 영역 및 드레인 영역과, 상기 리셋 트랜지스터의 소스 영역 및 드레인 영역과, 상기 플로팅 확산은 열 방향으로 연장된 직선에 배치되는 고체 촬상 장치.
  5. 청구항 4에 있어서,
    픽셀 쌍 내에 마련된 상기 리셋 트랜지스터의 게이트 전극과 그에 연결되는 와이어링은 상기 픽셀 쌍과, 열 쌍에서의 인접한 픽셀 쌍 사이의 행 방향으로 연장되는 직선상에 배치되는 고체 촬상 장치.
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* Cited by examiner, † Cited by third party
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KR101455517B1 (ko) * 2012-07-13 2014-10-27 가부시끼가이샤 도시바 고체 촬상 장치

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