KR20070023835A - 플리커 잡음을 감소시킬 수 있는 반도체 회로 - Google Patents

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Abstract

플리커 잡음을 감소시킬 수 있는 반도체 회로가 개시된다. 상기 반도체 회로는 네가티브-컨덕턴스 발생기와 바디 바이어스 전압 공급회로를 구비한다. 상기 네가티브-컨덕턴스 발생기는 각각이 바디를 구비하며 네가티브-컨덕턴스를 발생시키기 위하여 크로스-접속된 전계 효과 트랜지스터 쌍을 구비한다. 상기 바디 바이어스 전압 공급회로는 크로스-접속된 전계 효과 트랜지스터 쌍에서 발생되는 플리커 잡음을 제거하기 위하여 상기 크로스-접속된 전계 효과 트랜지스터 쌍 각각의 바디와 소스에 포워드 바이어스(forward bias) 전압이 공급되도록 상기 크로스-접속된 트랜지스터 쌍 각각의 바디로 바디 바이어스 전압을 공급한다. 전계 효과 트랜지스터는 NMOS 트랜지스터 또는 CMOS트랜지스터인 것이 바람직하다. 상기 반도체 회로는 전압 제어 발진기 또는 위상 동기 루프에서 사용된다.
플리커 잡음, 위상 잡음

Description

플리커 잡음을 감소시킬 수 있는 반도체 회로{Semiconductor circuit for reducing flicker noise}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 종래의 전압 제어 발진기에 구현된 네가티브-컨덕턴스 발생기의 회로도를 나타낸다.
도 2는 본 발명의 실시예에 따른 바디 바이어스 전압 공급회로와 네가티브-컨덕턴스 발생기를 구비하는 전압 제어 발진기의 회로도를 나타낸다.
도 3은 바디 바이어스 전압 공급회로를 구비하지 않는 종래의 전압 제어발진기의 위상잡음과 상기 바디 바이어스 전압 공급회로를 구비하는 본 발명에 따른 전압 제어발진기의 위상잡음을 나타낸다.
도 4는 본 발명에 따른 전압 제어 발진기를 구비하는 PLL의 블락도를 나타낸다.
본 발명은 반도체 회로에 관한 것으로, 보다 상세하게는 플리커 잡음 또는 위상 잡음을 감소시킬 수 있는 반도체 회로와 상기 반도체 회로를 구비하는 전압 제어 발진기에 관한 것이다.
전압 제어 발진기(voltage controlled oscillator; VCO)는 위상 동기 루프(phase locked loop), 아날로그 음향 합성장치, 이동통신 단말기 등에서 주로 사용되며, 외부로부터 인가된 제어전압에 응답하여 원하는 발진 주파수를 갖는 신호를 출력하는 장치이다.
상기 VCO의 위상 잡음(phase noise)은 상기 VCO의 성능을 결정하는 중요한 요소이다. 따라서 상기 VCO의 위상 잡음이 작으면 작을수록 상기 VCO의 성능은 좋아진다. 상기 VCO의 위상 잡음의 주원인은 플리커 잡음 또는 1/f 잡음이라고 불리는 잡음이다.
도 1은 종래의 전압 제어 발진기에 구현된 네가티브-컨덕턴스 발생기의 회로도를 나타낸다. 도 1을 참조하면, 전압 제어 발진기(10)는 네가티브-컨덕턴스 발생기(negative-conductance generator; 20)와 LC-탱크(LC tank; 30)를 구비한다.
주파수 원(frequence source)인 네가티브-컨덕턴스 발생기(20)는 네가티브-컨덕턴스를 이용하여 소정의 주파수를 갖는 신호를 발생하고, 인덕터(L)와 커패시터(C)를 구비하는 상기 LC-탱크(30)는 상기 소정의 주파수를 갖는 신호와 제어전압(Vctl)에 응답하여 원하는 주파수를 갖는 신호를 발생한다.
도 1을 참조하면, 크로스-접속된 NMOS 트랜지스터들(21과 23)각각의 바디(body)는 접지전원(VSS)에 접속되어 있으므로, 상기 크로스-접속된 NMOS 트랜지스터들(21과 23) 각각은 플리커 잡음(flicker)에 영향을 많이 받았다. 따라서 상기 크로스-접속된 NMOS 트랜지스터들(21과 23)을 구비하는 VCO(10)는 위상 잡음에 취약한 문제점이 있다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 플리커 잡음 또는 위상 잡음을 감소시킬 수 있는 반도체 회로 또는 상기 반도체 회로를 구비하는 VCO를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 반도체 회로는 네가티브-컨덕턴스 발생기와 바디 바이어스 전압 공급회로를 구비한다. 상기 네가티브-컨덕턴스 발생기는 각각이 바디를 구비하며 네가티브-컨덕턴스를 발생시키기 위하여 크로스-접속된 전계 효과 트랜지스터 쌍을 구비한다. 상기 바디 바이어스 전압 공급회로는 크로스-접속된 전계 효과 트랜지스터 쌍에서 발생되는 플리커 잡음을 제거하기 위하여 상기 크로스-접속된 전계 효과 트랜지스터 쌍 각각의 바디와 소스에 포워드 바이어스(forward bias) 전압이 공급되도록 상기 크로스-접속된 트랜지스터 쌍 각각의 바디로 바디 바이어스 전압을 공급한다.
상기 반도체 장치는 전압 제어 발진기 또는 위상 동기 루프에 사용될 수 있다. 상기 바디 바이어스 전압 공급회로는 NMOS 트랜지스터들 또는 CMOS 트랜지스터들로 구성된 전압 제어 회로에서 NMOS 트랜지스터들의 바디와 소스의 접합에 포워드 바이어스 전압을 공급한다.
상기 바디 바이어스 전압 공급회로는 전류 발생회로와 전압 발생회로를 구비 한다. 상기 전류 발생회로는 제1단자, 상기 크로스-접속된 전계 효과 트랜지스터 쌍 각각의 바디에 접속된 제2단자, 및 상기 인에이블 신호를 수신하는 게이트를 구비하는 트랜지스터와 전원과 상기 제1단자 사이에 접속된 저항을 구비한다.
상기 전압 발생회로는 상기 크로스-접속된 전계 효과 트랜지스터 쌍 각각의 바디와 접지전압 사이에 접속된 다이오드 또는 저항을 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 실시예에 따른 바디 바이어스 전압 공급회로와 네가티브-컨덕턴스 발생기를 구비하는 전압 제어 발진기의 회로도를 나타낸다. 도 2를 참조하면, 본 발명에 따른 VCO(100)는 네가티브-컨덕턴스 발생기(110), 바디 바이어스 전압 공급회로(130), 전류원(150), 및 LC-탱크(170)를 구비한다.
네가티브-컨덕턴스 발생기(110)는 크로스-접속된 트랜지스터들(111과 113)을 구비하며, 이들(111과 113)을 이용하여 네가티브-컨덕턴스를 발생한다. 상기 크로스-접속된 트랜지스터들(111과 113) 각각은 NMOS 트랜지스터 또는 CMOS 트랜지스터로 구현될 수 있다. 또한, 상기 크로스-접속된 트랜지스터들(111과 113) 각각은 트리플-웰(triple-well) CMOS 공정으로 제조될 수도 있다.
바디 바이어스 전압 공급회로(130)는 각 트랜지스터(111과 113)의 바디(B)와 소스(S)의 접합 바이어스 전압이 포워드 바이어스 상태가 되도록 소정의 양의 전압을 상기 바디(B)로 공급한다. 즉, 바디 바이어스 전압 공급회로(130)는 NMOS 트랜지스터들 또는 CMOS 트랜지스터들로 구성된 전압 제어 발진기에서 NMOS 트랜지스터들의 바디와 소스의 접합에 포워드 바이어스 전압을 공급한다.
바디 바이어스 전압 공급회로(130)는 전류 발생회로(131)와 전압 발생회로(137)를 구비한다. 상기 전류 발생회로(131)는 저항(133)과 스위칭 회로(135)를 구비한다. 상기 저항은 전원(VDD)과 상기 스위칭 회로(135)의 일단에 접속되고, 상기 스위칭 회로(135)는 인에이블 신호(EN)에 응답하여 소정의 전류(I1)를 노드(132)로 공급한다. 상기 스위칭 회로(135)는 상기 인에이블 신호(EN)에 응답하여 스위칭되는 MOS트랜지스터로 구현될 수 있다.
상기 전압 발생회로(137)는 노드(132)와 접지 전원(VSS) 사이에 접속되고, 각 트랜지스터(111과 113)의 바디와 소스의 접합 바이어스 전압이 양의 전압이 되도록 소정의 전압을 발생한다.
예컨대, 소스 노드(S)에 0.2V의 전압이 걸려있는 상태에서 바디 노드(B)를 접지전원(VSS)에 접속하면, 바디와 소스의 접합 바이어스 전압은 -0.2V가 된다. 따라서 상기 전압 발생회로(137)는 0.2V 이상의 전압을 각 트랜지스터(111과 113)의 바디로 공급하면, 각 트랜지스터(111과 113)의 바디와 소스의 접합 바이어스 전압은 양의 전압이 될 수 있다.
본 발명에 따른 상기 전압 발생회로(137)는 다이오드(139)로 구현될 수 있 다. 따라서 상기 전압 발생회로(137)는 대략 0.7V의 전압을 발생하므로, 각 트랜지스터(111과 113)의 바디와 소스의 접합 바이어스 전압은 대략 0.5V가 된다. 상기 다이오드(139)는 소정의 저항값을 갖는 저항으로 대체될 수 있다.
상기 전압 발생회로(137)에 의하여 각 트랜지스터(111과 113)의 바디와 소스의 접합 바이어스 전압이 양의 전압이 될 때, 각 트랜지스터(111과 113)의 드레인에서의 전류 잡음 전력 스펙트럴 덴시티(current noise power spectral density; Sid)는 수학식 1과 같다.
Figure 112005046877810-PAT00001
여기서, VT(=kT/q)는 열 전압(thermal voltage)이고, k는 볼쯔만 상수(Boltzmann's constant)이고, q = 1.6×10-16(C)이고, λ는 전자의 터널링 상수(tuneling constant)이고, T는 절대온도이고, Cox는 단위 영역당 산화 커패시턴스(oxide capacitance per unit area)이고, Cd는 단위 영역당 디플리션 레이어 커패시턴스(delpetion layer capacitance)이고, CT는 단위 영역당 인터페이스 전하 커패시턴스(interface charge capacitance)이고, Nt는 단위 영역당 트랩 캐리어 덴시티(trap carrier density)이고, Qn은 단위 영역당 인버젼 캐리어 덴시티 (inversion carrier density)이고, L은 유효 채널 길이이고, W는 유효 채널 폭이고, γ는 0.8 내지 1.2의 범위를 갖는 지수(exponent)이다.
수학식 1을 참조하면, 각 트랜지스터(111과 113)의 바디와 소스에 포워드 바이어스 전압이 공급되면, 상기 전류 잡음 전력 스펙트럴 덴시티(Sid)는 디플리션 레이어 커패시턴스(Cd)의 증가로 감소한다. 따라서 각 트랜지스터(111과 113)의 플리커 잡음(또는 1/f 잡음)은 감소한다. 따라서 상기 바디 바이어스 전압 공급회로(130)를 구비하는 VCO의 위상 잡음은 감소한다.
전류원(150)은 정전류원(151)과 전류 미러를 형성하는 트랜지스터들(153과 157)을 구비한다. 각 트랜지스터들(153과 157)의 바디는 노드(132)에 접속된다. 즉, 바디 바이어스 전압 공급회로(130)는 각 트랜지스터들(153과 157)의 바디와 소스의 접합 바이어스 전압이 포워드 바이어스 전압이 되도록 소정의 전압을 각 트랜지스터들 (153과 157)의 바디로 공급한다. 따라서 각 트랜지스터들(153과 157)의 플리커 잡음이 감소한다.
당업계에서 잘 알려진 바와 같이 상기 LC-탱크(170)는 L-C 공진기로서, 네가티브-컨덕턴스 발생기(110)에 의하여 발생된 소정의 주파수를 갖는 신호와 제어전압(Vctrl)에 기초하여 원하는 주파수를 갖는 신호(Vout)를 발생한다.
도 3은 바디 바이어스 전압 공급회로를 구비하지 않는 종래의 전압 제어발진기의 위상잡음과 상기 바디 바이어스 전압 공급회로를 구비하는 본 발명에 따른 전압 제어발진기의 위상잡음을 나타낸다.
도 3을 참조하면, 본 발명에 따른 전압 제어발진기의 위상 잡음은 종래의 전압 제어발진기의 위상잡음보다 오프셋 주파수(100Khz)에서 약 2.3dB정도 감소하고, 1MHz에서 약 1dB정도 개선된다.
도 4는 본 발명에 따른 전압 제어 발진기를 구비하는 PLL의 블락도를 나타낸다. 도 4를 참조하면, 본 발명에 따른 PLL은 위상 검출기(210), 저역 통과 필터(220), 및 VCO(100)을 구비한다.
위상 검출기(210)는 입력신호(Vin)의 위상과 출력신호(Vout)의 위상을 비교하고 이들의 차이에 상응하는 검출신호를 발생한다.
저역 통과 필터(220)는 상기 위상 검출기(210)로부터 출력된 검출신호를 수신하고 수신된 신호를 저역 통과 필터링하고, 그 결과를 출력한다.
본 발명에 따른 바디 바이어스 전압 공급회로를 구비하는 VCO(100)는 저역 통과 필터(220)의 출력신호(Vctrl)를 수신하고, 수신된 신호(Vctrl)에 비례하는 주파수를 갖는 출력 신호(Vout)를 발생한다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 바디 바이어스 전압 공급회로를 구비하는 반도체 회로, 예컨대, VCO 및 PLL은 플리커 잡음을 감소시킬 수 있으므로, 상기 VCO 및 PLL의 위상 잡음은 감소하는 이점이 있다.

Claims (9)

  1. 반도체 회로에 있어서,
    각각이 바디를 구비하며, 네가티브-컨덕턴스를 발생시키기 위하여 크로스-접속된 전계 효과 트랜지스터 쌍; 및
    상기 크로스-접속된 전계 효과 트랜지스터 쌍 각각의 바디와 소스에 포워드 바이어스(forward bias) 전압이 공급되도록 상기 크로스-접속된 트랜지스터 쌍 각각의 바디로 바디 바이어스 전압을 공급하기 위한 바디 바이어스 전압 공급회로를 구비하는 반도체 회로.
  2. 제1항에 있어서, 상기 바디 바이어스 전압 공급회로는,
    인에이블 신호에 응답하여 상기 크로스-접속된 트랜지스터 쌍 각각의 바디로 소정의 전류를 공급하는 전류 발생회로; 및
    상기 소정의 전류에 기초하여 상기 바디 바이어스 전압을 발생하는 전압 발생회로를 구비하는 반도체 회로.
  3. 제2항에 있어서, 상기 전류 발생회로는,
    제1단자, 상기 크로스-접속된 전계 효과 트랜지스터 쌍 각각의 바디에 접속된 제2단자, 및 상기 인에이블 신호를 수신하는 게이트를 구비하는 트랜지스터; 및
    전원과 상기 제1단자 사이에 접속된 저항을 구비하는 반도체 회로.
  4. 제2항에 있어서, 상기 전압 발생회로는,
    상기 크로스-접속된 전계 효과 트랜지스터 쌍 각각의 바디와 접지전압 사이에 접속된 다이오드를 구비하는 반도체 회로.
  5. 제2항에 있어서, 상기 전압 발생회로는,
    상기 크로스-접속된 전계 효과 트랜지스터 쌍 각각의 바디와 접지전압 사이에 접속된 저항을 구비하는 반도체 회로.
  6. 제1항에 있어서, 상기 반도체 회로는,
    상기 크로스-접속된 전계 효과 트랜지스터 쌍 각각의 바디와 접지전압 사이에 접속되어 전류원의 기능을 수행하는 적어도 하나의 트랜지스터를 구비하며,
    상기 바디 바이어스 전압은 상기 적어도 하나의 트랜지스터의 바디로 공급되는 반도체 회로.
  7. 제1항에 있어서, 상기 바디 바이어스 전압 공급회로는 상기 전계 효과 트랜지스터 쌍 각각의 플리커 잡음 또는 위상 잡음을 제거하기 위하여 상기 바디 바이어스 전압을 상기 전계 효과 트랜지스터 쌍 각각의 바디로 공급하는 반도체 회로.
  8. 제1항에 있어서, 상기 전계 효과 트랜지스터는 NMOS 트랜지스터 또는 CMOS 트랜지스터인 반도체 회로.
  9. 제1항에 있어서, 상기 반도체 회로는 전압 제어 발진기 또는 위상 동기 루프인 반도체 회로.
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