KR20070021744A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

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Abstract

반도체 메모리 장치를 효율적으로 제어할 수 있는 반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 로우 액티브 상태시 명령어를 입력받아 리프레시 신호를 출력하는 명령어 디코더 및 리프레시 신호를 제공받아 프리차지 종료시까지 래치시켜 리프레시 스타트 신호를 출력하는 리프레시 컨트롤러를 포함한다.
메모리 컨트롤러, 리프레시 명령어, 래치

Description

반도체 메모리 장치{Semiconductor memory device}
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 타이밍도이다.
도 3은 도 1의 반도체 메모리 장치의 회로도이다.
도 4는 도 3의 반도체 메모리 장치의 동작에 따른 타이밍도이다.
<도면의 주요 부분에 관한 부호의 설명>
10: 메모리 컨트롤러 100: 반도체 메모리 장치
110: 명령어 디코더 120: 리프레시 컨트롤러
120_1: 래치 회로 120_2: 카운터 회로
130: 오토 리프레시 회로
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 반도체 메모리 장치를 효율적으로 제어할 수 있는 반도체 메모리 장치에 관한 것이다.
일반적으로 DRAM(Dynamic Random Access Memory)은 셀 캐패시터의 정보 전하가 누설 전류에 의해 감소되므로, 일정 시간 경과 후 셀 캐패시터의 정보 전하를 재충전하는 리프레시(refresh) 동작이 수행된다.
DRAM의 리프레시 동작으로는 방법에 따라 셀프 리프레시(self refresh)와 오토 리프레시(auto refresh) 또는 CBR 리프레시(CAS-Before-RAS refresh)가 있다. 이 중, 오토 리프레시는 DRAM 내에 포함된 리프레시 어드레스 카운터에 의해 리프레시가 수행될 어드레스가 발생되어 순차적으로 리프레시를 수행한다.
이와 같은 오토 리프레시 동작은 DRAM과 연결된 메모리 컨트롤러에서 제공된 제어 신호에 의해 수행된다. 따라서 DRAM은 일정 시간 간격으로 메모리 컨트롤러에 리프레시를 요청한다. 메모리 컨트롤러는 리프레시 요청 신호를 제공받으면 먼저 DRAM으로 프리차지 신호를 제공하고, 프리차지가 종료되면 오토 리프레시 신호가 DRAM으로 제공된다.
이와 같이, DRAM의 오토 리프레시 동작은 메모리 컨트롤러로부터 프리차지 신호를 제공받은 다음에 수행되므로, 메모리 컨트롤러는 프리차지 신호를 제공한 후부터 오토 리프레시 신호를 제공할 때까지 시간을 소비하게 된다. 따라서, DRAM을 제어하는데 효율성(efficiency)이 떨어진다.
본 발명이 이루고자 하는 기술적 과제는 반도체 메모리 장치를 효율적으로 제어할 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 메모리 장치는 로우 액티브 상태시 명령어를 입력받아 리프레시 신호를 출력하는 명령어 디코더 및 리프레시 신호를 제공받아 프리차지 종료시까지 래치시켜 리프레시 스타트 신호를 출력하는 리프레시 컨트롤러를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)는 명령어 디코더(110), 리프레시 컨트롤러(120) 및 오토 리프레시 회로(130)를 포함한다.
반도체 메모리 장치(100)는 메모리 컨트롤러(10)와 연결되어 있어 메모리 컨트롤러(10)로부터 명령어(CMD)들을 제공받으며, 데이터 신호(DATA)를 교환한다.
명령어 디코더(110)는 메모리 컨트롤러(10)로부터 제공받은 명령어(CMD)들을 디코딩하여 제어 신호들을 출력한다. 제어 신호로는 액티브 신호, 읽기 또는 쓰기 신호, 프리차지 신호, 리프레시 신호(REF) 및 상태 신호(IDLE) 등이 출력된다. 그리고 제어 신호들 중 리프레시 신호(REF) 및 상태 신호(IDLE)는 메모리 컨트롤러(120)로 제공된다.
이와 같은 명령어 디코더(110)에서는 반도체 메모리 장치(100)를 로우 액티브시키는 명령어(CMD)들을 디코딩하여 액티브 신호(ACT)를 출력한다. 그리고 명령어 디코더(110)에서는 액티브 신호(ACT)가 인에이블될 때 상태 신호(IDLE)가 디스에이블되어 출력된다. 상태 신호(IDLE)는 반도체 메모리 장치(100)의 읽기 또는 쓰기 종료 후 다시 인에이블된다.
이와 같이 상태 신호(IDLE)가 디스에이블되면, 메모리 컨트롤러(10)에서는 반도체 메모리 장치(100)를 리프레시시키는 명령어(CMD)들이 입력된다. 이에 따라 명령어 디코더(110)는 리프레시 명령어(CMD)를 디코딩하여 리프레시 신호(REF)를 인에이블시킨다.
리프레시 컨트롤러(120)는 래치 회로(120_1) 및 카운터 회로(120_2)를 포함하고 있어 명령어 디코더(110)로부터 상태 신호(IDLE) 및 리프레시 신호(REF)를 제공받아 리프레시 신호(REF)를 제어하여 오토 리프레시 회로(130)로 제공한다.
상세히 설명하면, 리프레시 컨트롤러(120)는 래치 회로(120_1) 및 카운터 회로(120_2)를 포함한다. 따라서 명령어 디코더(110)로부터 출력된 상태 신호(IDLE) 및 리프레시 신호(REF)가 래치 회로(120_1)로 입력될 수 있다. 그리고 래치 회로 (120_1)에서는 상태 신호(IDLE)가 디스에이블일 때 인에이블된 리프레시 신호(REF)를 래치시킨다. 그리고 나서, 래치된 리프레시 래치 신호(REF_LAT)는 카운터 회로(120_2)로 제공된다. 카운터 회로(120_2)에서는 리프레시 래치 신호(REF_LAT)를 반도체 메모리 장치(100)의 프리차지 동작이 종료될 때까지 카운팅하여 리프레시 스타트 신호(REF_START)를 출력한다. 그리고 카운팅 회로(120_2)에서 출력된 리프레시 스타트 신호(REF_START)는 오토 리프레시 회로(130)로 제공된다.
도 2는 도 1의 메모리 컨트롤러 및 반도체 메모리 장치의 동작에 따른 타이밍도이다.
먼저, 메모리 컨트롤러(도 1의 10 참조)에서 반도체 메모리 장치(도 1의 100 참조)의 제어가 시작되면 메모리 컨트롤러(도 1의 10 참조)는 반도체 메모리 장치(도 1의 100 참조)를 액티브시키는 액티브 명령어(Active)를 제공하게 된다. 이에 따라 반도체 메모리 장치(도 1의 100 참조)는 로우 액티브 상태로 동작한다.
이와 같이 반도체 메모리 장치(도 1의 100 참조)가 로우 액티브 상태로 동작 중, 반도체 메모리 장치(도 1의 100 참조)에서 메모리 컨트롤러(도 1의 10 참조)에 리프레시를 요구하게 되면 메모리 컨트롤러(도 1의 10 참조)에서는 먼저 반도체 메모리 장치(도 1의 100 참조)를 리프레시시키는 명령어(Auto Refresh)를 제공하게 된다. 이 때, 리프레시 명령어(Auto Refresh)를 제공받은 반도체 메모리 장치(도 1의 100 참조)가 리프레시 동작을 수행하기 위해서는 프리차지 동작이 종료되어야하므로 반도체 메모리 장치(도 1의 10 참조)에서는 프리차지 동작이 종료될 때까지 리프레시 명령어(Auto Refresh)를 래치시킨다.
리프레시 명령어(Auto Refresh)를 제공한 다음에는 리드 또는 라이트 명령어(Read/Write) 및 프리차지 명령어(Precharge)를 순차적으로 제공받아 반도체 메모리 장치(100)를 동작시킨다. 프리차지 명령어(Precharge)까지 반도체 메모리 장치(100)로 제공한 다음 메모리 컨트롤러(10)는 반도체 메모리 장치(100)의 제어를 종료한다.
이와 같이 메모리 컨트롤러(10)에 의해 반도체 메모리 장치(100)의 제어가 종료되고, 반도체 메모리 장치(100)의 프리차지 동작이 종료되면, 반도체 메모리 장치 내에서는 래치된 리프레시 명령어에 의해 반도체 메모리 장치(100)가 리프레시된다.
이와 같이 반도체 메모리 장치(100)가 로우 액티브 상태일 때 메모리 컨트롤러(10)로부터 리프레시 명령어를 미리 제공받은 다음 프리차지 종료 후 래치된 리프레시 명령어를 이용하여 반도체 메모리 장치를 리프레시시킬 수 있다. 즉, 메모리 컨트롤러(10)는 리프레시 명령어를 미리 제공하므로 반도체 메모리 장치(100)를 제어하는 시간을 단축시킬 수 있다. 그러므로 메모리 컨트롤러(10)의 효율성이 증가된다.
이하, 도 3 및 도 4를 참조하여 반도체 메모리 장치의 구성 및 동작을 구체적으로 설명한다. 도 3은 도 1의 반도체 메모리 장치의 회로도이다.
도 3에 도시된 바와 같이, 명령어 디코더(110)는 메모리 컨트롤러(도 1의 10 참조)로부터 클럭(CLK) 또는 명령어들(CMD)을 제공받는다. 그리고 명령어들(CMD)을 디코딩하여 액티브 신호(ACT), 리드 또는 라이트 신호(RD/WR), 프리차지 신호 (PRE), 리프레시 신호(REF) 및 상태 신호(IDLE)를 출력한다.
이 때, 액티브 신호(ACT), 리프레시 신호(REF), 리드 또는 라이트 신호(RD/WR) 및 프리차지 신호(PRE)가 순차적으로 펄스가 발생하여 반도체 메모리 장치(100)가 동작한다. 그리고 프리차지 신호(PRE) 및 상태 신호(IDLE)는 리프레시 컨트롤러(120)로 제공된다. 리프레시 컨트롤러(120)로 제공되는 상태 신호(IDLE)는 액티브 신호(ACT)가 인에이블될 때 디스에이블되며, 프리차지 신호(PRE)가 인에이블될 때 인에이블된다.
리프레시 컨트롤러(120)는 래치 회로(120_1) 및 카운터 회로(120_2)를 포함하고 있어 명령어 디코더(110)로부터 상태 신호 및 리프레시 신호(REF)를 제공받아 리프레시 신호(REF)를 제어하여 오토 리프레시 회로(130)로 제공한다.
상세히 설명하면, 리프레시 컨트롤러(120)로 내에는 상태 신호(IDLE)에 따라 리프레시 신호(REF)를 래치 회로(120_1) 및 카운터 회로(120_2)로 제공하거나, 오토 리프레시 회로(130)로 제공하기 위한 전송 회로(120_3)를 포함한다. 따라서, 리프레시 컨트롤러(120)로 제공된 리프레시 신호(REF)는 전송 게이트들(TG1, TG2)로 제공된다. 전송 게이트들(TG1, TG2)로 전송된 리프레시 신호(REF)는 상태 신호(IDLE)에 따라 래치 회로(120_1) 및 카운터 회로(120_2)로 제공되거나, 오토 리프레시 회로(130)로 제공된다. 이 때, 상태 신호(IDLE)가 인에이블 상태라면 제 1 전송 게이트(TG1)에 의해 리프레시 신호(REF)가 오토 리프레쉬 회로(130)로 전달된다. 그리고, 상태 신호(IDLE)가 디스에이블 상태라면 리프레시 신호(REF)가 제 2 전송 게이트(TG2)에 의해 제 3 전송 게이트(TG3)로 전달된다. 그리고 제 3 전송 게 이트(TG3)는 상태 신호(IDLE) 및 래치 회로(120_1)에서 출력되는 리프레시 래치 신호(REF_LAT)에 의해 리프레시 신호(REF)를 래치 회로(120_1)로 전달한다.
래치 회로(120_1)는 입출력이 서로 교차 연결된 두 개의 인버터로 구성된다. 따라서 제 3 전송 게이트(TG3)로부터 제공받은 리프레시 신호(REF)가 래치되어 리프레시 래치 신호(REF_LAT)로 출력된다.
카운터 회로(120_2)는 래치 회로(120_1)로부터 출력된 리프레시 래치 신호(REF_LAT)를 제공받아 리프레시 래치 신호(REF_LAT)를 카운팅하여 리프레시 스타트 신호(REF_START)로 출력한다. 이 때, 카운터 회로(120_2)는 내부 클럭(CLK)에 동기되어 카운팅되는 플립 플롭(FF)들로 구성된다. 이 때, 플립 플롭(FF)들은 반도체 메모리 장치(100)의 프리차지 시간 동안 카운팅된다. 즉, 반도체 메모리 장치가 3 클럭 동안 프리차지된다면 리프레시 래치 신호(REF_LAT)가 3 클럭 카운팅된 다음 리프레시 스타트 신호(REF_START)로 출력되어 오토 리프레시 회로(130)로 제공된다.
그리고, 래치 회로(120_1)의 입력단에는 상태 신호(IDLE)가 인에이블될 때 턴온되어 래치 회로(120_1)를 초기화시키는 트랜지스터(TR1)가 연결되어 있다.
도 4는 도 3의 반도체 메모리 장치의 동작에 따른 타이밍도이다.
먼저, 메모리 컨트롤러(도 1의 10 참조)로부터 액티브 명령어(Active)가 제공되면 명령어 디코더(110)에 의해 액티브 신호(ACT)가 발생되며, 액티브 신호(ACT)가 인에이블됨과 동시에 상태 신호(IDLE)가 디스에이블된다. 따라서 반도체 메모리 장치(100)에서는 로우 액티브 동작을 수행한다.
이와 같이 반도체 메모리 장치(100)가 로우 액티브 동작을 수행하는 동안에 메모리 컨트롤러(도 1의 10 참조)에서는 오토 리프레시 명령어(Auto Refresh)가 제공되고 명령어 디코더(110)에 의해 리프레시 신호(REF)가 발생된다. 이 때, 리프레시 신호(REF)는 상태 신호(IDLE)가 디스에이블 상태 즉, 반도체 메모리 장치(100)가 로우 액티브 상태일 때 발생된다.
이와 같이 리프레시 신호(REF)가 발생되면 래치 회로(120_1)에서 출력되는 리프레시 래치 신호(REF_LAT)가 인에이블된다.
다음으로, 메모리 컨트롤러(도 1의 10 참조)로부터 리드 또는 라이트 명령어(Read/Write)가 제공되고 이에 따라 리드 또는 라이트 신호(RD/WR)가 발생되어 반도체 메모리 장치(100)는 리드 또는 라이트 동작을 수행한다.
리드 또는 라이트 동작이 종료되면 메모리 컨트롤러(도 1의 10 참조)에서는 프리차지 명령어(Precharge)를 명령어 디코더(110)로 제공한다. 이에 따라, 명령어 디코더(110)에서 출력되는 프리차지 신호(PRE) 및 상태 신호(IDLE)가 인에이블되며, 반도체 메모리 장치(100)는 프리차지 동작을 수행한다. 이와 동시에 카운팅 회로(110_2)에서는 리프레시 래치 신호(REF_LAT)를 프리차지 동작이 종료될 때까지 카운팅한다. 본 발명에서는 프리차지 동작이 3 클럭 동안 수행되는 것을 예로들어 설명한다. 따라서 리프레시 래치 신호(REF_LAT)의 카운팅이 종료되면 카운팅 회로(120_2)에서 출력되는 리프레시 스타트 신호(REF_START)가 인에이블되며, 이에 따라 반도체 메모리 장치(100)의 리프레시 동작이 수행된다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같이 본 발명의 반도체 메모리 장치에 따르면 반도체 메모리 장치가 로우 액티브 상태일 때 메모리 컨트롤러로부터 리프레시 명령어를 미리 제공받은 다음, 프리차지 종료 후 래치된 리프레시 명령어를 이용하여 반도체 메모리 장치를 리프레시시킬 수 있다.
즉, 메모리 컨트롤러에서는 프리차지 종료 후 리프레시 명령어를 제공하지 않으므로 프리차지 명령어 제공 후부터 리프레시 명령어가 제공될 때까지의 시간만큼 반도체 메모리 장치의 제어 시간을 단축시킬 수 있다. 그러므로 메모리 컨트롤러의 효율성이 증가된다.

Claims (5)

  1. 로우 액티브 상태시 명령어를 입력받아 리프레시 신호를 출력하는 명령어 디코더; 및
    상기 리프레시 신호를 제공받아 프리차지 종료시까지 래치시킨 후 리프레시 스타트 신호를 출력하는 리프레시 컨트롤러를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 리프레시 컨트롤러는,
    상기 리프레시 신호를 래치시켜 리프레시 래치 신호를 출력하는 래치 회로 및 상기 리프레시 래치 신호를 소정 시간 지연시켜 리프레시 스타트 신호로 출력하는 카운터 회로를 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 리프레시 컨트롤러는 상기 반도체 메모리 장치의 로우 액티브 상태를 판단하여 상기 리프레시 신호를 상기 래치 회로로 전달하는 전송 회로를 더 포함하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 카운터 회로는 내부 클럭에 동기되어 동작하는 다수의 플립 플롭을 포함하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 카운터 회로는 상기 반도체 메모리 장치의 프리차지 기간동안 지연시키는 반도체 메모리 장치.
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