KR20070012225A - 액정 표시 장치 및 그 제조 방법 - Google Patents

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KR20070012225A
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산요 엡슨 이미징 디바이스 가부시키가이샤
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Abstract

외부 회로가 접속되는 액정 표시 장치 및 그 제조 방법에서, 외부 회로와 액정 표시 장치의 접속 불량 발생의 억제를 도모한다. 화소 영역(100P)과 외부 접속 영역(107)을 갖는 액정 표시 장치에서, 외부 접속 영역(107)에서는, 게이트 절연막(12) 상에 배치된 게이트 메탈층(15)과, 게이트 메탈층(15)을 피복하는 층간 절연막(16)과, 층간 절연막(16)에서 게이트 메탈층(15) 상의 영역을 피복하는 제1 도전층(19)과, 제1 도전층(19) 상에서 게이트 메탈층(15) 상을 피복하는 영역을 노출시키는 제2 개구부(22)를 갖고, 제1 도전층(19) 상에 배치된 패시베이션막(20)과, 제2 개구부(22)에서 노출되는 제1 도전층(19) 상을 피복하는 제2 도전층(26)을 구비하고 있다. 제2 도전층(26) 상에는, 이방성 도전 필름(41)을 개재하여, 외부 회로의 금속 범프(50)가 열 압착에 의해 접속되어 있다.
액정, 화소, 패시베이션막, ITO

Description

액정 표시 장치 및 그 제조 방법{LIQUID CRYSTAL DISPLAY DEVICE AND ITS MANUFACTURING METHOD}
도 1은 본 발명의 실시예에 따른 액정 표시 장치의 제조 방법을 도시하는 단면도.
도 2는 본 발명의 실시예에 따른 액정 표시 장치의 제조 방법을 도시하는 단면도.
도 3은 본 발명의 실시예에 따른 액정 표시 장치의 제조 방법을 도시하는 단면도.
도 4는 본 발명의 실시예에 따른 액정 표시 장치의 제조 방법을 도시하는 단면도.
도 5는 본 발명의 실시예에 따른 액정 표시 장치의 제조 방법을 도시하는 단면도.
도 6은 본 발명의 실시예에 따른 액정 표시 장치의 제조 방법을 도시하는 단면도.
도 7은 본 발명의 실시예에 따른 액정 표시 장치의 제조 방법을 도시하는 단면도.
도 8은 본 발명의 실시예에 따른 액정 표시 장치 및 그 제조 방법을 도시하 는 단면도.
도 9는 본 발명의 실시예에 따른 액정 표시 장치 및 그 제조 방법을 도시하는 단면도.
도 10은 종례예에 따른 액정 표시 장치를 도시하는 개략 평면도.
도 11은 종례예에 따른 액정 표시 장치를 도시하는 단면도.
[특허 문헌1] 일본 특개2002-229058호 공보
본 발명은, 액정 표시 장치에 관한 것으로, 특히, 화소 영역과, 외부 회로를 접속하는 외부 접속 영역을 구비한 액정 표시 장치 및 그 제조 방법에 관한 것이다.
최근, 휴대 전화나 디지털 카메라 등의 휴대형 전자 기기의 보급에 수반하여, 액정 표시 장치의 수요가 점점 높아지고 있다. 액정 표시 장치의 하나로서, 그것을 구성하는 글래스 기판 상에 외부 회로가 실장되는 COG(Chip on Glass) 실장이 알려져 있다. 다음으로, 외부 회로가 COG 실장되는 경우의, 종래예에 따른 액정 표시 장치의 개략에 대해, 도면을 참조하여 설명한다. 도 10은, 이 액정 표시 장치의 개략 구성을 도시하는 상면도이다.
도 10에 도시한 바와 같이, 액정 표시 장치, 즉, 글래스 기판으로 이루어지 는 액정 표시 패널(100)에, 화소 선택용 박막 트랜지스터(TFT;Thin Film Transistor)를 구비한 복수의 표시 화소로 이루어지는 화소 영역(100P)이 형성되어 있다.
이 화소 영역(100P)에서는, 행 방향으로 연장된 주사선(101)과 열 방향으로 연장된 데이터선(102)의 교차점의 부근에, 예를 들면 N 채널형의 화소 선택용 TFT(103)가 배치되어 있다. 이 화소 선택용 TFT(103)의 게이트는, 주사선(101)에 접속되어 있고, 그 소스는, 데이터선(102)에 접속되어 있다. 주사선(101)에는 수직 구동 회로(201)로부터 출력되는 화소 선택 신호 G가 인가되고, 그것에 따라 화소 선택용 TFT(103)의 온 또는 오프가 제어된다. 데이터선(102)에는 수평 구동 회로(202)로부터 표시 신호 D가 출력된다.
화소 선택용 TFT(103)의 드레인은, 액정층(LC)을 사이에 끼운 도시하지 않은 화소 전극 및 공통 전극 중, 화소 전극에 접속되어 있다. 또한, 이 액정층(LC)은 유전체로서 기능하기 위해 캐패시터로서 나타나 있다. 또한, 화소 선택용 TFT(103)의 드레인에는, 상기 화소 전극에 인가되는 표시 신호 D를 1 수평 기간 유지하기 위한 도시하지 않은 축적 용량이 접속되어 있다. 또한, 상기 구성에서는, 화소 선택용 TFT(103)의 소스에 데이터선(102)이 접속되고, 그 드레인에 화소 전극이 접속되어 있지만, 소스에 화소 전극이 접속되고, 드레인에 데이터선(102)이 접속되어 있어도 된다.
한편, 화소 전극(100P)의 외측, 즉 액정 표시 패널(100)의 틀에서는, 수직 구동 회로(201)나 수평 구동 회로(202) 등과, 후술하는 도시하지 않은 외부 회로 (기준 클럭 등의 신호나 전원 등을 공급하는 구동 회로)를 접속하는 외부 접속 영역(107)이 배치되어 있다. 이 외부 접속 영역(107)에는, 수직 구동 회로(201)나 수평 구동 회로(202) 등으로부터 인출된 배선층 및 단자(108)가 형성되어 있다. 이 외부 접속 영역(107)의 단자(108)에는, 균일 사이즈의 복수의 도전성 수지 볼(140)과 절연성 점착제로 이루어지는 이방성 도전 필름(ACF:Anisotropic Conductive Film)(141)을 개재하여, 도시하지 않은 외부 회로의 단자인 금속 범프(150)가 접속된다.
다음으로, 액정 표시 장치의 외부 접속 영역(107)의 단자(108)의 구조에 대해 도면을 참조하여 설명한다. 도 11은, 도 10의 외부 접속 영역(107)의 단자(108)의 X-X선을 따라 자른 단면도이다. 도 11에 도시한 바와 같이, 외부 접속 영역(107)에서는, 기판(110) 상에, 예를 들면 화소 선택용 TFT(103)의 게이트 전극과 동일한 재료로 이루어지는 게이트 메탈층(111)이 형성되어 있다. 또한, 기판(110) 상에는, 게이트 메탈층(111)의 일부를 노출시키는 개구부(120)를 갖도록 하여, 게이트 절연막(112) 및 평탄화막(113)이 형성되어 있다.
개구부(120)에서 노출되는 게이트 메탈층(111) 상에는, 표시 화소에 형성된 도시하지 않은 화소 전극과 동일한 재료, 예를 들면 ITO(Indium Tin Oxide)로 이루어지는 층(이후, 「ITO층(114)」이라고 함)이 형성되어 있다. 그리고, 이 개구부(120) 내를 포함하는 ITO층(114) 상에, 복수의 도전성 수지 볼(140)을 포함하는 이방성 도전 필름(141)이 배치되어 있다. 그리고, 외부 접속 영역(107)의 단자(108)의 최상층 전극인 ITO층(114) 상에, 외부 회로의 단자인 금속 범프(150)가 위치하도록 재치되어, 열 압착되어 접속된다.
다음으로, 상기 액정 표시 장치의 동작에 대해 설명한다. 도시하지 않은 외부 접속 회로나 수직 구동 회로(201)로부터의 하이 레벨의 화소 선택 신호 G가, 1 수평 기간에 걸쳐 주사선(101)에 인가되면, 화소 선택용 TFT(103)가 온 상태로 된다. 그러면, 도시하지 않은 외부 회로나 수평 구동 회로(202)로부터 데이터선(102)에 출력된 표시 신호 D가 화소 선택용 TFT(103)를 통하여 도시하지 않은 축적 용량에 의해 유지됨과 함께, 상기 화소 전극에 인가된다. 그리고, 표시 신호 D에 따라, 1 수평 기간에 걸쳐 액정층(LC)의 전계가 제어되고, 그 전계에 따라 액정 분자의 배향이 제어된다. 이것에 의해, 흑 표시 혹은 백 표시의 액정 표시가 행하여진다. 이 동작을 1 필드 기간에 걸쳐, 모든 행의 표시 화소에 대하여 행함으로써, 표시 영역의 전체에 원하는 화상을 표시할 수 있다.
또한, 본원과 관련된 기술 문헌으로서는, 상기한 특허 문헌을 들 수 있다.
그러나, 도 11에 도시한 바와 같이, 외부 접속 영역(107)의 개구부(120) 내부에서는, 도시하지 않은 외부 회로의 단자인 금속 범프(150)의 표면과 ITO층(114)의 표면의 거리가, 개구부(120)의 외부에서의 거리에 비하여 커진다. 이 때문에, 이방성 도전 필름 내의 도전성 수지 볼(140)이, 도시하지 않은 외부 회로의 금속 범프(150), ITO층(114)이 어디에도 접촉하지 않은 상태로 존재한다. 즉, 금속 범프(150)와, 외부 접속 영역(107)의 단자(108) 사이에, 전기적인 접속 불량이 발생한다. 결과적으로, 외부 회로가 접속되는 액정 표시 장치의 수율이 열화한다고 하 는 문제가 생겼었다.
따라서 본 발명은, 외부 회로가 접속되는 액정 표시 장치 및 그 제조 방법에서, 외부 회로와 액정 표시 장치의 접속 불량 발생의 억제를 도모한다.
본 발명의 액정 표시 장치는, 상기 과제를 감안하여 이루어진 것으로, 액정층을 개재하여 접합된 제1 및 제2 기판으로 이루어지고, 화소 선택용 트랜지스터를 구비한 복수의 표시 화소를 포함하는 화소 영역과, 그 영역의 외측에서 이방성 도전 필름을 개재하여 외부 회로의 단자가 접속되는 외부 접속 영역을 구비한 액정 표시 장치로서, 이하의 특징을 갖는다.
즉, 본 발명의 액정 표시 장치의 상기 화소 영역에서는, 제1 기판에 배치된 능동층과, 능동층을 포함하는 제1 기판의 전체면을 피복하는 제1 절연막과, 제1 절연막 상 중 능동층 상의 영역에 배치된 게이트 전극과, 게이트 전극을 피복하는 제2 절연막을 구비함과 함께, 외부 접속 영역에서는, 상기 제1 절연막 상에 배치된 금속층과, 금속층을 피복하는 제2 절연막과, 제2 절연막 상에서 금속층 상의 영역을 피복하도록 하여 배치된 제1 도전층과, 제1 도전층 상에서 금속층을 피복하는 영역을 노출시키는 개구부를 갖도록 하여 제1 도전층 상에 배치된 패시베이션막을 구비한다. 또한, 본 발명의 액정 표시 장치의 외부 접속 영역에서는, 상기 개구부에서 노출되는 제1 도전층 상을 피복하도록 하여, 제2 도전층이 배치되어 있어도 된다.
또한, 본 발명의 액정 표시 장치의 제조 방법은, 화소 선택용 트랜지스터를 구비한 복수의 표시 화소를 포함하는 화소 영역과, 그 영역의 외측에서 이방성 도전 필름을 개재하여 외부 회로의 단자가 접속되는 외부 접속 영역을 구비한 액정 표시 장치의 제조 방법으로서, 화소 영역 및 외부 접속 영역이 획정된 제1 기판을 준비하고, 화소 영역의 상기 제1 기판 상에 능동층을 형성하는 공정과, 능동층을 포함하는 제1 기판의 전체면 상에 제1 절연막을 형성하는 공정과, 화소 영역의 제1 절연막 상에 게이트 전극을 형성함과 함께, 외부 접속 영역의 제1 절연막 상에, 금속층을 형성하는 공정과, 게이트 전극 및 금속층을 피복하는 제2 절연막을 형성하는 공정과, 외부 접속 영역의 제2 절연막 상에서 금속층 상의 영역을 피복하도록 하여, 도전층을 형성하는 공정과, 도전층 상에서 금속층을 피복하는 영역을 노출시키는 개구부를 형성하도록 하여, 도전층 상에 패시베이션막을 형성하는 공정과, 제1 기판에 제2 기판을 접합시켜, 그들 사이에 액정을 봉입하고, 제1 및 제2 기판을 절단하여 복수의 액정 표시 장치로 분리하는 공정을 포함하는 것을 특징으로 한다.
다음으로, 본 발명의 실시예에 따른 액정 표시 장치의 제조 방법에 대해 도면을 참조하여 설명한다. 도 1 내지 도 9는, 본 실시예에 따른 액정 표시 장치의 제조 방법을 설명하는 도면이다. 도 1 내지 도 9에서는, 도 10 및 도 11에 도시한 것과 마찬가지의 구성 요소에 대해서는 동일 부호를 붙이고 설명한다. 또한, 도 1a는, 도 10의 화소 영역(100P)의 복수의 표시 화소 중, 1개의 표시 화소의 화소 선택용 TFT(103) 근방의 단면을 도시하고 있다.
또한, 도 1b는, 도 10에서 도시한 외부 접속 영역(107)의 단자(108)의 X-X선을 따라 자른 단면을 도시하고 있다. 또한, 후술하는 도 2 내지 도 7에서도, 도 1 과 마찬가지로, 상기 2개의 영역의 단면을 도시하는 것으로 한다. 또한, 도 8은, 도 10의 화소 영역(100P)의 1개의 표시 화소의 화소 선택용 TFT(103) 근방의 단면을 도시하고 있고, 도 9는, 도 10에서 도시한 외부 접속 영역(107)의 단자(108)의 X-X선을 따라 자른 단면을 도시하고 있다.
마지막으로, 도 1a 및 도 1b에 도시한 바와 같이, 예를 들면 글래스로 이루어지는 제1 기판(10)을 준비한다. 이 제1 기판(10)은, 도 10의 화소 영역(100P), 및 외부 접속 영역(107)에 대응하는 영역이 획정되어 있다.
다음으로, 도 1a의 화소 영역(100P)의 제1 기판 상에, 도 10에 도시한 화소 선택용 TFT(103)의 능동층으로서, 폴리실리콘층(11)을 형성한다. 그리고, 폴리실리콘층(11)을 피복하도록 하여, 제1 절연막으로서, 예를 들면 실리콘 산화막이나 실리콘 질화막으로 이루어지는 게이트 절연막(12)을, 제1 기판(10) 상에 형성한다. 이때, 도 1b의 외부 접속 영역(107)에서는, 그 제1 기판 상에, 게이트 절연막(12)만이 형성된다.
다음으로, 도 2a 및 도 2b에 도시한 바와 같이, 게이트 절연막(12)의 전체면에, 게이트 전극으로 될 수 있는 금속층, 예를 들면 크롬(Cr)층을, 예를 들면 약 0.25㎛의 두께로 형성한다. 그리고, 도시하지 않은 마스크를 이용하여 상기 크롬층이 소정의 패턴으로 에칭된다. 이때, 도 2a의 화소 영역(100P)에서는, 동일한 금속으로 이루어지는 층으로서, 게이트 전극(13)이 형성됨과 함께, 소정의 위치로 연장되는 배선층(13L)이 형성된다. 또한, 도 2b의 외부 접속 영역(107)에서는, 게이트 절연막(12) 상에, 게이트 전극(13)과 동일한 금속으로 이루어지는 층으로서, 도시하지 않은 수직 구동 회로(201)나 수평 구동 회로(202) 등에 접속하여 소정의 위치로 연장되는 배선층(14)이 형성된다. 이와 함께, 외부 접속 영역(107)의 단자(108)에 대응하는 위치의 게이트 절연막(12) 상에, 그 단자(108)의 평면적인 사이즈에 대응한 면적을 갖고, 게이트 전극(13)과 동일한 금속으로 이루어지는 층으로서, 게이트 메탈층(15)이 형성되어 있다.
다음으로, 도 3a 및 도 3b에 도시한 바와 같이, 게이트 절연막(12) 상에, 게이트 전극(13), 배선층(13L, 14) 및 게이트 메탈층(15)을 피복하도록, 제2 절연층으로서, 예를 들면 실리콘 산화막이나 실리콘 질화막으로 이루어지는 층간 절연막(16)이, 예를 들면 약 0.5㎛의 두께로 형성된다. 또한, 도 3a의 화소 영역(100P)에서는, 게이트 절연막(12) 및 층간 절연막(16)의 일부를 관통하여, 폴리실리콘층(11)의 소스 영역 및 드레인 영역을 노출시키는 제1 및 제2 컨택트 홀(C1, C2)이 형성된다. 한편, 도 3a의 외부 접속 영역(107)에서는, 배선층(14)의 일부를 노출시키는 제3 컨택트 홀(C3)을 형성한다.
다음으로, 도 4a 및 도 4b에 도시한 바와 같이, 제1, 제2 및 제3 컨택트 홀(C1, C2, C3) 내를 포함하는 층간 절연막(16)의 전체면에, 예를 들면 화소 선택용 TFT(103)의 소스 전극 및 드레인 전극으로 될 수 있는 금속층, 예를 들면 알루미늄층(Al)이, 예를 들면 약 0.4㎛의 두께로 형성된다.
그리고, 도시하지 않은 마스크를 이용하여 상기 알루미늄층이 소정의 패턴으로 에칭된다. 이때, 도 4a의 화소 영역(100P)에서는, 동일한 금속으로 이루어지는 층으로서, 소스 전극(17) 및 드레인 전극(18)이 형성된다. 한편, 도 4b의 외부 접 속 영역(107)에서는, 층간 절연막(16) 상에서, 게이트 메탈층(15) 상의 영역을 피복하도록, 소스 전극(17) 및 드레인 전극(18)과 동일한 금속으로 이루어지는 층으로서, 제1 도전층(19)이 형성된다. 이 제1 도전층(19)은, 배선층(14)의 형성 위치에 도달할 때까지 연장되어, 제3 컨택트 홀을 통과하여 배선층(14)과 접속된다.
다음으로, 도 5a 및 도 5b에 도시한 바와 같이, 소스 영역(17) 및 드레인 영역(18)을 피복하도록 하여, 층간 절연막(16) 상에, 예를 들면 실리콘 산화막이나 실리콘 질화막 등으로 이루어지는 패시베이셔막(20)이, 예를 들면 0.3㎛의 두께로 형성된다.
그리고, 도시하지 않은 마스크를 이용하여 상기 패시베이션막(20)이 소정의 패턴으로 에칭된다. 이때, 도 5a의 화소 영역(100P)에서는, 드레인 전극(18)의 일부를 노출시키는 제1 개구부(21)가 형성된다. 한편, 도 5b의 외부 접속 영역(107)에서는, 제1 도전층(19)에서 게이트 메탈층(15)을 피복하는 영역을 노출시키도록 하여 제2 개구부(22)가 형성된다. 이때, 제2 개구부(22)는, 그 개구경이 게이트 메탈층(20)의 평면적인 사이즈보다 크게 되도록 하여 형성된다.
다음으로, 도 6a 및 도 6b에 도시한 바와 같이, 제1 및 제2 개구부(21, 22) 내를 포함하는 패시베이션막(20)의 전체면 상에, 예를 들면 도포 산화막 등의 평탄화막(23)이 형성된다.
그리고, 도시하지 않은 마스크를 이용하여 평탄화막(23)을 에칭함으로써, 도 6a의 화소 영역(100P)에서는, 후술하는 화소 전극의 형성 영역에, 소정의 깊이를 가진 복수의 오목부(23C)가 형성된다. 또한, 이 오목부(23C)의 형성은 생략해도 된다. 다음으로, 앞의 에칭에 사용한 것과는 서로 다른 도시하지 않은 마스크를 이용하여 평탄화막(23)을 에칭함으로써, 도 6a의 화소 영역(100P)에서는, 제1 개구부(21)에 대응하는 위치에, 드레인 전극(18)의 위치를 노출시키는 제4 컨택트 홀(C4)이 형성된다. 한편, 도 6b의 외부 접속 영역(107)에서는, 평탄화막(23)은 제거된다.
다음으로, 도 7a에 도시한 바와 같이, 화소 영역에서는, 오목부(23C) 내를 포함하는 평탄화막(23)의 일부 상에, 예를 들면 알루미늄(Al)으로 이루어지는 반사 금속막(24)이 형성된다. 다음으로, 도 7a 및 도 7b에 도시한 바와 같이, 화소 영역(100P) 및 외부 접속 영역(107)의 양 영역에서, 제4 컨택트 홀(C4) 내, 패시베이션막(20), 평탄화막(23), 및 반사 금속막(24), 및 제2 개구부(22)에서 노출되는 제1 도전층(19)을 피복하도록 하여, 액정 표시 장치의 화소 전극으로 될 수 있는 금속층, 예를 들면 ITO층이, 예를 들면 0.1㎛의 두께로 형성된다.
그리고, 도시하지 않은 마스크를 이용하여 ITO층이 소정의 패턴으로 에칭된다. 이때, 도 7a의 화소 영역(100P)에서는, 제4 컨택트 홀(C4)을 통하여 드레인 전극(18)과 접속하고, 평탄화막(23) 상으로 연장되어 반사 금속층(24)을 피복하는 화소 전극(25)이 형성되어 있다. 한편, 도 7b의 외부 접속 영역(107)에서는, 제2 개구부(22)에서 노출되는 제1 도전층(19)을 피복하도록 하여, 화소 전극(25)과 동일한 금속으로 이루어지는 층으로서, 제2 도전층(26)이 형성된다. 이 제2 도전층(26)이, 외부 접속 영역(107)의 단자(108)의 최상층 전극으로 된다.
여기서, 이 제2 도전층(26)의 표면은, 그 주위에 존재하는 패시베이션막(20) 의 표면에 비하여, 그것보다 높거나, 혹은 동일한 정도의 높이로 되어 있다. 또한, 동등한 작용 효과를 발휘하는 범위라면, 제2 도전층(26)의 표면이, 그 주변에 존재하는 패시베이션막(20)의 표면에 비하여, 그것보다 낮아도 된다. 이 경우에는, 예를 들면, 제2 도전층(26)의 표면과, 제2 도전층(26) 중 패시베이션막(20)에 올라앉은 부분의 높이와의 차이를, 후술하는 도전성 수지 볼이 양호한 도통을 나타내기 위해 필요한 「변형량」을 확보할 수 있을 정도로 하면 된다.
이 높이의 관계를 충족시키는 한, 상기 공정에서 형성된 외부 접속 영역(107)의 게이트 메탈층(15), 층간 절연막(16), 제1 도전층(19), 및 제2 도전층(26)의 각 층의 소정의 두께는, 특별히 한정되지 않으며, 임의의 두께이어도 된다.
다음으로, 도 8에 도시한 바와 같이, 화소 영역(100P)에서는, 화소 전극(25)을 피복하는 제1 배향막(27)을 형성한다. 그리고, 예를 들면 클래스로 이루어져, 예를 들면 ITO층으로 이루어지는 공통 전극(28), 및 제2 배향막(29)이 형성된 제2 기판(30)이, 스페이서(31)를 개재하여, 제1 기판(10)측에 접합된다. 그 후, 소정의 액정을 제1 및 제2 배향막(27, 29) 사이에 봉입하여 액정층(32)이 형성된다. 또한, 제2 기판(30)의 외측의 면에는, 위상차판(23) 및 편광판(34)이 적층된다. 이렇게 하여, 화소 영역(100P)에서, 액정 표시 장치의 표시 화소가 형성된다.
그리고, 도 9에 도시한 바와 같이, 외부 접속 영역(107)에는, 예를 들면 기준 클럭 등의 신호나 전원 등을 공급하는 구동 회로인 후술하는 외부 회로가 접속된다. 도 9에서는, 외부 회로 중, 그 단자인 금속 범프(50)만을 도시하고 있다. 이 금속 범프(50)를 외부 접속 영역(107)에 접속할 때에는, 제2 도전층(26)을 피복하도록 하여, 균일 사이즈의 복수의 도전성 수지 볼(40)과 절연성 점착제로 이루어지는 이방성 도전 필름(41)이 접합된다. 다음으로, 금속 범프(50)가, 이방성 도전 필름(41)을 개재하여, 외부 접속 영역의 단자(108)의 최상층 전극, 즉 제2 도전층(26) 상에 재치되어, 소정의 온도의 열 처리가 실시되면서, 외부 접속 영역(107)의 단자(108)에 압착된다.
이 압착 시에는, 이방성 도전 필름(41)에 포함된 복수의 도전성 수지 볼(40) 중, 제2 도전층(26) 상에 존재하는 도전성 수지 볼(40)은, 금속 범프(50)와 제2 도전층(26) 사이에 끼워져, 그들 표면에 대하여 소정의 접촉 면적을 갖도록 하여 짓눌린다. 즉, 도전성 수지 볼(40)을 개재하여, 금속 범프(50)와 외부 접속 영역(107)의 단자(108)가 전기적으로 접속된다.
이렇게 하여, 금속 범프(50)와 제2 도전층(26)을 이방성 도전 필름(41)을 개재하여 접속할 때, 종례예에서 보여진 바와 같은 접속 불량을 회피할 수 있다. 결과적으로, 외부 회로가 접속된 액정 표시 장치의 수율의 향상을 도모할 수 있다.
또한, 상기 실시예에서는, 외부 접속 영역(107)의 단자(108)의 최상층 전극을 제2 도전층(26)으로 하였지만, 본 발명은 이것에 한정되지 않는다. 즉, 제2 도전층(26)의 형성을 생략하고, 제1 도전층(19)을, 외부 접속 영역(107)의 단자(108)의 최상층 전극으로 해도 된다.
단, 이 경우, 외부 회로의 금속 범프(50)와 제1 도전층(19)을 접속할 때, 도전성 수지 볼(40)이 금속 범프(50)와 제1 도전층(19)에 끼워져, 그들 표면에 대하 여 소정의 접촉 면적을 갖도록 하여 짓눌릴 필요가 있다. 이 때문에, 제1 도전층(19)은, 그 표면이 패시베이션막(20)의 표면과 동일한 높이이거나, 혹은 그것보다 높게 되도록 형성될 필요가 있다. 예를 들면, 상기 높이의 관계를 충족시키도록, 충분한 두께를 가진 게이트 메탈층(15)이 형성되어 있어도 된다.
또한, 동등한 작용 효과를 발휘하는 범위라면, 제2 도전층(26)의 표면이, 그 주변에 존재하는 패시베이션막(20)의 표면에 비하여, 그것보다 낮아도 된다. 이 경우에는, 예를 들면, 제2 도전층(26)의 표면과, 제2 도전층(26)이 패시베이션막(20)에 올라앉은 부분의 표면의 높이와의 차이를, 도전성 수지 볼(40)이 양호한 도통을 나타내기 위해 필요한 「변형량」을 확보할 수 있을 정도로 하면 된다. 이와 같이 함으로써, 제2 도전층(26) 중 패시베이션막(20)에 올라앉은 부분이 벽으로 되어, 도전성 수지 볼(40)이 제2 도전층(26) 상으로부터 빠지는 것을 방지하는 효과를 기대할 수 있다.
또한, 본 실시예에서는, 외부 접속 영역(107)의 게이트 메탈층(15)은, 게이트 전극(13)과 동일한 금속으로 이루어지는 층으로 하였지만, 본 발명은 이것에 한정되지 않고, 그 밖의 금속을 이용하여, 게이트 전극의 형성 공정과는 별도의 공정에 의해 형성되는 것이어도 된다.
본 발명의 액정 표시 장치 및 그 제조 방법에 따르면, 액정 표시 장치의 외부 접속 영역에, 이방성 도전 필름을 개재하여 외부 회로의 단자를 접속할 때, 종례예에서 보여지는 바와 같은 접속 불량의 발생을 억제할 수 있다. 이 때문에, 액 정 표시 장치의 수율의 향상을 도모할 수 있다.

Claims (12)

  1. 액정층을 개재하여 접합된 제1 및 제2 기판으로 이루어지고, 화소 선택용 트랜지스터를 구비한 복수의 표시 화소를 포함하는 화소 영역과, 그 영역의 외측에서 이방성 도전 필름을 개재하여 외부 소자가 접속되는 외부 접속 영역을 구비한 액정 표시 장치로서，
    상기 화소 영역에서는，상기 제1 기판에 배치된 능동층과, 상기 능동층을 포함하는 상기 제1 기판의 전체면을 피복하는 제1 절연막과, 상기 제1 절연막 상에서 상기 능동층 상의 영역에 배치된 게이트 전극과, 상기 게이트 전극을 피복하는 제2 절연막을 구비함과 함께,
    상기 외부 접속 영역에서는, 상기 제1 절연막 상에 배치된 금속층과, 상기 금속층을 피복하는 상기 제2 절연막과, 상기 제2 절연막 상에서 상기 금속층 상의 영역을 피복하도록 하여 배치된 제1 도전층과, 상기 외부 소자와 접속하기 위한 개구부를 갖도록 하여 상기 제1 도전층 상에 배치된 패시베이션막을 구비하는 것을 특징으로 하는 액정 표시 장치.
  2. 제1항에 있어서,
    일부가 상기 개구부의 바닥부에 존재하도록 상기 제1 도전층 상에 배치된 제2 도전층을 구비하는 것을 특징으로 하는 액정 표시 장치.
  3. 제1항에 있어서,
    상기 개구부에 형성되고, 이방성 도전 필름을 개재하여 상기 제1 도전층에 접속되는 금속 범프를 구비하는 것을 특징으로 하는 액정 표시 장치.
  4. 제2항에 있어서,
    상기 개구부에 형성되고, 이방성 도전 필름을 개재하여 상기 제2 도전층에 접속되는 금속 범프를 구비하는 것을 특징으로 하는 액정 표시 장치.
  5. 제1항에 있어서,
    상기 게이트 전극 및 상기 금속층은, 동일한 재료로 이루어지는 것을 특징으로 하는 액정 표시 장치.
  6. 제2항에 있어서,
    상기 게이트 전극 및 상기 금속층은, 동일한 재료로 이루어지는 것을 특징으로 하는 액정 표시 장치.
  7. 제1항에 있어서,
    상기 능동층에 접속된 소스 전극 및 드레인 전극을 구비하고, 상기 소스 전극, 상기 드레인 전극, 및 상기 제1 도전층은, 동일한 재료로 이루어지는 것을 특징으로 하는 액정 표시 장치.
  8. 제2항에 있어서,
    상기 능동층에 접속된 소스 전극 및 드레인 전극을 구비하고, 상기 소스 전극, 상기 드레인 전극, 및 상기 제1 도전층은, 동일한 재료로 이루어지는 것을 특징으로 하는 액정 표시 장치.
  9. 제1항에 있어서,
    상기 화소 영역에서는, 상기 제1 기판과 상기 제2 기판 사이에, 평탄화막과, 반사 금속층과, 화소 전극과, 제1 및 제2 배향막과, 공통 전극이 배치되어 있고, 상기 제2 기판의 외측의 주면에, 위상차판 및 편광판이 적층되어 있는 것을 특징으로 하는 액정 표시 장치.
  10. 제2항에 있어서,
    상기 화소 영역에서는, 상기 제1 기판과 상기 제2 기판 사이에, 평탄화막과, 반사 금속층과, 화소 전극과, 제1 및 제2 배향막과, 공통 전극이 배치되어 있고, 상기 제2 기판의 외측의 주면에, 위상차판 및 편광판이 적층되어 있는 것을 특징으로 하는 액정 표시 장치.
  11. 제10항에 있어서,
    상기 제2 도전층과 상기 화소 전극은, 동일한 재료로 이루어지는 것을 특징 으로 하는 액정 표시 장치.
  12. 화소 영역 및 외부 접속 영역이 획정된 제1 기판을 준비하고,
    상기 화소 영역의 상기 제1 기판 상에 능동층을 형성하는 공정과,
    상기 능동층을 포함하는 제1 기판의 전체면 상에 제1 절연막을 형성하는 공정과,
    상기 화소 영역의 상기 제1 절연막 상에 게이트 전극을 형성함과 함께, 상기 외부 접속 영역의 상기 제1 절연막 상에, 금속층을 형성하는 공정과,
    상기 게이트 전극 및 상기 금속층을 피복하는 제2 절연막을 형성하는 공정과,
    상기 외부 접속 영역의 상기 제2 절연막 상에서 상기 금속층 상의 영역을 피복하도록 하여, 도전층을 형성하는 공정과,
    상기 도전층 상에서 상기 금속층 상의 개구부를 형성하도록 하여, 상기 도전층 상에 패시베이션막을 형성하는 공정과,
    상기 제1 기판에 제2 기판을 접합시켜, 그들 사이에 액정을 봉입하는 공정
    을 포함하는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4662350B2 (ja) * 2005-07-21 2011-03-30 エプソンイメージングデバイス株式会社 液晶表示装置及びその製造方法
JP4622917B2 (ja) * 2006-03-30 2011-02-02 エプソンイメージングデバイス株式会社 液晶パネル用アレイ基板および液晶パネル
KR20110067970A (ko) * 2009-12-15 2011-06-22 삼성전자주식회사 표시 기판 및 이의 제조 방법
WO2012067656A1 (en) * 2010-11-16 2012-05-24 Rhodia Operations Sulfur tolerant alumina catalyst support
US8704232B2 (en) * 2012-06-12 2014-04-22 Apple Inc. Thin film transistor with increased doping regions
US9065077B2 (en) 2012-06-15 2015-06-23 Apple, Inc. Back channel etch metal-oxide thin film transistor and process
US9685557B2 (en) 2012-08-31 2017-06-20 Apple Inc. Different lightly doped drain length control for self-align light drain doping process
US8987027B2 (en) 2012-08-31 2015-03-24 Apple Inc. Two doping regions in lightly doped drain for thin film transistors and associated doping processes
US8748320B2 (en) 2012-09-27 2014-06-10 Apple Inc. Connection to first metal layer in thin film transistor process
US8999771B2 (en) 2012-09-28 2015-04-07 Apple Inc. Protection layer for halftone process of third metal
US9201276B2 (en) 2012-10-17 2015-12-01 Apple Inc. Process architecture for color filter array in active matrix liquid crystal display
US9001297B2 (en) 2013-01-29 2015-04-07 Apple Inc. Third metal layer for thin film transistor with reduced defects in liquid crystal display
US9088003B2 (en) 2013-03-06 2015-07-21 Apple Inc. Reducing sheet resistance for common electrode in top emission organic light emitting diode display
TWI518917B (zh) 2013-04-12 2016-01-21 元太科技工業股份有限公司 畫素結構
CN107706136A (zh) * 2017-10-16 2018-02-16 上海御渡半导体科技有限公司 一种半导体芯片的封装方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2814024B2 (ja) * 1990-06-07 1998-10-22 キヤノン株式会社 液晶素子
JPH10133216A (ja) * 1996-11-01 1998-05-22 Hitachi Ltd アクティブマトリクス型液晶表示装置
JP3767221B2 (ja) * 1999-01-11 2006-04-19 セイコーエプソン株式会社 電気光学装置及びその製造方法
JP2000221524A (ja) * 1999-01-29 2000-08-11 Sanyo Electric Co Ltd カラー液晶表示装置
US6724443B1 (en) * 1999-03-18 2004-04-20 Sanyo Electric Co., Ltd. Active matrix type display device
KR100715943B1 (ko) 2001-01-29 2007-05-08 삼성전자주식회사 액정표시장치 및 그 제조방법
KR100737896B1 (ko) * 2001-02-07 2007-07-10 삼성전자주식회사 어레이 기판과, 액정표시장치 및 그 제조방법
KR100813019B1 (ko) * 2001-10-19 2008-03-13 삼성전자주식회사 표시기판 및 이를 갖는 액정표시장치
JP4036154B2 (ja) * 2002-09-12 2008-01-23 セイコーエプソン株式会社 配線構造の製造方法、電気光学装置の製造方法、電気光学装置および電子機器
JP4179138B2 (ja) * 2003-02-20 2008-11-12 松下電器産業株式会社 プラズマディスプレイパネル
JP2005070723A (ja) * 2003-08-04 2005-03-17 Seiko Epson Corp 電気光学装置用基板、電気光学装置および電子機器
JP2005099311A (ja) * 2003-09-24 2005-04-14 Seiko Epson Corp 電気光学装置用基板の製造方法、電気光学装置用基板、電気光学装置および電子機器
US7495388B2 (en) * 2004-01-08 2009-02-24 Samsung Electronics Co., Ltd. Display device, and method of manufacturing the display device
JP2006309028A (ja) * 2005-04-28 2006-11-09 Sanyo Epson Imaging Devices Corp 表示装置および表示装置の製造方法
JP4662350B2 (ja) * 2005-07-21 2011-03-30 エプソンイメージングデバイス株式会社 液晶表示装置及びその製造方法
US7466371B2 (en) * 2005-09-30 2008-12-16 Epson Imaging Devices Corporation Liquid crystal display device

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