KR20070011745A - Recess gate of semiconductor device - Google Patents

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Abstract

A recess gate of a semiconductor device is provided to increase a process margin for forming a recess gate region by making a pair of trenches run in parallel with each other on an active region in forming a trench for forming the recess gate region, on the other hand the trenches crosses each other on an isolation layer. Trenches(140) are formed in a semiconductor substrate having an active region(130) and an isolation region. The trenches make a pair in an active region, running in parallel with each other. The trenches cross each other on an isolation layer(120) between adjacent active regions in a long axial direction of a gate formation region. A part of the trench overlapping the gate formation region is used as a recess gate region.

Description

반도체 소자의 리세스 게이트{RECESS GATE OF SEMICONDUCTOR DEVICE}Recess gate of semiconductor device {RECESS GATE OF SEMICONDUCTOR DEVICE}

도 1은 종래 기술에 따른 리세스 게이트 영역을 도시한 평면도.1 is a plan view of a recess gate region according to the prior art;

도 2는 도 1의 AA' 방향을 따른 단면도.2 is a cross-sectional view along the AA ′ direction of FIG. 1.

도 3은 본 발명에 따른 반도체 소자의 리세스 게이트 형성을 위한 트렌치를 도시한 평면도.3 is a plan view showing a trench for forming a recess gate of a semiconductor device according to the present invention.

도 4는 도 3의 BB' 방향을 따른 단면도.4 is a cross-sectional view along the BB ′ direction of FIG. 3.

본 발명은 반도체 소자의 리세스 게이트에 관한 것으로, 리세스 게이트 영역 식각 공정에서 리세스 게이트 마스크와 활성영역의 오정렬에 의해 반도체 소자의 특성이 저하되는 문제를 해결하기 위하여, 리세스 게이트 영역을 형성을 위한 트렌치가 서로 쌍을 이루는 활성영역 상에서는 평행하고, 소자분리막 상에서는 서로 교차하도록 형성함으로써, 리세스 게이트 영역 형성을 위한 공정 마진을 증가시킬 수 있는 반도체 소자의 리세스 게이트에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a recess gate of a semiconductor device. In order to solve the problem that a characteristic of a semiconductor device is degraded due to a misalignment of a recess gate mask and an active region in a recess gate region etching process, a recess gate region is formed. The present invention relates to a recess gate of a semiconductor device capable of increasing a process margin for forming a recess gate region by forming trenches for parallel to be parallel to each other and crossing each other on an isolation layer.

반도체소자가 고집적화됨에 따라 게이트 패턴의 크기가 작아지면서 채널 길이의 감소로 반도체 소자의 특성이 저하되었다. 특히 100nm 이하 공정에서 이런 문 제가 자주 발생하는데 이를 극복하기 위하여 리세스 게이트를 사용하게 되었다. 리세스 게이트는 게이트 채널 길이를 증가시키기 위하여 게이트 패턴이 형성될 영역의 채널 영역 반도체 기판을 소정 깊이 리세스 하여 게이트와 활성영역사이의 접촉면적을 넓히는 것이다.As the semiconductor devices are highly integrated, the gate pattern becomes smaller and the characteristics of the semiconductor devices are degraded due to the decrease in the channel length. In particular, this problem occurs frequently in sub-100nm processes. To overcome this, recess gates are used. The recess gate is to extend a contact area between the gate and the active region by recessing the channel region semiconductor substrate in the region where the gate pattern is to be formed to increase the gate channel length by a predetermined depth.

도 1은 종래 기술에 따른 리세스 게이트 영역을 도시한 평면도이다.1 is a plan view illustrating a recess gate region according to the related art.

도 1을 참조하면, 소자분리막(20) 및 활성영역(30)을 구비한 반도체 기판(10) 상에 리세스 게이트 영역(40)을 형성한다. 여기서, 정상적인 리세스 게이트 영역은 점선으로 표시된 부분지만, 오정렬에 의하여 활성영역(30) 에지부와 소자분리막(20)에 걸쳐서 리세스 게이트 영역(40)이 형성된 영역(ⓐ)을 볼 수 있다.Referring to FIG. 1, a recess gate region 40 is formed on a semiconductor substrate 10 having an isolation layer 20 and an active region 30. Here, although the normal recess gate region is a portion indicated by a dotted line, the region ⓐ where the recess gate region 40 is formed over the edge portion of the active region 30 and the device isolation layer 20 may be seen due to misalignment.

도 2는 도 1의 AA' 방향을 따른 단면도이다.FIG. 2 is a cross-sectional view taken along the AA ′ direction of FIG. 1.

도 2를 참조하면, 활성영역(30) 및 소자분리막(20)에 리세스 게이트 영역(40)이 쌍을 이루어 각각 형성된다. 여기서, 소자분리막(20)에 형성되는 리세스 게이트 영역(40)이 오정렬에 의하여 인접 활성영역(30)에 걸쳐서 형성되는데, 이 영역(ⓑ)에서 누설전류가 증가하는 문제를 유발된다.Referring to FIG. 2, recess gate regions 40 are formed in pairs in the active region 30 and the device isolation layer 20, respectively. Here, the recess gate region 40 formed in the device isolation film 20 is formed over the adjacent active region 30 by misalignment, which causes a problem of an increase in leakage current in the region ⓑ.

따라서, 반도체 소자의 전기적 특성이 열화 될 뿐만 아니라 리세스 게이트 영역 형성을 위한 공정 마진이 감소하고, 수율이 감소하는 문제가 있다.Therefore, not only the electrical characteristics of the semiconductor device are deteriorated but also the process margin for forming the recess gate region is reduced, and the yield is reduced.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 리세스 게이트 형성을 위한 트렌치를 형성하면서 서로 쌍을 이루는 리세스 게이트 영역이 활성영역 상에서는 평행하고, 소자분리막 상에서는 서로 교차하도록 형성함으로서, 리세스 게이트 형성 공정 마진을 증가시킬 수 있는 반도체 소자의 리세스 게이트를 제공하는 것을 그 목적으로 한다.In order to solve the above-mentioned problems of the prior art, the recess gate regions, which are paired with each other while forming trenches for forming the recess gate, are formed to be parallel in the active region and cross each other on the device isolation layer, thereby forming the recess. It is an object of the present invention to provide a recess gate of a semiconductor device capable of increasing a gate forming process margin.

이상의 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 리세스 게이트는,In order to achieve the above object, the recess gate of the semiconductor device according to the present invention,

활성영역 및 소자분리막을 구비한 반도체 기판에 트렌치가 구비되되,A trench is provided in the semiconductor substrate including the active region and the device isolation layer.

활성영역 내에서 상기 트렌치는 서로 쌍을 이루며 평행하고, In the active region the trenches are paired and parallel to each other,

게이트 예정 영역의 장축방향으로 이웃하는 활성영역 사이의 소자분리막 상에서 상기 트렌치는 서로 교차되며,The trenches intersect each other on the device isolation layer between adjacent active regions in the long axis direction of the gate predetermined region,

상기 게이트 예정 영역과 중첩되는 트렌치 부분이 리세스 게이트 영역으로 사용되는 것을 특징으로 한다.A trench portion overlapping the predetermined gate area is used as the recess gate area.

이하, 첨부된 도면을 참고로 하여 본 발명에 따른 반도체 소자의 리세스 게이트를 상세히 설명하면 다음과 같다.Hereinafter, a recess gate of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명에 따른 반도체 소자의 리세스 게이트 형성을 위한 트렌치를 도시한 평면도이다.3 is a plan view illustrating a trench for forming a recess gate of a semiconductor device according to the present invention.

도 3을 참조하면, 활성영역(130) 및 소자분리막(120)을 구비한 반도체 기판(100) 상에 트렌치(140)가 구비된다. 이때, 트렌치(140)는 동일한 활성영역(130) 상에서 서로 쌍을 이루며 평행하고, 게이트 영역의 장축 방향에 대하여 서로 이웃하는 활성영역(130) 사이의 소자분리막(120) 상에서는 서로 교차하도록 구비된다. 따라서, 트렌치(140)가 트위스트 형태로 나타난다.Referring to FIG. 3, a trench 140 is provided on a semiconductor substrate 100 having an active region 130 and a device isolation layer 120. In this case, the trenches 140 are paired and parallel to each other on the same active region 130 and intersect each other on the device isolation layer 120 between the active regions 130 adjacent to each other in the long axis direction of the gate region. Thus, trench 140 appears in a twisted form.

여기서, 트위스트 형태의 트렌치(140)가 서로 평행하는 방향을 따라 게이트가 형성되는데 이 경우 서로 교차되는 부분의 트렌치(140)에 의해서 게이트가 서로 브릿지 되는 문제가 발생하는 것처럼 보인다. 그러나, 게이트 폴리실리콘층으로 트렌치(40)를 매립한 후 금속층 및 하드마스크층을 순차적으로 적층한 후 게이트 마스크를 이용한 식각 공정을 수행하는 데, 이 공정에서 트렌치(140)가 서로 교차하는 부분의 게이트 폴리실리콘층도 동시에 식각 되면서 게이트가 브릿지되는 문제가 발생하지 않게 된다.Here, the gates are formed along the direction in which the twisted trenches 140 are parallel to each other. In this case, it appears that the gates are bridged with each other by the trenches 140 intersecting each other. However, after the trench 40 is filled with the gate polysilicon layer, the metal layer and the hard mask layer are sequentially stacked, and an etching process using a gate mask is performed. In this process, the trenches 140 cross each other. The gate polysilicon layer is also etched at the same time so that the gate is not bridged.

이와 같이 게이트가 형성될 경우 리세스 게이트 영역이 부분적으로 게이트 하부에 형성되므로, 게이트 하부 전면에 걸쳐 형성되는 종래의 리세스 게이트에서 문제가 될 수 있는 게이트가 쓰러지는 문제를 방지할 수 있는 효과를 제공한다.When the gate is formed in this way, the recess gate region is partially formed under the gate, thereby providing an effect of preventing the gate from falling down, which may be a problem in the conventional recess gate formed over the entire bottom surface of the gate. do.

도 4는 도 3의 BB' 방향을 따른 단면도이다.4 is a cross-sectional view taken along the direction BB ′ of FIG. 3.

도 4를 참조하면, 소자분리막(120) 중심부에 트렌치(140)가 교차되어 하나로 형성된다. 따라서, 소자분리막(120)에 형성되는 트렌치(140)가 오정렬에 의하여 활성영역(130)의 에지부가 식각 될 위험이 원천적으로 방지되고, 그 만큼 공정 마진이 증가하게 된다.Referring to FIG. 4, the trench 140 crosses the center of the device isolation layer 120 to form one. Therefore, the risk that the edge portion of the active region 130 is etched due to the misalignment of the trench 140 formed in the device isolation layer 120 is increased, thereby increasing the process margin.

상술한 바와 같이, 리세스 게이트 영역을 위한 트렌치를 형성하면서 소자분리막에 형성되는 트렌치가 서로 교차하도록 함으로써, 리세스 게이트 영역 형성을 위한 공정 마진을 증가시킬 수 있다.As described above, by forming the trenches for the recess gate regions so that the trenches formed in the device isolation layer intersect with each other, the process margin for forming the recess gate regions may be increased.

이상에서 설명한 바와 같이 본 발명에 따른 반도체 소자의 리세스 게이트는, 리세스 게이트 영역 형성을 위한 트렌치를 형성하면서 서로 쌍을 이루는 트렌치가 활성영역 상에서는 평행하고, 소자분리막 상에서는 서로 교차하도록 형성함으로써, 리세스 게이트 영역 형성을 위한 공정 마진을 증가시킬 수 있다. 또한, 오정렬에 의해서 트렌치가 소자분리막과 활성영역에 교차하여 형성되면서 발생할 수 있는 누설전류 문제를 해결할 수 있으므로 반도체 소자의 전기적 특성 향상 및 생산 수율을 증가 시킬 수 있는 효과를 제공한다.As described above, the recess gate of the semiconductor device according to the present invention is formed by forming a trench for forming a recess gate region such that trenches paired with each other are parallel in the active region and cross each other on the isolation layer. The process margin for forming the recess gate region may be increased. In addition, because the misalignment solves the leakage current problem that may occur when the trench is formed to cross the device isolation layer and the active region, it provides an effect of improving the electrical characteristics of the semiconductor device and increasing the production yield.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (1)

활성영역 및 소자분리막을 구비한 반도체 기판에 트렌치가 구비되되,A trench is provided in the semiconductor substrate including the active region and the device isolation layer. 활성영역 내에서 상기 트렌치는 서로 쌍을 이루며 평행하고, In the active region the trenches are paired and parallel to each other, 게이트 예정 영역의 장축방향으로 이웃하는 활성영역 사이의 소자분리막 상에서 상기 트렌치는 서로 교차되며,The trenches intersect each other on the device isolation layer between adjacent active regions in the long axis direction of the gate predetermined region, 상기 게이트 예정 영역과 중첩되는 트렌치 부분이 리세스 게이트 영역으로 사용되는 것을 특징으로 하는 반도체 소자의 리세스 게이트. A recess portion overlapping the gate predetermined region is used as a recess gate region.
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