KR20060105160A - Method for forming semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 핀 게이트 영역을 형성하는데 있어서, 핀 게이트 영역의 상부면에 과다한 채널 이온 주입 영역이 형성되어 반도체 소자의 동작 속도 특성이 열화되는 문제를 방지하기 위하여, 핀 게이트 영역의 상부면과 측벽에 각각의 채널 임플란트 공정으로 나누어 수행함으로써, 반도체 소자의 특성을 개선 할 수 있고, 반도체 소자의 형성 공정 수율 향상 및 신뢰성을 높일 수 있는 반도체 소자의 형성 방법에 관한 것이다.The present invention relates to a method of forming a semiconductor device, in order to prevent the problem that the operating speed characteristics of the semiconductor device is deteriorated by forming an excessive channel ion implantation region in the upper surface of the fin gate region in forming the fin gate region, The present invention relates to a method of forming a semiconductor device capable of improving the characteristics of the semiconductor device, and improving the yield and reliability of the semiconductor device formation process by dividing the channel implant process into upper and sidewalls of the fin gate region. .

Description

반도체 소자의 형성방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}Method of Forming Semiconductor Device {METHOD FOR FORMING SEMICONDUCTOR DEVICE}

도 1은 종래 기술에 따른 핀 게이트 영역을 구비한 반도체 소자를 도시한 개략도.1 is a schematic diagram illustrating a semiconductor device having a fin gate region according to the prior art.

도 2a 내지 도 2d는 종래 기술에 따른 핀 게이트 영역을 구비한 반도체 소자를 형성하는 방법을 도시한 단면도들.2A through 2D are cross-sectional views illustrating a method of forming a semiconductor device having a fin gate region according to the prior art.

도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 형성방법을 도시한 단면도들.3A to 3D are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 핀 게으트 영역, 즉 형(Fin Type) 활성영역을 형성하는데 있어서 핀 게이트 영역의 상부 면에 과다한 채널 이온 주입 영역이 형성되어 반도체 소자의 동작 속도 특성이 열화되는 문제를 방지하기 위하여, 핀 게이트 영역의 상부면과 측벽에 각각의 채널 임플란트 공정으로 나누어 수행하는 반도체 소자의 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a semiconductor device, wherein an excessive channel ion implantation region is formed on an upper surface of a fin gate region in forming a fin gate region, that is, a fin type active region, and thus an operation speed characteristic of the semiconductor device In order to prevent this deterioration problem, the present invention relates to a method of forming a semiconductor device, which is performed by dividing each channel implant process into upper and sidewalls of a fin gate region.

반도체소자가 고집적화됨에 따라 일반적인 게이트 스택 구조는 숏채널효과(Short Channel Effect)와 같은 문제점을 유발시키게 되었다. 또한, 소오스/드레인 영역과 게이트의 접합 부분에서 누설 전류가 발생하고, 이에 따라 리프레쉬(Refresh)특성이 떨어지는 현상이 발생하였다.As semiconductor devices are highly integrated, a general gate stack structure causes problems such as a short channel effect. In addition, a leakage current is generated at the junction of the source / drain region and the gate, thereby causing a phenomenon in which the refresh characteristic is deteriorated.

이러한 문제를 해결하기 위하여 활성영역의 게이트가 지나가는 영역에 요철을 줌으로써, 게이트와 활성영역의 접촉면적을 넓히는 핀 게이트 영역을 형성하는 방법이 이용되었다.In order to solve this problem, a method of forming a fin gate region that increases the contact area between the gate and the active region by applying irregularities to a region through which the gate of the active region passes is used.

도 1은 종래 기술에 따른 핀 게이트 영역을 구비한 반도체 소자를 도시한 개략도이다.1 is a schematic diagram illustrating a semiconductor device having a fin gate region according to the prior art.

도 1을 참조하면, 활성영역(20) 상부에 게이트(80)가 교차한다. 여기서, 활성영역 사이의 빈 공간으로 표시된 영역은 소자분리영역을 나타내며 소자분리막은 편의상 생략하였다. 이때, 활성영역(20)과 게이트(80)가 중첩되는 부분의 접촉 면적을 증가시키면 반도체 소자의 전기적 특성이 개선 될 수 있으므로, 핀 게이트 영역이 형성되는 곳은 ⓐ 영역이 된다.Referring to FIG. 1, the gate 80 crosses the active region 20. In this case, the region indicated by the empty space between the active regions represents an isolation region and the isolation layer is omitted for convenience. In this case, if the contact area of the portion where the active region 20 and the gate 80 overlap with each other may improve electrical characteristics of the semiconductor device, the pin gate region is formed in the region ⓐ.

도 2a 내지 도 2d는 종래 기술에 따른 핀 게이트 영역을 구비한 반도체 소자를 형성하는 방법을 도시한 단면도들로, 게이트 하부의 활성영역을 게이트 길이 방향으로 자른 도 1의 AA'에 따른 단면을 나타낸다.2A to 2D are cross-sectional views illustrating a method of forming a semiconductor device having a fin gate region according to the related art, and a cross-sectional view taken along line AA ′ of FIG. 1 in which the active region under the gate is cut in the gate length direction. .

도 2a 및 도 2b를 참조하면, 반도체 기판(미도시)에 형성된 활성영역(20)의 핀 게이트 영역을 차단하는 감광막 패턴(미도시)을 형성한다. 다음에는, 감광막 패턴을 식각 마스크로 활성영역(20)을 소정 두께 식각하여 활성영역(20)의 중심부가 돌출된 모양인 핀 게이트 영역(40)을 형성한다.2A and 2B, a photoresist pattern (not shown) for blocking the fin gate region of the active region 20 formed on the semiconductor substrate (not shown) is formed. Next, the active region 20 is etched by a predetermined thickness using the photoresist pattern as an etch mask to form a fin gate region 40 having a shape in which the center portion of the active region 20 protrudes.

도 2c를 참조하면, 감광막 패턴을 제거하고 활성영역(20)의 표면에 채널 임 플란트 공정을 수행한다. 여기서, 핀 게이트 영역(40)의 측벽에도 채널 이온 주입이 정상적으로 수행되도록 하기 위하여 핀 게이트 영역(40)의 양측에서 경사 이온 주입 공정을 수행한다. 이때, 핀 게이트 영역(40)의 상부 면은 양측의 경사 방향에 대하여 두 번의 이온 주입 공정이 수행되는 문제가 있다. 도시된 바와 같이 채널 영역(50)이 핀 게이트 영역(40)의 상부 면 부분에서 더 두껍게 형성된 것을 볼 수 있다. 핀 게이트 영역(40)의 상부 면에 과다하게 이온 주입 되면서 불순물 농도가 높아지게 되면 이에 따라 반도체 소자의 동작 속도가 저하되는 문제가 발생할 수 있다.Referring to FIG. 2C, the photoresist pattern is removed and a channel implant process is performed on the surface of the active region 20. Here, the inclined ion implantation process is performed on both sides of the fin gate region 40 so that channel ion implantation is normally performed on the sidewall of the fin gate region 40. At this time, the upper surface of the fin gate region 40 has a problem that the two ion implantation process is performed in the inclined direction of both sides. As shown, it can be seen that the channel region 50 is formed thicker in the upper surface portion of the fin gate region 40. If the impurity concentration is increased while excessively implanting ions into the upper surface of the fin gate region 40, the operation speed of the semiconductor device may decrease.

도 2d를 참조하면, 불균일한 두께의 채널영역(50)이 형성된 핀 게이트 영역(40) 상부에 게이트 산화막(미도시), 폴리실리콘층(60), 금속층(70) 및 하드마스크층(80)의 적층 구조로 형성된 게이트(90)를 형성한다.Referring to FIG. 2D, a gate oxide film (not shown), a polysilicon layer 60, a metal layer 70, and a hard mask layer 80 are formed on the fin gate region 40 on which the channel region 50 having a non-uniform thickness is formed. A gate 90 formed of a laminated structure of is formed.

상술한 바와 같이, 핀 게이트 영역을 형성하는데 있어서 채널 영역의 불순물 농도가 균일하게 형성되지 못하여 반도체 소자의 특성을 저하시키고, 형성 수율 및 신뢰성을 저하시키는 문제가 있다.As described above, there is a problem in that the impurity concentration of the channel region is not uniformly formed in forming the fin gate region, thereby degrading the characteristics of the semiconductor device and lowering the formation yield and reliability.

상술한 바와 같은 문제점을 해결하기 위하여, 본 발명은 핀 게이트 영역을 형성하는데 있어서, 상부 면과 측벽에 각각의 채널 임플란트 공정으로 나누어 수행함으로써, 핀 게이트 영역의 상부 면에 과다한 채널 영역이 형성되는 것을 방지할 수 있다. 따라서, 반도체 소자의 속도가 열화되는 특성을 개선할 수 있는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.In order to solve the problems as described above, the present invention in forming the fin gate region, by performing the channel implant process in each of the upper surface and the sidewall, it is confirmed that the excessive channel region is formed on the upper surface of the fin gate region You can prevent it. It is therefore an object of the present invention to provide a method for forming a semiconductor device which can improve the characteristics in which the speed of the semiconductor device is degraded.

이상의 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 형성 방법은,The method for forming a semiconductor device according to the present invention for achieving the above object,

반도체 기판 상에 I형의 활성영역을 형성하는 단계와,Forming an active region of type I on the semiconductor substrate;

상기 활성영역의 상부 면에 제 1 채널 임플란트를 수행하는 단계와,Performing a first channel implant on an upper surface of the active region;

상기 활성영역과 게이트가 중첩되는 영역 내에 핀 게이트 영역을 차단시키는 감광막 패턴을 형성하는 단계와,Forming a photoresist pattern for blocking a fin gate region in an area where the active region and the gate overlap each other;

상기 감광막 패턴을 식각 마스크로 상기 활성영역을 소정 두께 식각하여 상기 중첩 영역에 핀 게이트 영역을 형성하는 단계와,Etching the active region by a predetermined thickness using the photoresist pattern as an etch mask to form a fin gate region in the overlapping region;

상기 감광막 패턴을 이온 주입 마스크로 상기 핀 게이트 영역의 측벽에 제 2 채널 임플란트를 수행하는 단계 및Performing a second channel implant on the sidewall of the fin gate region using the photoresist pattern as an ion implantation mask; and

상기 감광막 패턴을 제거하고 상기 핀 게이트 영역과 중첩되는 게이트 절연막 및 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.Removing the photoresist pattern and forming a gate insulating layer and a gate overlapping the fin gate region.

이하, 첨부된 도면을 참고로 하여 본 발명에 따른 반도체 소자의 형성 방법에 대하여 상세히 설명하면 다음과 같다.Hereinafter, a method of forming a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 형성방법을 도시한 단면도들로서, 핀 게이트 영역의 게이트 길이 방향 단면을 도시한 것이다. 3A to 3D are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention, and illustrate a gate longitudinal section of a fin gate region.

도 3a를 참조하면, 반도체 기판(100) 상에 패드 산화막(미도시) 및 패드 질화막(미도시)을 형성하고, 소자분리영역을 노출시키는 감광막 패턴(미도시)을 상기 패드 질화막 상부에 형성한다. Referring to FIG. 3A, a pad oxide film (not shown) and a pad nitride film (not shown) are formed on the semiconductor substrate 100, and a photoresist pattern (not shown) for exposing the device isolation region is formed on the pad nitride film. .

다음에는, 상기 감광막 패턴을 식각 마스크로 상기 패드 질화막, 패드 산화 막 및 반도체 기판(100)을 식각하여 소자분리용 트렌치를 형성한다. 그 다음에, 트렌치(미도시)를 매립하는 산화막을 형성한 후 반도체 기판(100)이 노출될 때까지 연마하여, 활성영역(120)을 정의하고 소자분리막(미도시)를 형성한다. 다음에는, 활성영역(120)의 상부면에 제 1 채널 임플란트를 수행하여 활성영역(120)의 상부에 채널 영역(150)을 형성 한다.Next, the pad nitride layer, the pad oxide layer, and the semiconductor substrate 100 are etched using the photoresist pattern as an etching mask to form a device isolation trench. Next, an oxide film filling the trench (not shown) is formed and then polished until the semiconductor substrate 100 is exposed, thereby defining the active region 120 and forming an isolation layer (not shown). Next, the channel region 150 is formed on the active region 120 by performing a first channel implant on the upper surface of the active region 120.

도 3b를 참조하면, 핀 게이트 영역을 정의하는 감광막 패턴(130)을 형성하고, 감광막 패턴(130)을 식각 마스크로 활성영역(120)을 소정 두께 식각하여 핀 게이트 영역(140)을 형성한다. 여기서, 핀 게이트 영역(140)은 게이트 전극 하부의 활성영역으로서 도 3b에 도시된 바와 같이 활성영역(120)을 부분적으로 식각하여 돌출한 핀 형태로 형성하는 것을 지칭한다.Referring to FIG. 3B, the photoresist layer pattern 130 defining the fin gate region is formed, and the fin gate region 140 is formed by etching the active region 120 by a predetermined thickness using the photoresist pattern 130 as an etch mask. Here, the fin gate region 140 refers to forming the fin region protruding by partially etching the active region 120 as shown in FIG. 3B as the active region under the gate electrode.

도 3c를 참조하면, 감광막 패턴(130)을 이온 주입 마스크로 핀 게이트 영역(140)의 측벽에 제 2 채널 임플란트를 수행한다. 이때, 경사 이온 주입 방법을 이용하는 것이 바람직하다. 종래의 기술에서 감광막 패턴(130)을 제거 하는 것과 달리 핀 게이트 영역(140) 상부에 감광막 패턴(130)을 그대로 남겨 놓고 이온 주입을 수행함으로써, 핀 게이트 영역(140)의 전면에 고르게 채널 영역(150)이 형성되도록 할 수 있다.Referring to FIG. 3C, a second channel implant is performed on the sidewall of the fin gate region 140 using the photoresist pattern 130 as an ion implantation mask. At this time, it is preferable to use a gradient ion implantation method. Unlike removing the photoresist pattern 130 in the related art, ion implantation is performed by leaving the photoresist pattern 130 on the fin gate region 140 as it is, thereby evenly spreading the channel region on the entire surface of the fin gate region 140. 150 may be formed.

도 3d를 참조하면, 감광막 패턴(150)을 제거하고 핀 게이트 영역(140)과 중첩되는 게이트 절연막(160) 및 게이트(200)를 형성한다. 여기서, 게이트(200)는 폴리실리콘층(170), 금속층(180) 및 하드마스크층(190)의 적층 구조로 형성된다.Referring to FIG. 3D, the photoresist pattern 150 is removed to form a gate insulating layer 160 and a gate 200 overlapping the fin gate region 140. Here, the gate 200 is formed in a stacked structure of the polysilicon layer 170, the metal layer 180, and the hard mask layer 190.

이상에서 설명한 바와 같이 본 발명에 따른 반도체 소자의 형성 방법은, 핀 게이트 영역을 형성하는데 있어서, 상부 면과 측벽에 각각의 채널 임플란트 공정으로 나누어 수행함으로써, 핀 게이트 영역의 상부 면에 과다한 채널 영역이 형성되어 반도체 소자의 속도가 열화 되는 것을 방지할 수 있다. 이러한, 특성은 추가적인 특별한 장비나 비용을 필요로 하지 않으면서 반도체 소자의 특성을 개선 할 수 있으므로 반도체 소자의 형성 공정 수율 향상 및 신뢰성을 높일 수 있는 효과를 제공한다.As described above, in the method of forming the semiconductor device according to the present invention, in the formation of the fin gate region, an excessive channel region is formed on the upper surface of the fin gate region by performing the channel implant process on the upper surface and the sidewall. It can be formed to prevent the speed of the semiconductor device from deteriorating. These characteristics can improve the characteristics of the semiconductor device without requiring additional special equipment or cost, thereby providing the effect of improving the yield and reliability of the semiconductor device formation process.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (2)

반도체 기판 상에 I형의 활성영역을 형성하는 단계;Forming an active region of type I on the semiconductor substrate; 상기 활성영역의 상부 면에 제 1 채널 임플란트를 수행하는 단계;Performing a first channel implant on an upper surface of the active region; 상기 활성영역과 게이트가 중첩되는 영역 내에 핀 게이트 영역을 정의하는 감광막 패턴을 형성하는 단계;Forming a photoresist pattern defining a fin gate region in an area where the active region and the gate overlap each other; 상기 감광막 패턴을 식각 마스크로 상기 활성영역을 소정 두께 식각하여 상기 중첩 영역에 핀게이트 영역을 형성하는 단계;Etching the active region by a predetermined thickness using the photoresist pattern as an etching mask to form a pin gate region in the overlapping region; 상기 감광막 패턴을 이온 주입 마스크로 상기 핀 게이트 영역의 측벽에 제 2 채널 임플란트를 수행하는 단계; 및Performing a second channel implant on the sidewall of the fin gate region using the photoresist pattern as an ion implantation mask; And 상기 감광막 패턴을 제거하고 상기 핀 게이트 영역과 중첩되는 게이트 절연막 및 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.Removing the photoresist pattern and forming a gate insulating film and a gate overlapping the fin gate region. 제 1 항에 있어서,The method of claim 1, 상기 제 2 채널 임플란트 공정은 경사 이온 주입인 것을 특징으로 하는 반도체 소자의 형성 방법.And the second channel implant process is gradient ion implantation.
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