KR101060713B1 - Manufacturing Method of Semiconductor Device - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 하드마스크 패턴들 사이에 갭필 특성이 우수한 버퍼막을 형성한 후 상기 하드마스크 패턴 상부의 산화막 및 질화막을 제거함으로써, 후속 공정인 절연막의 CMP 공정 시 상기 질화막과 절연막 사이의 식각 선택비 차이로 인해 CMP 특성 저하되는 것을 방지하여 소자의 특성을 향상시키는 기술을 개시한다. The present invention relates to a method of manufacturing a semiconductor device, and to forming a buffer film having excellent gap fill characteristics between hard mask patterns, and then removing the oxide film and the nitride film on the hard mask pattern, the nitride film during the subsequent CMP process of the insulating film Disclosed is a technique for preventing deterioration of CMP characteristics due to a difference in etching selectivity between the insulating film and the insulating layer, thereby improving device characteristics.

Description

반도체 소자의 제조 방법{METHOD FOR FABRICATING THE SEMICONDUCTOR DEVICE}Method for manufacturing a semiconductor device {METHOD FOR FABRICATING THE SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조 방법에 관한 것이다. 특히, 매몰 게이트(Buried Gate) 형성 방법에 관한 것이다. The present invention relates to a method of manufacturing a semiconductor device. In particular, the present invention relates to a method for forming a buried gate.

DRAM 등과 같은 반도체 메모리 소자가 고집적화됨에 따라 메모리 셀이 점차 미세화되고 있다. 그에 따라, 미세화된 메모리 셀에서 소정의 셀 캐패시턴스를 확보하고, 셀 트랜지스터 특성을 향상시키기 위한 노력이 다양하게 시도되었다. 메모리 셀이 미세화됨에 따라 보다 작은 사이즈의 셀 트랜지스터가 요구되고 있다. As semiconductor memory devices such as DRAMs are highly integrated, memory cells are becoming more and more miniaturized. Accordingly, various efforts have been made to secure a predetermined cell capacitance in the miniaturized memory cell and to improve cell transistor characteristics. As memory cells become smaller, cell transistors of smaller sizes are required.

이와 같은 미세화에 대응하여 특성 면에 있어서 문제가 없는 셀 트랜지스터를 구현하기 위하여 확산층에서의 불순물 농도를 제어하는 방법이 많이 시도되었다. 그러나, 채널의 길이가 감소함에 따라 소자 제조 공정중에 다양한 열처리 공정들을 거치면서 트랜지스터의 확산층 깊이를 제어하는 것이 어렵고, 유효 채널 길이가 줄어들고 문턱 전압(threshold voltage)이 감소함으로써 단채널 효과(short channel effect)가 현저하게 발생되어 셀 트랜지스터의 동작에 심각한 문제가 야기된다. In response to such miniaturization, many attempts have been made to control the impurity concentration in the diffusion layer in order to implement a cell transistor having no problem in terms of characteristics. However, as the length of the channel decreases, it is difficult to control the depth of the diffusion layer of the transistor through various heat treatment processes during the device fabrication process, and the short channel effect due to the reduction of the effective channel length and the decrease of the threshold voltage. ) Is remarkably generated, causing serious problems in the operation of the cell transistors.

이와 같은 문제를 해결하기 위한 방법으로서, 기판 표면에 트렌치를 형성하고, 상기 트렌치 내에 트랜지스터의 게이트를 형성하는 매몰 게이트형 트랜지스터가 제안되었다. 매몰 게이트형 트랜지스터는 게이트를 트렌치 내에 형성함으로써 소스와 드레인 간의 거리를 길게 하여 유효 채널 길이를 증가시킬 수 있으므로 단채널 효과를 줄일 수 있다. As a method for solving such a problem, a buried gate transistor has been proposed in which a trench is formed on a surface of a substrate and a gate of a transistor is formed in the trench. The buried gate type transistor can reduce the short channel effect by forming a gate in the trench to increase the effective channel length by increasing the distance between the source and the drain.

도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 매몰 게이트 형성 방법을 도시한 단면도들이다. 1A to 1C are cross-sectional views illustrating a buried gate forming method of a semiconductor device according to the prior art.

도 1a를 참조하면, 반도체 기판(100) 상부에 게이트 영역을 정의하는 패드 질화막 패턴(110) 및 패드 산화막 패턴(105)을 형성한다.Referring to FIG. 1A, a pad nitride layer pattern 110 and a pad oxide layer pattern 105 defining a gate region are formed on the semiconductor substrate 100.

다음에, 패드 산화막 패턴(105) 및 패드 질화막 패턴(110)을 마스크로 반도체 기판(100)을 식각하여 매몰 게이트가 형성될 트렌치(113)를 형성한다. Next, the semiconductor substrate 100 is etched using the pad oxide film pattern 105 and the pad nitride film pattern 110 as a mask to form a trench 113 in which a buried gate is to be formed.

그 다음, 트렌치(113) 내에 금속층(115)을 매립한다. Next, the metal layer 115 is embedded in the trench 113.

다음에, 선택적인 산화 공정(Selectively Oxidation)을 진행하여 패드 질화막 패턴(110) 및 패드 산화막 패턴(105) 표면에 산화막(120)을 형성한다. 이때, 금속층(115) 표면에는 산화막(120)이 형성되지 않도록 하는 것이 바람직하다.Next, a selective oxidation process is performed to form an oxide film 120 on the pad nitride film pattern 110 and the pad oxide film pattern 105. In this case, it is preferable that the oxide film 120 is not formed on the surface of the metal layer 115.

다음에, 산화막(120) 및 금속층(115) 표면에 질화막(125)을 증착한다. 이때, 질화막(125)은 패드 질화막 패턴(110)들 사이의 영역에 매립되지 않도록 얇게 형성하는 것이 바람직하다. 여기서, 질화막(125)은 후속 열공정에 의한 금속층(115)의 산화를 방지하기 위해 형성한다. Next, a nitride film 125 is deposited on the surfaces of the oxide film 120 and the metal layer 115. In this case, the nitride film 125 may be formed thin so as not to be embedded in the areas between the pad nitride film patterns 110. Here, the nitride film 125 is formed to prevent oxidation of the metal layer 115 by a subsequent thermal process.

도 1b 및 도 1c를 참조하면, 질화막(125) 상부에 평탄화된 절연막(130)을 형 성한다. 여기서, 절연막(130)은 SOD(Spin on Dielectric) 산화막으로 형성한다. 1B and 1C, the planarized insulating layer 130 is formed on the nitride layer 125. Here, the insulating film 130 is formed of a spin on dielectric (SOD) oxide film.

다음에, 패드 질화막 패턴(110)이 노출될때까지 CMP(Chemical Mechanical Polishing) 공정을 진행한다. 여기서, 상기 CMP 공정 시 패드 질화막 패턴(110) 상부에 형성되어 있는 산화막(120)과 질화막(125)을 제거해야 한다. 이때, 질화막(125)과 절연막(130)의 식각 선택비 차이에 의해 CMP 공정의 정확도가 떨어지게 되고, 이러한 경우 원하는 타겟보다 높은 타겟으로 CMP 공정을 진행하여야 하므로 CMP 균일도 특성이 저하되는 문제점이 발생한다. 또한, CMP 공정의 공정 마진이 감소되어 후속 공정 시 불량이 계속 발생하는 원인이 될 수 있다. Next, the chemical mechanical polishing (CMP) process is performed until the pad nitride film pattern 110 is exposed. Here, the oxide film 120 and the nitride film 125 formed on the pad nitride film pattern 110 should be removed during the CMP process. At this time, the accuracy of the CMP process is lowered due to the difference in the etching selectivity between the nitride film 125 and the insulating film 130. In this case, the CMP uniformity characteristic is degraded because the CMP process must be performed to a target higher than a desired target. . In addition, process margins of the CMP process may be reduced, which may cause defects to continue in subsequent processes.

본 발명은 매몰 게이트 형성 공정 시 추가 공정을 진행하여 소자의 특성을 향상시키고자 한다. In the present invention, an additional process is performed during the buried gate forming process to improve device characteristics.

본 발명에 따른 반도체 소자의 제조 방법은 Method for manufacturing a semiconductor device according to the present invention

반도체 기판 상부에 게이트 영역을 오픈시키는 하드마스크 패턴을 형성하는 단계와, 상기 하드마스크 패턴을 마스크로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 내에 게이트 물질층을 매립하는 단계와, 상기 하드마스크 패턴 표면에 산화막을 형성하는 단계와, 상기 산화막 및 상기 게이트 물질층 표면에 질화막을 형성하는 단계와, 상기 하드마스크 패턴들 사이에 버퍼막을 매립하여 상기 하드마스크 패턴 상부의 상기 질화막을 노출시키는 단계와, 상기 노출된 질화막 및 상기 노출된 질화막 하부의 상기 산화막을 제거하여 상기 하드마스크 패턴을 노출시키는 단계를 포함하는 것을 특징으로 한다.Forming a hard mask pattern for opening a gate region on the semiconductor substrate, etching the semiconductor substrate using the hard mask pattern as a mask, forming a trench, filling a gate material layer in the trench; Forming an oxide film on the surface of the hard mask pattern, forming a nitride film on the surface of the oxide film and the gate material layer, and embedding a buffer layer between the hard mask patterns to expose the nitride film on the hard mask pattern. And removing the exposed nitride layer and the oxide layer under the exposed nitride layer to expose the hard mask pattern.

그리고, 상기 하드마스크 패턴은 산화막, 질화막 및 이들의 조합으로 부터 선택된 어느 하나로 형성하고, 상기 트렌치 내벽에 게이트 산화막을 형성한다. The hard mask pattern may be formed of any one selected from an oxide film, a nitride film, and a combination thereof, and a gate oxide film may be formed on the inner wall of the trench.

그리고, 상기 게이트 물질층은 금속층이며,And the gate material layer is a metal layer,

상기 질화막을 노출시키는 단계는 상기 질화막이 형성된 전체 상부에 상기 버퍼막을 형성하는 단계와, 건식 에치-백 공정으로 상기 버퍼막을 식각하여 상기 질화막을 노출시키는 단계를 포함하는 것을 특징으로 한다. The exposing the nitride layer may include forming the buffer layer on an entire top of the nitride layer, and exposing the nitride layer by etching the buffer layer by a dry etch-back process.

또한, 상기 버퍼막은 SOC(Spin On Carbon)층 또는 감광막으로 형성하며, 상기 버퍼막을 제거하는 단계를 더 포함한다.In addition, the buffer layer is formed of a SOC (Spin On Carbon) layer or a photoresist, and further comprising the step of removing the buffer layer.

상기 버퍼막을 제거한 후 상기 하드마스크 패턴 및 상기 질화막 상부에 절연막을 형성하는 단계와, 상기 하드마스크 패턴이 노출될때까지 평탄화 공정을 진행하는 단계를 더 포함한다. 여기서, 상기 평탄화 공정은 CMP 공정인 것을 특징으로 한다.Removing the buffer layer and forming an insulating layer on the hard mask pattern and the nitride layer, and performing a planarization process until the hard mask pattern is exposed. Here, the planarization process is characterized in that the CMP process.

본 발명에 따른 반도체 소자의 제조 방법은 하드마스크 패턴들 사이에 갭필 특성이 우수한 버퍼막을 형성한 후 상기 하드마스크 패턴 상부의 산화막 및 질화막을 제거함으로써, 후속 공정인 절연막의 CMP 공정 시 상기 질화막과 절연막 사이의 식각 선택비 차이로 인해 CMP 특성 저하되는 것을 방지하고, CMP 타겟 제어 능력을 향상시키는 효과가 있다.In the method of manufacturing a semiconductor device according to the present invention, after forming a buffer film having excellent gap fill characteristics between hard mask patterns, the oxide film and the nitride film are removed from the upper portion of the hard mask pattern. Due to the difference in the etching selectivity between the CMP characteristics are prevented from deteriorating, and has the effect of improving the CMP target control ability.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings an embodiment of the present invention will be described in detail.

도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도이다. 2A to 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.

도 2a를 참조하면, 반도체 기판(200) 상부에 패드 산화막(미도시) 및 패드 질화막(미도시)을 형성한다. 다음에, 게이트 영역을 정의하는 마스크를 이용하여 패드 질화막(미도시) 및 패드 산화막(미도시)을 식각하여 패드 산화막 패턴(205) 및 패드 질화막 패턴(210)을 형성한다. 여기서, 패드 산화막 패턴(205) 및 패드 질화막 패턴(210)의 적층구조를 하드마스크 패턴(212)으로 정의한다. Referring to FIG. 2A, a pad oxide film (not shown) and a pad nitride film (not shown) are formed on the semiconductor substrate 200. Next, the pad nitride film (not shown) and the pad oxide film (not shown) are etched using a mask defining a gate region to form the pad oxide film pattern 205 and the pad nitride film pattern 210. Here, the stack structure of the pad oxide film pattern 205 and the pad nitride film pattern 210 is defined as a hard mask pattern 212.

다음에, 하드마스크 패턴(212)을 마스크로 반도체 기판(200)을 식각하여 매몰 게이트가 형성될 트렌치(213)를 형성한다. 그리고, 트렌치(213) 내벽에 게이트 절연막(미도시)을 형성한다. 여기서, 게이트 절연막(미도시)은 열산화 공정에 의한 실리콘 산화막으로 형성할 수 있다. Next, the semiconductor substrate 200 is etched using the hard mask pattern 212 as a mask to form the trench 213 in which the buried gate is to be formed. A gate insulating film (not shown) is formed on the inner wall of the trench 213. Here, the gate insulating film (not shown) may be formed of a silicon oxide film by a thermal oxidation process.

그 다음, 트렌치(213)를 포함하는 전체 상부에 금속층(215)을 형성한 후 하드마스크 패턴(212)이 노출될때까지 CMP(Chemical Mechanical Polishing) 공정을 진행하고, 추가적인 과도 식각을 진행하여 트렌치(213)내에 금속층(215)을 매립한다. Next, after forming the metal layer 215 on the entire upper portion including the trench 213, the CMP (Chemical Mechanical Polishing) process is performed until the hard mask pattern 212 is exposed, and further transient etching is performed to form the trench ( A metal layer 215 is embedded in 213.

이때, 금속층(215)은 반도체 기판(200)의 표면보다 낮은 높이에 위치하는 상부면을 갖도록 형성할 수 있다. 여기서, 금속층(215)은 텅스텐을 포함하는 물질로 형성하며, 트렌치(213) 표면에 티타늄 질화막을 더 형성할 수 도 있다.In this case, the metal layer 215 may be formed to have an upper surface located at a lower level than the surface of the semiconductor substrate 200. The metal layer 215 may be formed of a material including tungsten, and a titanium nitride film may be further formed on the trench 213.

다음에, 선택적인 산화 공정(Selectively Oxidation)을 진행하여 하드마스크 패턴(212) 및 트렌치(213) 상측에 노출된 반도체 기판(200) 표면에 산화막(220)을 형성한다. Next, an oxide layer 220 is formed on the surface of the semiconductor substrate 200 exposed on the hard mask pattern 212 and the trench 213 by performing a selective oxidation process.

이때, 금속층(215)은 산화되지 않아야 하므로, 금속층(215) 표면에는 산화막(220)이 형성되지 않도록 하는 것이 바람직하다. 즉, 트렌치(213)에 매립된 금속층(215) 표면을 제외한 전체 상부에 산화막(220)이 형성된다. At this time, since the metal layer 215 should not be oxidized, it is preferable that the oxide film 220 is not formed on the surface of the metal layer 215. That is, the oxide film 220 is formed on the entire upper portion of the metal layer 215 embedded in the trench 213.

다음에, 산화막(220) 및 금속층(215) 표면에 질화막(225)을 증착한다. 이때, 질화막(225)은 하드 마스크 패턴(212)들 사이에 매립되지 않도록 얇게 형성하는 것이 바람직하다. 여기서, 질화막(225)은 후속 열공정에 의한 금속층(215)의 산화를 방지하기 위해 형성한다. Next, a nitride film 225 is deposited on the surfaces of the oxide film 220 and the metal layer 215. In this case, the nitride film 225 may be formed thin so as not to be buried between the hard mask patterns 212. Here, the nitride film 225 is formed to prevent the oxidation of the metal layer 215 by a subsequent thermal process.

도 2b를 참조하면, 하드마스크 패턴(212)들 사이를 매립하며, 하드마스크 패턴(212) 상부에 형성된 질화막(225)이 노출되지 않는 두께로 평탄화된 버퍼막(230)을 형성한다. 여기서, 버퍼막(230)은 갭필(Gap Fill) 특성이 우수하고, 제거가 용이한 물질로 형성하는 것이 바람직하다. 더욱 바람직하게는 SOC(Spin On Carbon)막 또는 감광막으로 형성한다. Referring to FIG. 2B, a buffer layer 230 is formed to fill a gap between the hard mask patterns 212 and the nitride layer 225 formed on the hard mask pattern 212 so that the nitride layer 225 is not exposed. The buffer layer 230 may be formed of a material having excellent gap fill characteristics and easy removal. More preferably, it is formed of a SOC (Spin On Carbon) film or a photosensitive film.

도 2c를 참조하면, 건식 에치백 공정(Dry Etch-Back)을 진행하여 버퍼막(230)을 식각한다. 이때, 상기 에치백 공정은 하드마스크 패턴(212) 상부의 질화막(225)이 노출될때까지 진행하며, 하드마스크 패턴(212) 측벽의 질화막(225)도 일부 노출되도록 한다. 더욱 바람직하게는 버퍼막(230)이 하드마스크 패턴(212)의 높이까지만 남겨지도록 한다.Referring to FIG. 2C, a dry etch-back process is performed to etch the buffer layer 230. In this case, the etch back process is performed until the nitride film 225 on the hard mask pattern 212 is exposed, and the nitride film 225 on the sidewall of the hard mask pattern 212 is partially exposed. More preferably, the buffer layer 230 is left only up to the height of the hard mask pattern 212.

도 2d 및 도 2e를 참조하면, 노출된 질화막(225) 및 질화막(225) 하부의 산화막(220)을 제거한다. 즉, 하드마스크 패턴(212) 측벽에 형성된 질화막(225) 및 산화막(220)은 제거되지 않는다. 이때, 하드마스크 패턴(212)들 사이는 버퍼막(230)으로 매립되어 있으므로, 하드마스크 패턴(212) 상부의 질화막(225) 및 산화막(220)의 제거가 용이하다. 2D and 2E, the exposed nitride layer 225 and the oxide layer 220 under the nitride layer 225 are removed. That is, the nitride film 225 and the oxide film 220 formed on the sidewalls of the hard mask pattern 212 are not removed. In this case, since the buffer layer 230 is buried between the hard mask patterns 212, the nitride film 225 and the oxide film 220 on the hard mask pattern 212 may be easily removed.

그 다음, 버퍼막(230)을 제거한다. Next, the buffer film 230 is removed.

도 2f를 참조하면, 후속 공정으로 버퍼막(230)이 제거된 하드마스크 패 턴(212) 및 질화막(225) 사이를 매립하는 절연막(232)을 전체표면 상부에 형성하고, 하드마스크 패턴(212)이 노출될때까지 평탄화 공정을 진행한다. 여기서, 절연막(232)은 SOD 산화막으로 형성하며, 상기 평탄화 공정은 CMP 공정인 것이 바람직하다. Referring to FIG. 2F, an insulating film 232 filling the hard mask pattern 212 and the nitride film 225 where the buffer film 230 is removed in the subsequent process is formed on the entire surface of the hard mask pattern 212. The planarization process is carried out until) is exposed. Here, the insulating film 232 is formed of an SOD oxide film, and the planarization process is preferably a CMP process.

이때, 도 2d의 공정에서 하드마스크 패턴(212) 상부의 산화막(220) 및 질화막(225)을 제거하였기 때문에 절연막(232)과 질화막(225) 간의 식각 선택비 차이로 인한 CMP 특성 저하를 방지할 수 있다. In this case, since the oxide layer 220 and the nitride layer 225 on the hard mask pattern 212 are removed in the process of FIG. 2D, the CMP characteristic may be prevented from being lowered due to the difference in etching selectivity between the insulating layer 232 and the nitride layer 225. Can be.

즉, 상기 평탄화 공정의 타겟(Target) 제어 능력이 향상되고, 이로 인해 절연막(232)의 CMP 공정 시 CMP 균일도를 향상시킬 수 있다. That is, the target control capability of the planarization process is improved, and thus, the CMP uniformity may be improved during the CMP process of the insulating layer 232.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.It will be apparent to those skilled in the art that various modifications, additions, and substitutions are possible, and that various modifications, additions and substitutions are possible, within the spirit and scope of the appended claims. As shown in Fig.

도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들.1A to 1C are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.2A to 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.

< 도면의 주요 부분에 대한 부호 설명 ><Explanation of Signs of Major Parts of Drawings>

200 : 반도체 기판 213 : 트렌치200: semiconductor substrate 213: trench

215 : 게이트 물질층 205 : 패드 산화막 패턴215: gate material layer 205: pad oxide film pattern

210 : 패드 질화막 패턴 220 : 산화막210: pad nitride film pattern 220: oxide film

225 : 질화막 230 : 버퍼막225: nitride film 230: buffer film

Claims (9)

반도체 기판 상부에 게이트 영역을 오픈시키는 하드마스크 패턴을 형성하는 단계;Forming a hard mask pattern on the semiconductor substrate to open the gate region; 상기 하드마스크 패턴을 마스크로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;Forming a trench by etching the semiconductor substrate using the hard mask pattern as a mask; 상기 트렌치 내에 게이트 물질층을 매립하는 단계;Embedding a layer of gate material in the trench; 상기 하드마스크 패턴 표면에 산화막을 형성하는 단계;Forming an oxide film on a surface of the hard mask pattern; 상기 산화막 및 상기 게이트 물질층 표면에 질화막을 형성하는 단계;Forming a nitride film on surfaces of the oxide film and the gate material layer; 상기 하드마스크 패턴들 사이에 버퍼막을 매립하는 단계;Filling a buffer layer between the hard mask patterns; 상기 하드마스크 패턴 상부의 상기 질화막을 노출시키는 단계; 및Exposing the nitride layer over the hard mask pattern; And 상기 노출된 질화막 및 상기 노출된 질화막 하부의 상기 산화막을 제거하여 상기 하드마스크 패턴을 노출시키는 단계Exposing the hard mask pattern by removing the exposed nitride layer and the oxide layer under the exposed nitride layer 를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device comprising a. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제 1 항에 있어서, The method of claim 1, 상기 하드마스크 패턴은 산화막, 질화막 및 이들의 조합으로 부터 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 제조 방법.The hard mask pattern is any one selected from an oxide film, a nitride film and a combination thereof. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제 1 항에 있어서, The method of claim 1, 상기 트렌치 내에 게이트 물질층을 매립하는 단계 이전에,Prior to embedding a layer of gate material in the trench, 상기 트렌치 내벽에 게이트 절연막을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.And forming a gate insulating film on the inner wall of the trench. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제 1 항에 있어서, The method of claim 1, 상기 게이트 물질층은 금속층인 것을 특징으로 하는 반도체 소자의 제조 방법. And the gate material layer is a metal layer. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제 1 항에 있어서, The method of claim 1, 상기 질화막을 노출시키는 단계는Exposing the nitride film 상기 질화막이 형성된 전체 상부에 상기 버퍼막을 형성하는 단계; 및Forming the buffer film on the entire upper portion of the nitride film; And 에치-백 공정으로 상기 버퍼막을 식각하여 상기 질화막을 노출시키는 단계Etching the buffer layer by an etch-back process to expose the nitride layer 를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device comprising a. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제 1 항에 있어서, The method of claim 1, 상기 버퍼막은 SOC(Spin On Carbon)층 또는 감광막인 것을 특징으로 하는 반도체 소자의 제조 방법.The buffer film is a manufacturing method of a semiconductor device, characterized in that the SOC (Spin On Carbon) layer or photosensitive film. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 제 1 항에 있어서,The method of claim 1, 상기 하드마스크 패턴을 노출시키는 단계 이후,After exposing the hardmask pattern, 상기 버퍼막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of manufacturing a semiconductor device, further comprising the step of removing the buffer film. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 제 7 항에 있어서, The method of claim 7, wherein 상기 버퍼막을 제거한 후 After removing the buffer film 상기 하드마스크 패턴 및 상기 질화막 상부에 절연막을 형성하는 단계; 및Forming an insulating film on the hard mask pattern and the nitride film; And 상기 하드마스크 패턴이 노출될때까지 평탄화 공정을 진행하는 단계Performing a planarization process until the hard mask pattern is exposed 를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device further comprising. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 was abandoned upon payment of a set-up fee. 제 8 항에 있어서,The method of claim 8, 상기 평탄화 공정은 CMP(Chemical Mechanical Polishing) 공정인 것을 특징으로 하는 반도체 소자의 제조 방법.The planarization process is a manufacturing method of a semiconductor device, characterized in that the chemical mechanical polishing (CMP) process.
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