JP5662865B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
本発明は、半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof.
寸法を大きくすることなく、トランジスタの実質的なチャネル幅を広くするために、チャネル領域において基板にトレンチ等の凹凸を形成する技術が知られている。 In order to increase the substantial channel width of a transistor without increasing the size, a technique for forming irregularities such as trenches in a substrate in a channel region is known.
たとえば、特許文献１（特開平１１−１０３０５８号公報）や特許文献２（特開昭５１−１４７２６９号公報）には、基板表面にトレンチを形成したトレンチゲート構造のトランジスタを含む半導体装置が記載されている。 For example, Patent Document 1 (Japanese Patent Laid-Open No. 11-103058) and Patent Document 2 (Japanese Patent Laid-Open No. 51-147269) describe a semiconductor device including a transistor having a trench gate structure in which a trench is formed on a substrate surface. ing.
特許文献３（特開２００６−２９４６４５号公報）には、ウェル領域と、前記ウェル領域の表面から途中の深さまで達する複数本のトレンチと、前記トレンチが形成する凹凸部の表面に設けられたゲート絶縁膜と、前記トレンチ内部に埋め込まれたゲート電極と、前記トレンチ両端付近を除く前記凹凸部領域において前記トレンチ内部に埋め込まれたゲート電極と接触して基板表面に設けられたゲート電極膜と、前記ゲート電極膜の下部を除く前記ウェル領域において前記ウェル領域の深さより浅く設けられた２つの低抵抗第二導電型半導体層であるソース領域とドレイン領域を有する半導体装置が記載されている。これにより、トレンチ両端付近がソース及びドレイン領域となるため、ソース及びドレイン領域とチャネル領域の接触面積を大きくすることができ、オン抵抗の低減が可能となるとされている。 Patent Document 3 (Japanese Patent Application Laid-Open No. 2006-294645) discloses a well region, a plurality of trenches that reach the intermediate depth from the surface of the well region, and a gate provided on the surface of the uneven portion formed by the trench. An insulating film, a gate electrode embedded in the trench, and a gate electrode film provided on the substrate surface in contact with the gate electrode embedded in the trench in the concavo-convex region excluding the vicinity of both ends of the trench; There is described a semiconductor device having a source region and a drain region which are two low-resistance second-conductivity-type semiconductor layers provided in the well region excluding the lower portion of the gate electrode film and shallower than the depth of the well region. As a result, the vicinity of both ends of the trench becomes the source and drain regions, so that the contact area between the source and drain regions and the channel region can be increased, and the on-resistance can be reduced.
また、特許文献４（特開昭６２−１２６６７５号公報）にも、特許文献３と同様の構成が記載されている。 Also, Patent Document 4 (Japanese Patent Laid-Open No. Sho 62-126675) describes a configuration similar to that of Patent Document 3.
一方、特許文献１から特許文献４に記載された横型のトランジスタとは異なるが、電流経路が縦方向の縦型のＭＯＳトランジスタも知られている。特許文献５（特開平６−３５００９０号公報）には、トレンチ内にのみゲート導電材料が形成された絶縁ゲート電界効果装置が記載されている。 On the other hand, although different from the lateral transistors described in Patent Document 1 to Patent Document 4, vertical MOS transistors having a current path in the vertical direction are also known. Patent Document 5 (Japanese Patent Laid-Open No. 6-350090) describes an insulated gate field effect device in which a gate conductive material is formed only in a trench.
特許文献６（特開平１０−３２３３１号公報）にも、縦型のＭＯＳトランジスタの構成が記載されている。ここで、縦型のＭＯＳトランジスタにおいては、ゲート酸化膜を介してｎ電界緩和領域とゲート電極とが形成する寄生容量が横型ＭＯＳトランジスタと比べてチップ面積比で大きくなり、帰還容量が大きくなり、スイッチング損失が大きくなるという問題があった。そのため、当該文献には、トレンチの底部のゲート絶縁膜の膜厚のみを厚く形成した構成が記載されている。これにより、縦型のＭＯＳトランジスタのしきい値を低く保ちつつ、ｎ電界緩和領域とゲート電極とが形成する寄生容量を低減して、スイッチング損失を低減できる、とされている。 Patent Document 6 (Japanese Patent Laid-Open No. 10-32331) also describes the configuration of a vertical MOS transistor. Here, in the vertical MOS transistor, the parasitic capacitance formed by the n electric field relaxation region and the gate electrode through the gate oxide film is larger in the chip area ratio than in the horizontal MOS transistor, and the feedback capacitance is increased. There was a problem that the switching loss increased. Therefore, this document describes a configuration in which only the thickness of the gate insulating film at the bottom of the trench is formed thick. Accordingly, it is said that the switching loss can be reduced by reducing the parasitic capacitance formed by the n electric field relaxation region and the gate electrode while keeping the threshold value of the vertical MOS transistor low.
特許文献７（特開２００９−８８１８８号公報）にも、縦型のＭＯＳトランジスタの構成が記載されている。当該文献には、Ｎ−型半導体層に形成されたトレンチにおいて、底部及びその近傍には、角部で丸みを帯びて均一に厚いシリコン酸化膜が形成された構成が記載されている。一方、トレンチの側壁の上方では、底部及びその近傍のシリコン酸化膜よりも薄く、角部で丸みを帯びたシリコン酸化膜が形成されている。厚いシリコン酸化膜によりゲート容量が低減され、その上方の薄いシリコン酸化膜により優れたトランジスタ特性が確保され、また、角部の丸みにより、結晶欠陥が発生しにくくなると共に、ゲート電界が分散されてゲート耐圧が向上するとされている。 Patent Document 7 (Japanese Patent Application Laid-Open No. 2009-88188) also describes the configuration of a vertical MOS transistor. This document describes a structure in which a thick silicon oxide film is formed rounded at corners and in the vicinity thereof in a trench formed in an N − type semiconductor layer. On the other hand, above the sidewall of the trench, a silicon oxide film that is thinner than the silicon oxide film at the bottom and its vicinity and rounded at the corners is formed. The gate capacitance is reduced by the thick silicon oxide film, and excellent transistor characteristics are ensured by the thin silicon oxide film above the thick silicon oxide film. Also, the corner roundness makes it difficult for crystal defects to occur and the gate electric field is dispersed. It is said that the gate breakdown voltage is improved.
特許文献８（特開２００７−８１３９６号公報）には、（１００）面の主表面を有する半導体基板を具備するＭＯＳトランジスタが記載されている。また、ソース領域及びドレイン領域は＜１００＞方向に平行な一直線上に配置されている。 Patent Document 8 (Japanese Patent Laid-Open No. 2007-81396) describes a MOS transistor including a semiconductor substrate having a main surface of (100) plane. The source region and the drain region are arranged on a straight line parallel to the <100> direction.
しかし、特許文献１や特許文献２に示したような構成において、以下のような問題があった。 However, the configurations shown in Patent Document 1 and Patent Document 2 have the following problems.
トレンチ上端部、とくにトレンチ近傍の湾曲部のチャネル領域では、電界集中により、ゲート電極から均質に与えられるべき電界が高まり、他の部分より低い閾値電圧でのトランジスタ動作が起こりやすい（寄生トランジスタ動作しやすい）という問題がある。そのため、トランジスタが設計より低い閾値電圧で動作し始めるという欠点があった。 In the channel region at the upper end of the trench, especially in the curved portion near the trench, the electric field that should be applied uniformly from the gate electrode increases due to the electric field concentration, and transistor operation with a lower threshold voltage than other parts is likely to occur (parasitic transistor operation). Easy). For this reason, there is a drawback in that the transistor starts to operate at a lower threshold voltage than the design.
また、チャネル領域には、閾値制御のための不純物が注入されるが、不純物が製造途中に熱処理工程でゲート絶縁膜内部へ再分布しやすい。とくにトレンチ上端部では、トレンチの側壁の横方向と基板表面の上方向にゲート絶縁膜が存在するので、不純物濃度が低下しやすいという問題もある。そのため、この理由からも、トランジスタが設計より低い閾値電圧で動作し始めるという欠点があった。 Further, an impurity for threshold control is implanted into the channel region, but the impurity is likely to be redistributed inside the gate insulating film during the heat treatment process during the manufacture. In particular, at the upper end portion of the trench, the gate insulating film exists in the lateral direction of the sidewall of the trench and the upper surface of the substrate surface. Therefore, for this reason as well, there is a drawback that the transistor starts to operate at a lower threshold voltage than the design.
そのため、従来、図１７に示すように、部分的に閾値電圧が低い領域が形成され、通常の設計値通りの閾値電圧の通常トランジスタ（通常Ｖｔトランジスタ）と、閾値電圧が設計値よりも低いトランジスタ（低Ｖｔトランジスタ）とが並列接続されたような構成となり、ハンプが発生するという問題があった。 Therefore, conventionally, as shown in FIG. 17, a region where the threshold voltage is partially low is formed, and a normal transistor (normal Vt transistor) having a threshold voltage as a normal design value and a transistor whose threshold voltage is lower than the design value (Low Vt transistor) is connected in parallel, and there is a problem that a hump occurs.
本発明の一実施形態によれば、
素子分離絶縁膜で区分けされた素子形成領域を含む基板と、
前記基板の前記素子形成領域に形成されたトレンチ、前記トレンチの側壁および底面に形成されたゲート絶縁膜、前記トレンチを埋め込むように前記ゲート絶縁膜上に形成されたゲート電極、前記基板表面の前記ゲート電極のゲート長方向の一方の側に形成されたソース領域、および前記ゲート電極のゲート長方向の他方の側に形成されたドレイン領域、を有するトランジスタと、
を含み、
前記ゲート電極は、前記トレンチ外部の前記基板上にも露出して形成され、当該露出して形成された前記ゲート電極は、ゲート長方向における、前記トレンチの両端部上部が覆われるとともに、中央部に覆われない領域が形成されるように設けられた半導体装置が提供される。
According to one embodiment of the present invention,
A substrate including an element formation region separated by an element isolation insulating film;
A trench formed in the element formation region of the substrate; a gate insulating film formed on a sidewall and a bottom surface of the trench; a gate electrode formed on the gate insulating film so as to fill the trench; A transistor having a source region formed on one side of the gate electrode in the gate length direction and a drain region formed on the other side of the gate electrode in the gate length direction;
Including
The gate electrode is also exposed and formed on the substrate outside the trench, and the exposed and formed gate electrode covers the upper part of both ends of the trench in the gate length direction, and a central portion. There is provided a semiconductor device provided so that a region not covered by the substrate is formed.
本発明の一実施形態によれば、
トランジスタを含む半導体装置の製造方法であって、
基板の一面に形成され、素子分離絶縁膜で区分けされた素子形成領域に第２導電型の不純物イオンを注入してチャネル領域を形成する工程と、
前記基板の前記一面の前記チャネル領域に、トレンチを形成する工程と、
前記基板の前記一面にゲート絶縁膜を形成し、前記トレンチの側壁および底面を当該ゲート絶縁膜で覆う工程と、
前記トレンチの内部を埋め込むようにゲート電極を形成する工程と、
前記ゲート電極を所定形状にパターニングする工程と、
ゲート長方向において、前記基板の前記一面の前記チャネル領域の両側方に第１導電型の不純物イオンを注入して、ソース領域およびドレイン領域を形成する工程と、
を含み、
前記ゲート電極を所定形状にパターニングする工程において、前記ゲート電極が、前記トレンチ外部の前記基板上にも露出して形成され、当該露出して形成されたゲート電極は、ゲート長方向における、前記トレンチの両端部上部が覆われるとともに、中央部に覆われない領域が形成されるようにパターニングする半導体装置の製造方法が提供される。
According to one embodiment of the present invention,
A method of manufacturing a semiconductor device including a transistor,
Forming a channel region by implanting impurity ions of the second conductivity type into an element formation region formed on one surface of the substrate and separated by an element isolation insulating film;
Forming a trench in the channel region of the one surface of the substrate;
Forming a gate insulating film on the one surface of the substrate, and covering the sidewall and bottom surface of the trench with the gate insulating film;
Forming a gate electrode so as to fill the inside of the trench;
Patterning the gate electrode into a predetermined shape;
Implanting first conductivity type impurity ions on both sides of the channel region of the one surface of the substrate in the gate length direction to form a source region and a drain region;
Including
In the step of patterning the gate electrode in a predetermined shape, the gate electrode is also exposed on the substrate outside the trench, and the exposed gate electrode is formed in the trench in the gate length direction. A method of manufacturing a semiconductor device is provided in which patterning is performed so as to form an area that is not covered by the central portion while being covered at the upper ends of both ends.
本発明の一実施形態によれば、
素子分離絶縁膜で区分けされた素子形成領域を含む基板と、
前記基板の前記素子形成領域に形成されたトレンチ、前記トレンチの側壁および底面に形成されたゲート絶縁膜、前記トレンチを埋め込むように前記ゲート絶縁膜上に形成されたゲート電極、前記基板表面の前記ゲート電極のゲート長方向の一方の側に形成されたソース領域、および前記ゲート電極のゲート長方向の他方の側に形成されたドレイン領域、を有するトランジスタと、
を含み、
前記ゲート電極は、前記トレンチ外部の前記基板上にも露出して形成され、当該露出して形成された前記ゲート電極は、ゲート長方向における、前記トレンチの両端部上部が覆われるとともに、中央部に少なくとも一つ深さが基板まで達する凹部が形成され,
前記トレンチの側壁の所定の高さより下部分に沿って形成された前記ゲート絶縁膜の膜厚が、前記トレンチの側壁の前記所定の高さより上部分に沿って形成された前記ゲート絶縁膜の膜厚よりも厚く、かつ、前記底面における前記ゲート絶縁膜の膜厚以上である半導体装置が提供される。
According to one embodiment of the present invention,
A substrate including an element formation region separated by an element isolation insulating film;
A trench formed in the element formation region of the substrate; a gate insulating film formed on a sidewall and a bottom surface of the trench; a gate electrode formed on the gate insulating film so as to fill the trench; A transistor having a source region formed on one side of the gate electrode in the gate length direction and a drain region formed on the other side of the gate electrode in the gate length direction;
Including
The gate electrode is also exposed and formed on the substrate outside the trench, and the exposed and formed gate electrode covers the upper part of both ends of the trench in the gate length direction, and a central portion. A recess having a depth reaching the substrate is formed in
A film of the gate insulating film formed along a portion above the predetermined height of the sidewall of the trench, the film thickness of the gate insulating film formed along a portion lower than the predetermined height of the sidewall of the trench A semiconductor device is provided that is thicker than the thickness and equal to or greater than the thickness of the gate insulating film on the bottom surface.
本発明の一実施形態によれば、
トランジスタを含む半導体装置の製造方法であって、
基板の一面に形成され、素子分離絶縁膜で区分けされた素子形成領域に第２導電型の不純物イオンを注入してチャネル領域を形成する工程と、
前記基板の前記一面の前記チャネル領域に、トレンチを形成する工程と、
前記基板の前記一面にゲート絶縁膜を形成し、前記トレンチの側壁および底面を当該ゲート絶縁膜で覆う工程と、
前記トレンチの内部を埋め込むようにゲート電極を形成する工程と、
前記ゲート電極を所定形状にパターニングする工程と、
ゲート長方向において、前記基板の前記一面の前記チャネル領域の両側方に第１導電型の不純物イオンを注入して、ソース領域およびドレイン領域を形成する工程と、
を含み、
前記ゲート絶縁膜で覆う工程において、前記トレンチの側壁の所定の高さより下部分に沿って形成された前記ゲート絶縁膜の膜厚が、前記トレンチの側壁の前記所定の高さより上部分に沿って形成された前記ゲート絶縁膜の膜厚よりも厚く、かつ、前記底面における前記ゲート絶縁膜の膜厚以上に形成され、
前記ゲート電極を所定形状にパターニングする工程において、前記ゲート電極が、前記トレンチ外部の前記基板上にも露出して形成され、当該露出して形成されたゲート電極は、ゲート長方向における、前記トレンチの両端部上部が覆われるとともに、中央部に少なくとも一つ深さが基板まで達する凹部が形成されるようにパターニングする半導体装置の製造方法が提供される。
According to one embodiment of the present invention,
A method of manufacturing a semiconductor device including a transistor,
Forming a channel region by implanting impurity ions of the second conductivity type into an element formation region formed on one surface of the substrate and separated by an element isolation insulating film;
Forming a trench in the channel region of the one surface of the substrate;
Forming a gate insulating film on the one surface of the substrate, and covering the sidewall and bottom surface of the trench with the gate insulating film;
Forming a gate electrode so as to fill the inside of the trench;
Patterning the gate electrode into a predetermined shape;
Implanting first conductivity type impurity ions on both sides of the channel region of the one surface of the substrate in the gate length direction to form a source region and a drain region;
Including
In the step of covering with the gate insulating film, the thickness of the gate insulating film formed along a portion below a predetermined height of the sidewall of the trench is along the portion above the predetermined height of the sidewall of the trench. It is thicker than the thickness of the formed gate insulating film, and is formed more than the thickness of the gate insulating film on the bottom surface,
In the step of patterning the gate electrode in a predetermined shape, the gate electrode is also exposed on the substrate outside the trench, and the exposed gate electrode is formed in the trench in the gate length direction. A method of manufacturing a semiconductor device is provided in which patterning is performed so that upper portions of both end portions of the substrate are covered and a recess having at least one depth reaching the substrate is formed in the central portion.
この構成によれば、トランジスタのチャネル領域上に、ゲート電極が形成されていない領域が設けられる。これにより、ゲート電極が設けられない箇所で、トランジスタが設計より低い閾値電圧で動作し始めるという寄生トランジスタ動作を効果的に抑制することができる。そのため、図１３および図１６を参照して後述するように、設計通りの閾値電圧で動作するトランジスタが全体にわたって直列に接続されていることになり、トランジスタが設計より低い閾値電圧で動作し始めるという寄生トランジスタ動作を抑制することができ、ハンプの発生を防ぐことができる。 According to this configuration, the region where the gate electrode is not formed is provided on the channel region of the transistor. As a result, it is possible to effectively suppress the parasitic transistor operation in which the transistor starts to operate at a threshold voltage lower than the design at a location where the gate electrode is not provided. Therefore, as will be described later with reference to FIGS. 13 and 16, transistors operating at the designed threshold voltage are connected in series throughout, and the transistor starts to operate at a lower threshold voltage than designed. The operation of the parasitic transistor can be suppressed, and the occurrence of hump can be prevented.
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。 It should be noted that any combination of the above-described constituent elements and a conversion of the expression of the present invention between a method, an apparatus, and the like are also effective as an aspect of the present invention.
本発明の実施形態によれば、トランジスタが設計より低い閾値電圧で動作し始めるという寄生トランジスタ動作を抑制することができる。 According to the embodiment of the present invention, it is possible to suppress the parasitic transistor operation in which the transistor starts to operate at a lower threshold voltage than the design.
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様の構成要素には同様の符号を付し、適宜説明を省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In all the drawings, the same constituent elements are denoted by the same reference numerals, and the description thereof is omitted as appropriate.
（第１の実施の形態）
図１および図２は、本実施の形態における半導体装置の構成の一例を示す断面図である。図３および図４は、本実施の形態における半導体装置の構成の一例を示す平面図である。図１（ａ）は、図４（ａ）のＡ−Ａ'断面図、図１（ｂ）は、図４（ａ）のＣ−Ｃ'断面図である。図２（ａ）は、図４（ａ）のＢ−Ｂ'断面図、図２（ｂ）は、図４（ａ）のＤ−Ｄ'断面図である。構成をわかりやすくするために、図３では、ゲート電極１２２の記載を省略しており、また各領域を線のみで示している。
(First embodiment)
1 and 2 are cross-sectional views illustrating an example of the structure of the semiconductor device in this embodiment. 3 and 4 are plan views showing an example of the configuration of the semiconductor device according to the present embodiment. 1A is a cross-sectional view taken along the line AA ′ in FIG. 4A, and FIG. 1B is a cross-sectional view taken along the line CC ′ in FIG. 2A is a sectional view taken along the line BB ′ of FIG. 4A, and FIG. 2B is a sectional view taken along the line DD ′ of FIG. In order to make the configuration easy to understand, the gate electrode 122 is not shown in FIG. 3, and each region is shown only by a line.
なお、以下では、第１導電型がｎ型、第２導電型がｐ型である場合を例として示すが、逆の場合も同様とすることができる。また、ゲート電極１２２は図４（ａ）に示すように一端で接続し、製造工程を省くことができるが、図４（ｂ）に示すように端部を切り離した状態で、上部配線により接続しても良い。当該前提は、以下の全ての実施形態において同様である。 In the following, a case where the first conductivity type is n-type and the second conductivity type is p-type will be described as an example, but the same can be applied to the opposite case. Further, the gate electrode 122 can be connected at one end as shown in FIG. 4A, and the manufacturing process can be omitted. However, as shown in FIG. You may do it. This premise is the same in all the following embodiments.
半導体装置１００は、基板１０２と、基板１０２の一面側に形成されたトランジスタとを含む。基板１０２は、シリコン基板等の半導体基板とすることができる。半導体装置１００は、基板１０２に形成された素子分離絶縁膜１１０と、素子分離絶縁膜１１０で区分けされた素子形成領域と、当該素子形成領域に形成されたトランジスタとを含む。 The semiconductor device 100 includes a substrate 102 and a transistor formed on one surface side of the substrate 102. The substrate 102 can be a semiconductor substrate such as a silicon substrate. The semiconductor device 100 includes an element isolation insulating film 110 formed on the substrate 102, an element formation region separated by the element isolation insulating film 110, and a transistor formed in the element formation region.
基板１０２の一面の素子形成領域には、ｐ型（第２導電型）の不純物拡散領域であるウェル１０４と、ｎ型（第１導電型）の不純物拡散領域であるソース領域１１２およびドレイン領域１１３と、ソース領域１１２およびドレイン領域１１３の外周にそれぞれ設けられ、ｎ型（第１導電型）の不純物拡散領域であるオフセット領域１０５およびオフセット領域１０６とが形成されている。 The element formation region on one surface of the substrate 102 includes a well 104 that is a p-type (second conductivity type) impurity diffusion region, and a source region 112 and a drain region 113 that are n-type (first conductivity type) impurity diffusion regions. And an offset region 105 and an offset region 106 which are provided on the outer periphery of the source region 112 and the drain region 113 and are n-type (first conductivity type) impurity diffusion regions, respectively.
オフセット領域１０５およびオフセット領域１０６、ソース領域１１２およびドレイン領域１１３は、ウェル１０４内に形成されており、ウェル１０４のうち、ゲート長方向においてソース領域１１２およびドレイン領域１１３の間に設けられ、オフセット領域１０５およびオフセット領域１０６で規定された領域がｐ型（第２導電型）のチャネル領域１０８となる。なお、図１および図２においても、構成をわかりやすくするために、ウェル１０４およびオフセット領域１０５およびオフセット領域１０６の領域を線のみ（破線）で示している。 The offset region 105, the offset region 106, the source region 112, and the drain region 113 are formed in the well 104. Of the well 104, the offset region 105 is provided between the source region 112 and the drain region 113 in the gate length direction. A region defined by 105 and the offset region 106 becomes a p-type (second conductivity type) channel region 108. In FIG. 1 and FIG. 2 as well, the regions of the well 104, the offset region 105, and the offset region 106 are indicated by only lines (broken lines) for easy understanding of the configuration.
半導体装置１００は、基板１０２の一面のチャネル領域１０８において、ゲート幅方向に断続的に深さが変化する複数のトレンチ１６２と、各複数のトレンチ１６２の側壁および底面に形成されたゲート絶縁膜１２０と、複数のトレンチ１６２を埋め込むようにゲート絶縁膜１２０上に形成されたゲート電極１２２と、ゲート電極１２２の側壁に形成されたサイドウォール１２４とを含む。 In the semiconductor device 100, in the channel region 108 on one surface of the substrate 102, a plurality of trenches 162 whose depth changes intermittently in the gate width direction, and a gate insulating film 120 formed on the sidewalls and bottom surfaces of the plurality of trenches 162. And a gate electrode 122 formed on the gate insulating film 120 so as to fill the plurality of trenches 162, and a sidewall 124 formed on the side wall of the gate electrode 122.
本実施の形態において、少なくとも一部の領域では、ゲート電極１２２およびゲート絶縁膜１２０は、基板１０２表面のトレンチ１６２外部の基板１０２上にも露出して形成されている。ゲート絶縁膜１２０は、トレンチ１６２外部の基板１０２表面の基板１０２とゲート電極１２２との間にも設けられている。 In this embodiment, in at least a part of the region, the gate electrode 122 and the gate insulating film 120 are also exposed on the substrate 102 outside the trench 162 on the surface of the substrate 102. The gate insulating film 120 is also provided between the substrate 102 on the surface of the substrate 102 outside the trench 162 and the gate electrode 122.
ここで、ゲート電極１２２は、ゲート長方向における、トレンチ１６２の両端部上部が覆われるとともに、中央部に覆われない領域が形成されるように設けられている。すなわち、本実施の形態において、ゲート電極１２２には、凹部１２２ａが設けられている。図１（ａ）に示すように、凹部１２２ａが形成されていない箇所では、ゲート絶縁膜１２０およびゲート電極１２２は、基板１０２表面のトレンチ１６２外部の基板１０２上にも露出して形成されている。一方、図１（ｂ）に示すように、凹部１２２ａが形成された箇所においては、ゲート電極１２２は、トレンチ１６２内にのみ形成されており、基板１０２表面のトレンチ１６２外部の基板１０２上には形成されていない。 Here, the gate electrode 122 is provided so that the upper part of both ends of the trench 162 in the gate length direction is covered and a region not covered by the central part is formed. That is, in this embodiment mode, the gate electrode 122 is provided with a recess 122a. As shown in FIG. 1A, the gate insulating film 120 and the gate electrode 122 are also exposed and formed on the substrate 102 outside the trench 162 on the surface of the substrate 102 where the recess 122a is not formed. . On the other hand, as shown in FIG. 1B, the gate electrode 122 is formed only in the trench 162 at the position where the recess 122a is formed, and on the substrate 102 outside the trench 162 on the surface of the substrate 102. Not formed.
本実施の形態において、凹部１２２ａは、ソース領域１１２およびドレイン領域１１３と重ならない領域に設けられた構成とすることができる。また、凹部１２２ａは、チャネル領域１０８上に設けられた構成とすることができる。 In this embodiment, the recess 122 a can be provided in a region that does not overlap with the source region 112 and the drain region 113. The recess 122a can be provided on the channel region 108.
また、ここで、凹部１２２ａが形成された箇所においては、ゲート電極１２２の上面は、トレンチ１６２の上面（基板１０２表面）よりも低い位置となっている。このような構成とすることにより、この領域では、トレンチ１６２上端部にゲート電極１２２からの電圧が印加されるのを防ぐことができる。 Here, in the portion where the recess 122a is formed, the upper surface of the gate electrode 122 is lower than the upper surface of the trench 162 (the surface of the substrate 102). By adopting such a configuration, it is possible to prevent the voltage from the gate electrode 122 from being applied to the upper end portion of the trench 162 in this region.
本実施の形態において、ソース領域１１２およびドレイン領域１１３の表面にはシリサイド層１１４が、ゲート電極１２２の表面にはシリサイド層１２６がそれぞれ形成されている。基板１０２上には、層間絶縁膜１４０が形成されている。層間絶縁膜１４０には、ソース領域１１２およびドレイン領域１１３上のシリサイド層１１４にそれぞれ接続されるコンタクト１５０と、ゲート電極１２２上のシリサイド層１２６に接続されるコンタクト１５４とが形成されている。 In this embodiment, a silicide layer 114 is formed on the surface of the source region 112 and the drain region 113, and a silicide layer 126 is formed on the surface of the gate electrode 122. An interlayer insulating film 140 is formed on the substrate 102. In the interlayer insulating film 140, contacts 150 respectively connected to the silicide layers 114 on the source region 112 and the drain region 113 and contacts 154 connected to the silicide layer 126 on the gate electrode 122 are formed.
素子分離絶縁膜１１０は、ゲート長方向においてソース領域１１２およびドレイン領域１１３の側方に設けられるとともに、ゲート幅方向において複数のトレンチ１６２の両側方に形成され、トランジスタが形成された領域の周囲に形成されて当該トランジスタが形成された領域を他の領域から区分けして分離する。 The element isolation insulating film 110 is provided on the sides of the source region 112 and the drain region 113 in the gate length direction, and is formed on both sides of the plurality of trenches 162 in the gate width direction, and around the region where the transistors are formed. The formed region where the transistor is formed is separated from other regions and separated.
主として、ソース領域１１２、ドレイン領域１１３、オフセット領域１０５、オフセット領域１０６、ゲート絶縁膜１２０、ゲート電極１２２、チャネル領域１０８、および複数のトレンチ１６２によりトランジスタが構成される。 A transistor is mainly constituted by the source region 112, the drain region 113, the offset region 105, the offset region 106, the gate insulating film 120, the gate electrode 122, the channel region 108, and the plurality of trenches 162.
次に、本実施の形態における半導体装置１００の製造手順を説明する。 Next, a manufacturing procedure of the semiconductor device 100 in the present embodiment will be described.
図５から図９は、本実施の形態における半導体装置１００の製造手順の一例を示す工程断面図である。ここでは、図４（ａ）のＡ−Ａ'断面、Ｂ−Ｂ'断面、C−C'断面、およびD−D'断面に対応する図を示す。 5 to 9 are process cross-sectional views illustrating an example of the manufacturing procedure of the semiconductor device 100 according to the present embodiment. Here, the figure corresponding to the AA 'cross section, BB' cross section, CC 'cross section, and DD' cross section of Fig.4 (a) is shown.
なお、以下では、ｎ型トランジスタを形成する領域の処理のみを説明する。 In the following, only the processing of the region where the n-type transistor is formed will be described.
まず、基板１０２の一面に、素子分離絶縁膜１１０を形成する（図５（ａ））。素子分離絶縁膜１１０は、たとえばＳＴＩ（Shallow Trench Isolation）とすることができる。また、ここで、とくに限定されないが、素子分離絶縁膜１１０の膜厚は、たとえば３００ｎｍから１μｍ程度とすることができる。 First, the element isolation insulating film 110 is formed on one surface of the substrate 102 (FIG. 5A). The element isolation insulating film 110 can be, for example, STI (Shallow Trench Isolation). Here, although not particularly limited, the thickness of the element isolation insulating film 110 can be, for example, about 300 nm to 1 μm.
つづいて、基板１０２の一面上に、オフセット領域１０５およびオフセット領域１０６を形成する領域が開口したレジスト膜１５８を形成する。次いで、レジスト膜１５８をマスクとして、基板１０２上の全面に、たとえばリン等のｎ型（第１導電型）の不純物イオンをイオン注入してオフセット領域１０５およびオフセット領域１０６を形成する（図５（ｂ））。ここで、オフセット領域１０５およびオフセット領域１０６のｎ型の不純物濃度は、たとえば１×１０１６ａｔｏｍｓ／ｃｍ３から１×１０１８ａｔｏｍｓ／ｃｍ３程度とすることができる。この後、レジスト膜１５８を除去する。 Subsequently, a resist film 158 having an opening for forming the offset region 105 and the offset region 106 is formed on one surface of the substrate 102. Next, using the resist film 158 as a mask, n-type (first conductivity type) impurity ions such as phosphorus are ion-implanted over the entire surface of the substrate 102 to form the offset region 105 and the offset region 106 (FIG. 5 ( b)). Here, the n-type impurity concentration of the offset region 105 and the offset region 106 can be, for example, about 1 × 10 16 atoms / cm 3 to about 1 × 10 18 atoms / cm 3 . Thereafter, the resist film 158 is removed.
つづいて、図示していないが、基板１０２上にウェル１０４を形成する領域が開口したレジスト膜を形成する。次いで、当該レジスト膜をマスクとして基板１０２上の全面に、たとえばボロン（Ｂ）等のｐ型（第２導電型）の不純物イオンをイオン注入してウェル１０４を形成する。ここで、ウェル１０４のｐ型の不純物濃度は、たとえば１×１０１５ａｔｏｍｓ／ｃｍ３から１×１０１７ａｔｏｍｓ／ｃｍ３程度とすることができる。この後、レジスト膜を除去する。 Subsequently, although not shown, a resist film having an opening in the region where the well 104 is formed is formed on the substrate 102. Next, a well 104 is formed by ion-implanting p-type (second conductivity type) impurity ions such as boron (B) over the entire surface of the substrate 102 using the resist film as a mask. Here, the p-type impurity concentration of the well 104 can be, for example, about 1 × 10 15 atoms / cm 3 to about 1 × 10 17 atoms / cm 3 . Thereafter, the resist film is removed.
つづいて、基板１０２の一面上に、熱酸化膜１６０を形成し、さらにその上にトレンチ１６２を形成するための開口部１７２が複数形成されたレジスト膜１７０を形成する。ここで、複数の開口部１７２は、いずれも、ゲート長方向の幅が等しく形成されている。また、隣接する開口部１７２間のゲート長方向の間隔もそれぞれ等しくなるように形成することができる。 Subsequently, a thermal oxide film 160 is formed on one surface of the substrate 102, and a resist film 170 in which a plurality of openings 172 for forming the trench 162 is formed is formed thereon. Here, all of the plurality of openings 172 have the same width in the gate length direction. Further, the gaps in the gate length direction between the adjacent openings 172 can be formed to be equal to each other.
次いで、レジスト膜１７０をマスクとして熱酸化膜１６０をエッチング除去して開口部１７２内に基板１０２表面を露出させる（図６（ａ））。その後、レジスト膜１７０を除去して、熱酸化膜１６０をマスクとして、開口部内の基板１０２をプラズマエッチングして、複数のトレンチ１６２を形成する（図６（ｂ））。本実施の形態において、トレンチ１６２の深さは、たとえば５００ｎｍから２μｍ程度とすることができる。この後、レジスト膜１７０を除去する。 Next, the thermal oxide film 160 is removed by etching using the resist film 170 as a mask to expose the surface of the substrate 102 in the opening 172 (FIG. 6A). Thereafter, the resist film 170 is removed, and the substrate 102 in the opening is plasma etched using the thermal oxide film 160 as a mask to form a plurality of trenches 162 (FIG. 6B). In the present embodiment, the depth of the trench 162 can be set to, for example, about 500 nm to 2 μm. Thereafter, the resist film 170 is removed.
次いで、熱酸化膜１６０を希釈フッ酸等で除去した後（図７（ａ））、基板１０２表面を熱酸化して、トレンチ１６２内および基板１０２表面にゲート絶縁膜１２０を形成する（図７（ｂ））。 Next, after removing the thermal oxide film 160 with diluted hydrofluoric acid or the like (FIG. 7A), the surface of the substrate 102 is thermally oxidized to form the gate insulating film 120 in the trench 162 and on the surface of the substrate 102 (FIG. 7). (B)).
なお、トレンチ１６２を形成する際の他の方法として、レジスト膜１７０を残したままで、レジスト膜１７０および熱酸化膜１６０をマスクとしてトレンチ１６２を形成することもできる。この場合は、トレンチ１６２を形成した後、レジスト膜１７０を除去した後に熱酸化膜１６０を除去する。 As another method for forming the trench 162, the trench 162 can be formed using the resist film 170 and the thermal oxide film 160 as a mask while leaving the resist film 170 remaining. In this case, after forming the trench 162, the resist film 170 is removed, and then the thermal oxide film 160 is removed.
この後、基板１０２上の全面にゲート電極１２２となる導電膜を形成する（図８（ａ）、（ｃ））。ここで、ゲート電極１２２となる導電膜は、たとえばポリシリコンにより構成することができる。このときの平面図を図１１に示す。ここでは、説明のためにトレンチ１６２を破線で示している。 Thereafter, a conductive film to be the gate electrode 122 is formed on the entire surface of the substrate 102 (FIGS. 8A and 8C). Here, the conductive film to be the gate electrode 122 can be made of, for example, polysilicon. A plan view at this time is shown in FIG. Here, the trench 162 is indicated by a broken line for explanation.
つづいて、ゲート電極１２２となる導電膜上に、所定形状のレジスト膜１２３を形成する（図１２（ａ）、（ｂ））。ここで、レジスト膜１２３には、凹部１２３ａが設けられている。凹部１２３ａは、トレンチ１６２が形成されている、後にチャネル領域１０８となる領域を覆うように形成される。また、凹部１２３ａは、ゲート長方向における、トレンチ１６２の両端部上部が覆われるとともに、中央部に覆われない領域が形成されるように形成される。ここでは、ゲート長方向に沿って、２つの凹部１２３ａが設けられている。 Subsequently, a resist film 123 having a predetermined shape is formed on the conductive film to be the gate electrode 122 (FIGS. 12A and 12B). Here, the resist film 123 is provided with a recess 123a. The concave portion 123a is formed so as to cover a region where the trench 162 is formed and which will later become the channel region 108. In addition, the recess 123a is formed so as to cover the upper part of both ends of the trench 162 in the gate length direction and form a region not covered by the central part. Here, two recesses 123a are provided along the gate length direction.
図８（ａ）、（ｃ）に戻り、つづいて、レジスト膜１２３をマスクとして、ゲート電極１２２およびゲート絶縁膜１２０をゲート形状にパターニングする（図８（ｂ）、（ｄ））。これにより、ゲート電極１２２には、図４（ａ）及び（ｂ）に示すＡ−Ａ'断面およびＣ−Ｃ'断面において、凹部１２２ａが形成され、D−D'断面において、凹部１２２ｂが形成される。つまり、本実施の形態において、ここで、ゲート電極１２２およびゲート絶縁膜１２０は、ゲート長方向における、トレンチ１６２の両端部上部が覆われるとともに、中央部に覆われない領域が形成されるように凹部１２２ａが形成される。ここでは、ゲート長方向に沿って、２つの凹部１２２ａが設けられている。次に、ゲート幅方向に沿って、３つの凹部１２２ｂが設けられる。なお、本例では、ゲート電極１２２をマスクとしてゲート絶縁膜１２０をパターニングしているが、ゲート絶縁膜１２０のパターニングは省略することもできる。また、この段階でのゲート絶縁膜１２０のパターニングを省略してサイドウォール１２４形成時にゲート絶縁膜１２０をパターニングしてもよい。また、レジスト膜１２３を除去後、必要に応じてさらにレジスト膜（不図示）を形成して、当該レジスト膜を用いてエッチング条件をかえ、拡散層上のゲート絶縁膜１２０をパターニングして除去することもできる。 8A and 8C, the gate electrode 122 and the gate insulating film 120 are patterned into a gate shape using the resist film 123 as a mask (FIGS. 8B and 8D). As a result, the gate electrode 122 is formed with a recess 122a in the AA ′ and CC ′ cross sections shown in FIGS. 4A and 4B, and a recess 122b in the DD ′ cross section. Is done. In other words, in this embodiment, the gate electrode 122 and the gate insulating film 120 are formed so that the upper part of both ends of the trench 162 in the gate length direction is covered and a region not covered by the central part is formed. A recess 122a is formed. Here, two recesses 122a are provided along the gate length direction. Next, three recesses 122b are provided along the gate width direction. Note that in this example, the gate insulating film 120 is patterned using the gate electrode 122 as a mask, but the patterning of the gate insulating film 120 may be omitted. Alternatively, patterning of the gate insulating film 120 at this stage may be omitted, and the gate insulating film 120 may be patterned when the sidewalls 124 are formed. Further, after removing the resist film 123, a resist film (not shown) is further formed if necessary, and the etching conditions are changed using the resist film, and the gate insulating film 120 on the diffusion layer is patterned and removed. You can also.
次いで、ゲート電極１２２の側壁にサイドウォール１２４を形成する（図９）。サイドウォール１２４は、酸化膜または窒化膜等の絶縁膜により構成することができる。ここで、ゲート電極１２２に形成される凹部１２２ａのＡ−Ａ'断面（またはＣ−Ｃ'断面）内における幅を狭くしておくことにより、サイドウォール１２４を形成する際に、凹部１２２ａがサイドウォール１２４を構成するのと同じ絶縁膜１２４ａで埋め込まれるようにすることができる。図９（ａ）は、凹部１２２ａが絶縁膜１２４埋め込まれた例を示す。 Next, sidewalls 124 are formed on the sidewalls of the gate electrode 122 (FIG. 9). The sidewall 124 can be formed of an insulating film such as an oxide film or a nitride film. Here, by reducing the width in the AA ′ cross section (or CC ′ cross section) of the recess 122 a formed in the gate electrode 122, the recess 122 a is formed on the side when the sidewall 124 is formed. The wall 124 can be filled with the same insulating film 124 a that constitutes the wall 124. FIG. 9A shows an example in which the recess 122 a is embedded in the insulating film 124.
同様に、Ｄ−Ｄ'断面内におけるトレンチ１６２とゲート絶縁膜１２０によって形成される溝幅を狭くしておくことにより、サイドウォール１２４を形成する際に、凹部１２２ｂがサイドウォール１２４を構成するのと同じ絶縁膜１２４ｂで埋め込まれるようにすることができる。図９（ｂ）は、凹部１２２ｂが絶縁膜１２４ｂで埋め込まれた例を示す。 Similarly, by reducing the width of the trench formed by the trench 162 and the gate insulating film 120 in the DD ′ cross section, the recess 122b constitutes the sidewall 124 when the sidewall 124 is formed. It can be embedded with the same insulating film 124b. FIG. 9B shows an example in which the recess 122b is embedded with an insulating film 124b.
図３１（ａ）、（ｂ）及び（ｃ）は、サイドウォール１２４を形成時の絶縁膜の膜厚Tswと、トレンチ１６２とゲート絶縁膜１２０によって形成される溝のゲート幅方向の溝幅Sおよびトレンチ１６２内のゲート電極１２２の表面から基板１０２の表面までの深さDepthの関係を説明するための図である。 31A, 31B and 31C show the film thickness Tsw of the insulating film when the sidewall 124 is formed and the groove width S in the gate width direction of the groove formed by the trench 162 and the gate insulating film 120. 10 is a diagram for explaining the relationship of depth Depth from the surface of gate electrode 122 in trench 162 to the surface of substrate 102. FIG.
サイドウォール１２４形成時に溝幅Sが十分小さい場合は、溝の両側面から成長してきたサイドウォール１２４同士が接触し、トレンチ１６２内のゲート電極１２２表面を完全に覆うことができる。この場合の関係式は、
S/2 < Tsw （１）
で表される。
If the groove width S is sufficiently small when the sidewalls 124 are formed, the sidewalls 124 that have grown from both side surfaces of the grooves come into contact with each other, and the surface of the gate electrode 122 in the trench 162 can be completely covered. In this case, the relational expression is
S / 2 <Tsw (1)
It is represented by
また、サイドウォール１２４成膜後、少なくとも 膜厚Tsw分のエッチバックが行なわれ、サイドウォール１２４表面は図中破線で示される位置までエッチングされる。その際、ゲート電極１２２の表面から基板１０２の表面までの深さDepthが十分深ければ、ゲート電極１２２表面がサイドウォール１２４で覆われた状態を維持できる。その場合の関係式は、
Depth > Tsw - √(Tsw^2 - (S/2)^2) （２）
で表される。
Further, after the sidewall 124 is formed, the etch back is performed for at least the film thickness Tsw, and the surface of the sidewall 124 is etched to the position indicated by the broken line in the drawing. At that time, if the depth Depth from the surface of the gate electrode 122 to the surface of the substrate 102 is sufficiently deep, the state where the surface of the gate electrode 122 is covered with the sidewall 124 can be maintained. In that case, the relational expression is
Depth> Tsw-√ (Tsw ^ 2-(S / 2) ^ 2) (2)
It is represented by
以上の説明は、一般的にサイドウォール１２４の成膜は CVD系の装置が用いられることが多く、基板に対して水平方向も垂直方向も等しい成膜レート(等方向成長)の場合を想定したものであるが、成膜レートが方向によって異なる場合は、関係式(1),(2)は以下の様に変形できることは言うまでもない。
(S/2) < Tsw*(Grx/Gry) (1)'
Depth > Tsw - √( Tsw^2 - (S/2 * Gry/Grx)^2 ) (2)'
In the above description, the CVD method is generally used for the formation of the sidewall 124, and it is assumed that the film formation rate (equal direction growth) is the same in both the horizontal and vertical directions with respect to the substrate. However, it goes without saying that when the film formation rate varies depending on the direction, the relational expressions (1) and (2) can be modified as follows.
(S / 2) <Tsw * (Grx / Gry) (1) '
Depth> Tsw-√ (Tsw ^ 2-(S / 2 * Gry / Grx) ^ 2) (2) '
ここで、Gryはゲート電極上面に形成される絶縁膜の成膜レート、Grxは、ゲート電極側面に形成される絶縁膜の成膜レートである。 Here, Gry is a film formation rate of the insulating film formed on the upper surface of the gate electrode, and Grx is a film formation rate of the insulating film formed on the side surface of the gate electrode.
この後、ゲート電極１２２およびサイドウォール１２４をマスクとして、基板１０２上の全面にリン等のｎ型の不純物イオンをイオン注入してソース領域１１２およびドレイン領域１１３を形成する。ここで、ソース領域１１２およびドレイン領域１１３のｎ型の不純物濃度は、たとえば１×１０２０ａｔｏｍｓ／ｃｍ３から１×１０２２ａｔｏｍｓ／ｃｍ３程度とすることができる。 Thereafter, using the gate electrode 122 and the sidewall 124 as a mask, n-type impurity ions such as phosphorus are ion-implanted over the entire surface of the substrate 102 to form the source region 112 and the drain region 113. Here, the n-type impurity concentration of the source region 112 and the drain region 113 can be, for example, about 1 × 10 20 atoms / cm 3 to about 1 × 10 22 atoms / cm 3 .
つづいて、基板１０２表面およびゲート電極１２２の表面にそれぞれシリサイド層１１４およびシリサイド層１２６を形成する。この後、基板１０２上の全面に層間絶縁膜１４０を形成し、層間絶縁膜１４０にコンタクトホールを形成し、当該コンタクトホールを導電材料で埋め込み、コンタクト１５０およびコンタクト１５４を形成する。これにより、図１から図４に示した構成の半導体装置１００が得られる。 Subsequently, a silicide layer 114 and a silicide layer 126 are formed on the surface of the substrate 102 and the surface of the gate electrode 122, respectively. Thereafter, an interlayer insulating film 140 is formed on the entire surface of the substrate 102, a contact hole is formed in the interlayer insulating film 140, and the contact hole is filled with a conductive material to form a contact 150 and a contact 154. Thereby, the semiconductor device 100 having the configuration shown in FIGS. 1 to 4 is obtained.
一方、図９に示した手順において、ゲート電極１２２に形成される凹部１２２ａのＡ−Ａ'断面（またはＣ−Ｃ'断面）内における幅が広く、凹部１２２ａが絶縁膜１２４ａで埋め込まれない場合、絶縁膜１２４ａを形成した後に、凹部１２２ａを埋め込む絶縁膜を形成することができる。図１０はこの場合の手順を示す工程断面図である。図３０（ａ）及び（ｂ）はシリサイドブロック膜１８０の形成領域を示す平面図である。 On the other hand, in the procedure shown in FIG. 9, when the recess 122a formed in the gate electrode 122 is wide in the AA ′ section (or CC ′ section), and the recess 122a is not filled with the insulating film 124a. After the insulating film 124a is formed, an insulating film that fills the recess 122a can be formed. FIG. 10 is a process sectional view showing the procedure in this case. FIGS. 30A and 30B are plan views showing regions where the silicide block film 180 is formed.
図９を参照して説明したのと同様に、サイドウォール１２４を形成した後、基板１０２上の全面にシリサイドブロック膜１８０を形成する。次いで、シリサイドブロック膜１８０をパターニングして、ゲート電極１２２の凹部１２２ａ上を選択的に覆い、ゲート電極１２２のゲート長方向におけるゲート電極１２２の両端部および基板１０２の表面が露出するようにする（図１０（ａ））。シリサイドブロック膜の形成領域１８０ａは、図３０（ａ）及び（ｂ）に示す平面図で、ゲート長方向において、凹部がひとつの場合、凹部一辺から他辺にかけて形成されており、凹部が複数ある場合は、凹部と凹部に挟まれたゲート電極を覆うように形成され、ゲート長方向に垂直な方向において、素子分離絶縁膜と素子形成領域の一方の境界から他方の境界に架けて形成されている。また、露光装置の精度に起因する目ズレを考慮して、シリサイドブロック膜の形成領域１８０ａの外周部に０．０６umから０．３umのシリサイドブロック膜の拡張領域１８０ｂ（ゲート電極又は素子分離絶縁膜と重なる部分）を有するように形成される。目ズレ補正は、高精度の露光装置で０．０６um、一般的な露光装置で ０．３umが必要とされる。（図３０（ａ）及び（ｂ）） As described with reference to FIG. 9, after the sidewall 124 is formed, a silicide block film 180 is formed on the entire surface of the substrate 102. Next, the silicide block film 180 is patterned to selectively cover the recess 122a of the gate electrode 122 so that both ends of the gate electrode 122 in the gate length direction of the gate electrode 122 and the surface of the substrate 102 are exposed ( FIG. 10 (a)). The silicide block film formation region 180a is a plan view shown in FIGS. 30A and 30B. In the gate length direction, when there is one recess, the silicide block film formation region 180a is formed from one side of the recess to the other side. In this case, the gate electrode is formed so as to cover the recess and the gate electrode sandwiched between the recesses, and extends from one boundary of the element isolation insulating film and the element formation region to the other boundary in a direction perpendicular to the gate length direction. Yes. Further, in consideration of misalignment caused by the accuracy of the exposure apparatus, an extension region 180b (gate electrode or element isolation insulating film) of a silicide block film of 0.06 μm to 0.3 μm is formed on the outer periphery of the silicide block film formation region 180a. And a portion overlapping with each other). The eye misalignment correction requires 0.06 μm for a high-precision exposure apparatus and 0.3 μm for a general exposure apparatus. (Fig. 30 (a) and (b))
この後、基板１０２表面およびゲート電極１２２のシリサイドブロック膜１８０で覆われていない表面にそれぞれシリサイド層１１４およびシリサイド層１２６を形成する（図１０（ｂ））。この後、基板１０２上の全面に層間絶縁膜１４０を形成し、層間絶縁膜１４０にコンタクトホールを形成し、当該コンタクトホールを導電材料で埋め込み、コンタクト１５０およびコンタクト１５４を形成する。これにより、図１から図４に示した構成とほぼ同様の半導体装置１００が得られる。 Thereafter, a silicide layer 114 and a silicide layer 126 are formed on the surface of the substrate 102 and the surface of the gate electrode 122 not covered with the silicide block film 180, respectively (FIG. 10B). Thereafter, an interlayer insulating film 140 is formed on the entire surface of the substrate 102, a contact hole is formed in the interlayer insulating film 140, and the contact hole is filled with a conductive material to form a contact 150 and a contact 154. As a result, a semiconductor device 100 substantially similar to the configuration shown in FIGS. 1 to 4 is obtained.
図１３は、本実施の形態における半導体装置の構成の効果を説明するための図である。本実施の形態においては、チャネル領域１０８上において、基板１０２表面にゲート電極１２２が形成されていない凹部１２２ａが設けられた領域においては、設計通りの閾値電圧で動作するトランジスタのみが設けられたような構成とすることができる。これにより、ゲート長方向における、トレンチ１６２の両端部上部では、設計通りの閾値電圧で動作するトランジスタ（通常Ｖｔ）と設計より低い閾値電圧で動作し始めるトランジスタ（低Ｖｔ）とが並列接続されたような構成となっているが、中央部の凹部１２２ａが設けられ、上部にゲート電極１２２が形成されていない領域では、設計通りの閾値電圧で動作するトランジスタ（通常Ｖｔ）のみが存在することになり、設計通りの閾値電圧で動作するトランジスタが全体にわたって直列に接続されていることになる。これにより、トランジスタが設計より低い閾値電圧で動作し始めるという寄生トランジスタ動作を抑制することができ、ハンプの発生を防ぐことができる。 FIG. 13 is a diagram for explaining the effect of the configuration of the semiconductor device according to the present embodiment. In this embodiment, only the transistor that operates at the designed threshold voltage is provided in the region where the recess portion 122a in which the gate electrode 122 is not formed is provided on the surface of the substrate 102 over the channel region 108. It can be set as a simple structure. As a result, in the gate length direction, in the upper part of both ends of the trench 162, the transistor operating at the designed threshold voltage (usually Vt) and the transistor starting to operate at the threshold voltage lower than the designed (low Vt) are connected in parallel. In the region where the central recess 122a is provided and the gate electrode 122 is not formed on the upper portion, only a transistor (usually Vt) operating at the designed threshold voltage exists. Thus, the transistors operating at the designed threshold voltage are connected in series throughout. As a result, the parasitic transistor operation in which the transistor starts to operate at a lower threshold voltage than the design can be suppressed, and the occurrence of humps can be prevented.
とくに、以上の実施の形態で説明したＮ型トランジスタの場合、チャネル領域１０８の閾値制御のために注入する不純物としてボロンを用いることが多いが、ボロンは、製造途中に熱処理工程でゲート絶縁膜内部へとくに再分布しやすい。とくにトレンチ上端部では、トレンチの側壁の横方向と基板表面の上方向にゲート絶縁膜が存在するので、不純物濃度が低下しやすいという問題が顕著に生じてしまう。しかし、本実施の形態における半導体装置１００によれば、トレンチ上端部における不純物の濃度が低い場合でも、トランジスタが設計より低い閾値電圧で動作し始めるという寄生トランジスタ動作を抑制することができ、ハンプの発生を防ぐことができる。 In particular, in the case of the N-type transistor described in the above embodiments, boron is often used as an impurity to be implanted for controlling the threshold value of the channel region 108. Especially easy to redistribute. In particular, at the upper end portion of the trench, since the gate insulating film exists in the lateral direction of the sidewall of the trench and the upper surface of the substrate, there is a significant problem that the impurity concentration tends to decrease. However, according to the semiconductor device 100 in this embodiment, even when the impurity concentration at the upper end of the trench is low, the parasitic transistor operation in which the transistor starts to operate at a threshold voltage lower than the design can be suppressed. Occurrence can be prevented.
また、たとえば特許文献３や特許文献４に記載された技術のように、ソース領域およびドレイン領域と接する箇所で、トレンチから露出したゲート電極を除去するような構成とすると、たとえばゲート電極１２２に凹部１２２ａを形成するためのパターニングや、図１０に示したようなシリサイドブロック膜１８０を形成した場合のシリサイドブロック膜１８０のパターニングに目ずれが生じた場合に、チャネル領域１０８の幅が変動してしまう。このような変動が生じると、トランジスタの特性が変動してしまい、設計値通りの特性を得ることができなくなる。一方、本実施の形態においては、凹部１２２ａは、ソース領域１１２やドレイン領域１１３に変動を与えない領域に形成されるので、目ずれが生じた場合でも、トランジスタの特性の変動を抑えることができる。 Further, for example, when the gate electrode exposed from the trench is removed at a position in contact with the source region and the drain region as in the techniques described in Patent Document 3 and Patent Document 4, for example, a recess is formed in the gate electrode 122. When misalignment occurs in patterning for forming 122a or patterning of the silicide block film 180 when the silicide block film 180 as shown in FIG. 10 is formed, the width of the channel region 108 varies. . When such fluctuation occurs, the characteristics of the transistor fluctuate, and it becomes impossible to obtain characteristics as designed. On the other hand, in this embodiment, since the recess 122a is formed in a region that does not change the source region 112 and the drain region 113, variation in transistor characteristics can be suppressed even when misalignment occurs. .
図１４および図１５は、本実施の形態における半導体装置１００の構成の他の例を示す図である。図１５は、本例の半導体装置１００の構成を示す平面図、図１４（ａ）は、図１５のＡ−Ａ'断面図、図１４（ｂ）は、図１５のＣ−Ｃ'断面図である。ここでは、ゲート絶縁膜１２０をゲート電極１２２をマスクとして用いてパターニングするのではない例を示しているが、図８を参照して説明したように、ゲート電極１２２をマスクとして用いてゲート絶縁膜１２０をパターニングしてもよい。なお、図１５のＢ−Ｂ'断面図およびＤ−Ｄ'断面図は、ゲート絶縁膜１２０がゲート電極１２２でパターニングされていない点を除いて、それぞれ図２（ａ）および図２（ｂ）と同様となる。つまり、本例では、図２（ｂ）に示した例において、絶縁膜１２４ａの下の基板１０２表面にゲート絶縁膜１２０が残っている点のみ図２（ｂ）に示した例と異なる。 14 and 15 are diagrams showing another example of the configuration of the semiconductor device 100 in the present embodiment. 15 is a plan view showing the configuration of the semiconductor device 100 of this example, FIG. 14A is a cross-sectional view taken along the line AA ′ in FIG. 15, and FIG. 14B is a cross-sectional view taken along the line CC ′ in FIG. It is. Here, an example is shown in which the gate insulating film 120 is not patterned using the gate electrode 122 as a mask, but as described with reference to FIG. 8, the gate insulating film is used using the gate electrode 122 as a mask. 120 may be patterned. The BB ′ and DD ′ sectional views of FIG. 15 are the same as FIGS. 2A and 2B, respectively, except that the gate insulating film 120 is not patterned by the gate electrode 122. It will be the same. That is, this example differs from the example shown in FIG. 2B only in that the gate insulating film 120 remains on the surface of the substrate 102 under the insulating film 124a in the example shown in FIG. 2B.
ここでは、ゲート電極１２２のゲート長方向の中心部に、凹部１２２ａが一つだけ設けられている点で、図１から図１３を参照して説明した例と異なる。この場合も、図１から図１３を参照して説明した例と同様の効果が得られる。 Here, it differs from the example described with reference to FIGS. 1 to 13 in that only one recess 122a is provided at the center of the gate electrode 122 in the gate length direction. In this case, the same effect as the example described with reference to FIGS. 1 to 13 can be obtained.
図１６は、本例における半導体装置の構成の効果を説明するための図である。本例でも、チャネル領域１０８上において、基板１０２表面にゲート電極１２２が形成されていない凹部１２２ａが設けられた領域においては、設計通りの閾値電圧で動作するトランジスタのみが設けられたような構成とすることができる。これにより、ゲート長方向における、トレンチ１６２の両端部上部では、設計通りの閾値電圧で動作するトランジスタ（通常Ｖｔ）と設計より低い閾値電圧で動作し始めるトランジスタ（低Ｖｔ）とが並列接続されたような構成となっているが、中央部の凹部１２２ａが設けられ、上部にゲート電極１２２が形成されていない領域では、設計通りの閾値電圧で動作するトランジスタ（通常Ｖｔ）のみが存在することになり、設計通りの閾値電圧で動作するトランジスタが全体にわたって直列に接続されていることになる。これにより、トランジスタが設計より低い閾値電圧で動作し始めるという寄生トランジスタ動作を抑制することができ、ハンプの発生を防ぐことができる。 FIG. 16 is a diagram for explaining the effect of the configuration of the semiconductor device in this example. In this example as well, in the region where the concave portion 122a where the gate electrode 122 is not formed is provided on the surface of the substrate 102 on the channel region 108, only the transistor that operates at the designed threshold voltage is provided. can do. As a result, in the gate length direction, in the upper part of both ends of the trench 162, the transistor operating at the designed threshold voltage (usually Vt) and the transistor starting to operate at the threshold voltage lower than the designed (low Vt) are connected in parallel. In the region where the central recess 122a is provided and the gate electrode 122 is not formed on the upper portion, only a transistor (usually Vt) operating at the designed threshold voltage exists. Thus, the transistors operating at the designed threshold voltage are connected in series throughout. As a result, the parasitic transistor operation in which the transistor starts to operate at a lower threshold voltage than the design can be suppressed, and the occurrence of humps can be prevented.
（第２の実施の形態）
本実施の形態の半導体装置は、第１の実施の形態の半導体装置の構成に加えて、さらに、トレンチ１６２の下部付近に発生し得る寄生トランジスタ動作を抑制する構成を有する。以下、詳細に説明する。
(Second Embodiment)
In addition to the configuration of the semiconductor device of the first embodiment, the semiconductor device of the present embodiment further has a configuration that suppresses parasitic transistor operation that may occur near the lower portion of the trench 162. Details will be described below.
本実施の形態において、半導体装置１００の平面構造は、図４に示したものと同様の構成となる。図１８および図１９は、本実施の形態における半導体装置の構成の一例を示す断面図である。図１８は図４（ａ）のＡ−Ａ'断面図、図１９（ａ）は図４（ａ）のＢ−Ｂ'断面図、図１９（ｂ）は図４（ａ）のＤ−Ｄ'断面図である。 In the present embodiment, the planar structure of the semiconductor device 100 has the same configuration as that shown in FIG. 18 and 19 are cross-sectional views illustrating an example of the structure of the semiconductor device in this embodiment. 18 is a cross-sectional view taken along the line AA ′ in FIG. 4A, FIG. 19A is a cross-sectional view taken along the line BB ′ in FIG. 4A, and FIG. 19B is a DD line in FIG. 'Cross section.
ここで、図２０に、図１９（ａ）に示すトレンチ１６２部分の拡大断面図を示す。図示するように、トレンチ１６２の側壁に沿って形成されたゲート絶縁膜は、トレンチ１６２の側壁の所定の高さ（設計的事項）より下部分（以下、「トレンチ側壁の下部分」という）に沿って形成されたゲート絶縁膜１２０の膜厚Ｔ２が、上記所定の高さ（設計的事項）より上部分（以下、「トレンチ側壁の上部分」という）に沿って形成されたゲート絶縁膜１２０の膜厚Ｔ１よりも厚く形成される。また、トレンチ側壁の下部分に沿って形成されたゲート絶縁膜１２０の膜厚Ｔ２は、トレンチ１６２の底面に形成されたゲート絶縁膜１２０の膜厚Ｔ３以上とすることができる。また、とくに限定されないが、本実施の形態において、トレンチ側壁の下部分に沿って形成されたゲート絶縁膜１２０の膜厚Ｔ２は、基板１０２表面に形成されたゲート絶縁膜１２０の膜厚Ｔ４以上とすることができる。また、トレンチ１６２の底面に形成されたゲート絶縁膜１２０の膜厚Ｔ３は、トランジスタ耐圧などに影響しない、トレンチ側壁の上部分に沿って形成されたゲート絶縁膜１２０の膜厚Ｔ１と同程度まで薄くすることができる。たとえば、トレンチ１６２の底面に形成されたゲート絶縁膜１２０の膜厚Ｔ３は、トレンチ側壁の上部分に沿って形成されたゲート絶縁膜１２０の膜厚Ｔ１と同じ膜厚とすることができる。 Here, FIG. 20 shows an enlarged cross-sectional view of the trench 162 portion shown in FIG. As shown in the drawing, the gate insulating film formed along the side wall of the trench 162 is below a predetermined height (design matter) of the side wall of the trench 162 (hereinafter referred to as “the lower part of the trench side wall”). The gate insulating film 120 formed along the portion above the predetermined height (designed matter) (hereinafter referred to as “the upper portion of the trench sidewall”) has a thickness T2 of the gate insulating film 120 formed along the gate. It is formed thicker than the film thickness T1. The film thickness T2 of the gate insulating film 120 formed along the lower portion of the trench sidewall can be equal to or greater than the film thickness T3 of the gate insulating film 120 formed on the bottom surface of the trench 162. Although not particularly limited, in this embodiment, the film thickness T2 of the gate insulating film 120 formed along the lower portion of the trench sidewall is equal to or greater than the film thickness T4 of the gate insulating film 120 formed on the surface of the substrate 102. It can be. In addition, the film thickness T3 of the gate insulating film 120 formed on the bottom surface of the trench 162 is approximately the same as the film thickness T1 of the gate insulating film 120 formed along the upper portion of the trench sidewall, which does not affect the transistor breakdown voltage. Can be thinned. For example, the thickness T3 of the gate insulating film 120 formed on the bottom surface of the trench 162 can be the same as the thickness T1 of the gate insulating film 120 formed along the upper portion of the trench sidewall.
図２０に示した例では、トレンチ側壁の下部分に沿って形成されたゲート絶縁膜１２０の膜厚Ｔ２は、トレンチ１６２の底面に形成されたゲート絶縁膜１２０の膜厚Ｔ３より厚く形成されている。また、この例では、トレンチ側壁の下部分に沿って形成されたゲート絶縁膜１２０の膜厚Ｔ２は、基板１０２表面に形成されたゲート絶縁膜１２０の膜厚Ｔ４より厚く形成されている。 In the example shown in FIG. 20, the film thickness T <b> 2 of the gate insulating film 120 formed along the lower portion of the trench side wall is thicker than the film thickness T <b> 3 of the gate insulating film 120 formed on the bottom surface of the trench 162. Yes. In this example, the film thickness T2 of the gate insulating film 120 formed along the lower portion of the trench sidewall is thicker than the film thickness T4 of the gate insulating film 120 formed on the surface of the substrate 102.
また、図２０に示した例では、トレンチ１６２の底面と側壁とで形成される角部の角度が９０度よりも大きくなっている。このような構成により、当該角部における電解集中を緩和することができる。 In the example shown in FIG. 20, the angle of the corner formed by the bottom surface and the side wall of the trench 162 is greater than 90 degrees. With such a configuration, the electrolytic concentration at the corner can be reduced.
次に、本実施の形態における半導体装置１００の製造手順を説明する。 Next, a manufacturing procedure of the semiconductor device 100 in the present embodiment will be described.
図２１から図２４は、本実施の形態における半導体装置１００の製造手順の一例を示す工程断面図である。ここでは、図４（ａ）のＡ−Ａ'断面、およびＢ−Ｂ'断面に対応する図を示す。なお、以下では、ｎ型トランジスタを形成する領域の処理のみを説明する。 21 to 24 are process cross-sectional views illustrating an example of a manufacturing procedure of the semiconductor device 100 according to the present embodiment. Here, the figures corresponding to the AA ′ cross section and the BB ′ cross section of FIG. In the following, only the processing of the region where the n-type transistor is formed will be described.
まず、基板１０２の一面に、素子分離絶縁膜１１０を形成する（図２１（ａ））。素子分離絶縁膜１１０は、たとえばＳＴＩとすることができる。また、ここで、とくに限定されないが、素子分離絶縁膜１１０の膜厚は、たとえば３００ｎｍ〜１μｍ程度とすることができる。なお、本実施の形態において、基板１０２の表面および当該表面に垂直な方向の面における面方位が（１００）面となるようにすることができる（特許文献８参考）。 First, the element isolation insulating film 110 is formed on one surface of the substrate 102 (FIG. 21A). The element isolation insulating film 110 can be, for example, STI. Here, although not particularly limited, the thickness of the element isolation insulating film 110 can be, for example, about 300 nm to 1 μm. Note that in this embodiment mode, the surface orientation of the surface of the substrate 102 and a plane perpendicular to the surface can be a (100) plane (see Patent Document 8).
つづいて、基板１０２の一面上に、オフセット領域１０５およびオフセット領域１０６を形成する領域が開口したレジスト膜１５８を形成する。次いで、レジスト膜１５８をマスクとして、基板１０２上の全面に、たとえばリン等のｎ型（第１導電型）の不純物イオンをイオン注入してオフセット領域１０５およびオフセット領域１０６を形成する（図２１（ｂ））。ここで、オフセット領域１０５およびオフセット領域１０６のｎ型の不純物濃度は、たとえば１×１０１６ａｔｏｍｓ／ｃｍ３〜１×１０１８ａｔｏｍｓ／ｃｍ３程度とすることができる。この後、レジスト膜１５８を除去する。 Subsequently, a resist film 158 having an opening for forming the offset region 105 and the offset region 106 is formed on one surface of the substrate 102. Next, with the resist film 158 as a mask, n-type (first conductivity type) impurity ions such as phosphorus are ion-implanted over the entire surface of the substrate 102 to form the offset region 105 and the offset region 106 (FIG. 21 ( b)). Here, the n-type impurity concentration in the offset region 105 and the offset region 106 can be, for example, about 1 × 10 16 atoms / cm 3 to 1 × 10 18 atoms / cm 3 . Thereafter, the resist film 158 is removed.
つづいて、図示していないが、基板１０２上にウェル１０４を形成する領域が開口したレジスト膜を形成する。次いで、当該レジスト膜をマスクとして基板１０２上の全面に、たとえばボロン（Ｂ）等のｐ型（第２導電型）の不純物イオンをイオン注入してウェル１０４を形成する。ここで、ウェル１０４のｐ型の不純物濃度は、たとえば１Ｅ１５ａｔｏｍｓ／ｃｍ３から１Ｅ１７ａｔｏｍｓ／ｃｍ３程度とすることができる。この後、レジスト膜を除去する。 Subsequently, although not shown, a resist film having an opening in the region where the well 104 is formed is formed on the substrate 102. Next, a well 104 is formed by ion-implanting p-type (second conductivity type) impurity ions such as boron (B) over the entire surface of the substrate 102 using the resist film as a mask. Here, p-type impurity concentration of the well 104 may be, for example, from 1E15 atoms / cm 3 and 1E17atoms / cm 3 order. Thereafter, the resist film is removed.
つづいて、基板１０２の一面上に、熱酸化膜１６０を形成し、さらにその上にトレンチ１６２を形成するための開口部１７２が複数形成されたレジスト膜１７０を形成する。ここで、複数の開口部１７２は、いずれも、ゲート長方向の幅が等しく形成されている。また、隣接する開口部１７２間の間隔もそれぞれ等しくなるように形成することができる。 Subsequently, a thermal oxide film 160 is formed on one surface of the substrate 102, and a resist film 170 in which a plurality of openings 172 for forming the trench 162 is formed is formed thereon. Here, all of the plurality of openings 172 have the same width in the gate length direction. Further, the gaps between adjacent openings 172 can be formed to be equal.
次いで、レジスト膜１７０をマスクとして熱酸化膜１６０をエッチング除去して開口部１７２内に基板１０２表面を露出させる（図２２（ａ））。その後、レジスト膜１７０を除去して、熱酸化膜１６０をマスクとして、開口部内の基板１０２をプラズマエッチングして、複数のトレンチ１６２を形成する。 Next, the thermal oxide film 160 is removed by etching using the resist film 170 as a mask to expose the surface of the substrate 102 in the opening 172 (FIG. 22A). Thereafter, the resist film 170 is removed, and the substrate 102 in the opening is plasma etched using the thermal oxide film 160 as a mask to form a plurality of trenches 162.
本実施の形態においては、トレンチ側壁の上部分は、側壁が基板１０２の面内方向に対して略垂直となるとともに、トレンチ側壁の下部分は、トレンチ１６２の径が徐々に狭くなるようなテーパーを有するように、トレンチ１６２を形成する。 In the present embodiment, the upper portion of the trench sidewall is tapered such that the sidewall is substantially perpendicular to the in-plane direction of the substrate 102 and the lower portion of the trench sidewall is gradually narrowed in diameter of the trench 162. The trench 162 is formed so as to have
このようなトレンチ１６２を形成する手段は特段制限されないが、以下、一例を説明する。まず、第１のエッチング条件で、トレンチ１６２の設計深さの途中の深さまで基板１０２をエッチングした後（図２２（ｂ））、第１のエッチング条件よりも、基板１０２に形成されるトレンチの径が下方に行くにつれて縮小する第２のエッチング条件で、基板１０２をエッチングしてもよい（図２３（ａ））。第１のエッチング条件では、トレンチ１６２ａが、それぞれ、熱酸化膜１６０の開口部の開口面積を保つように、異方性エッチングを行う。つまり、第１のエッチング条件は、トレンチ１６２ａの側壁が基板１０２の面内方向に対して略垂直となるように基板１０２をエッチングする条件とすることができる。第２のエッチング条件では、各トレンチ１６２が、それぞれ、底面にかけて径が徐々に狭くなるようにテーパーを有するように基板１０２をエッチングする。 The means for forming such a trench 162 is not particularly limited, but an example will be described below. First, after the substrate 102 is etched to a depth in the middle of the designed depth of the trench 162 under the first etching condition (FIG. 22B), the trench formed in the substrate 102 is more than the first etching condition. The substrate 102 may be etched under the second etching condition that decreases as the diameter goes downward (FIG. 23A). Under the first etching condition, anisotropic etching is performed so that each of the trenches 162 a maintains the opening area of the opening of the thermal oxide film 160. That is, the first etching condition can be a condition for etching the substrate 102 so that the sidewall of the trench 162a is substantially perpendicular to the in-plane direction of the substrate 102. Under the second etching condition, the substrate 102 is etched so that each trench 162 has a taper so that the diameter gradually decreases toward the bottom surface.
また、他の例として、トレンチ１６２の深さが深まるにつれて、ある深さ以上になると、底面にかけて径が徐々に狭くなるようなエッチング条件で基板１０２をエッチングすることもできる。 As another example, as the depth of the trench 162 increases, the substrate 102 can be etched under an etching condition in which the diameter gradually decreases toward the bottom surface when the depth becomes a certain depth or more.
なお、本実施の形態において、トレンチ１６２の深さ（基板１０２表面からトレンチ１６２底面までの深さ）は、たとえば５００ｎｍから２μｍ程度とすることができる。 In the present embodiment, the depth of trench 162 (the depth from the surface of substrate 102 to the bottom surface of trench 162) can be, for example, about 500 nm to 2 μm.
上述のようにしてトレンチ１６２を形成した場合、トレンチ側壁の上部分では、（１００）面が露出する。一方、トレンチ側壁の下部分では、（１００）面とは異なるずれた面方位の面が露出することになる。また、トレンチ１６２の底面でも（１００）面が露出する。 When the trench 162 is formed as described above, the (100) plane is exposed at the upper portion of the trench sidewall. On the other hand, in the lower part of the trench side wall, a surface having a different plane orientation from the (100) plane is exposed. Further, the (100) plane is also exposed at the bottom surface of the trench 162.
次いで、熱酸化膜１６０を希釈フッ酸等で除去した後（図２３（ｂ））、基板１０２表面を熱酸化して、トレンチ１６２内および基板１０２表面にゲート絶縁膜１２０を形成する（図２４（ａ））。本実施の形態においては、上述したように、基板１０２の表面、トレンチ側壁の上部分１６２C、及び、トレンチ１６２の底面の面方位が（１００）面となる（特許文献８参考）。ここで、シリコン基板に熱酸化膜を形成する際に、一般的な水素と酸素の混合雰囲気での加熱を行った場合、（１００）面での酸化速度が最も遅くなる（たとえば非特許文献１）。そのため、図２０を参照して説明したように、基板１０２の表面、トレンチ側壁の上部分１６２C、及び、トレンチ１６２の底面に形成されたゲート絶縁膜１２０は、トレンチ側壁の下部分に形成されたゲート絶縁膜１２０よりも、膜厚が薄くなる。 Next, after removing the thermal oxide film 160 with diluted hydrofluoric acid or the like (FIG. 23B), the surface of the substrate 102 is thermally oxidized to form the gate insulating film 120 in the trench 162 and on the surface of the substrate 102 (FIG. 24). (A)). In the present embodiment, as described above, the surface orientation of the surface of the substrate 102, the upper portion 162C of the trench sidewall, and the bottom surface of the trench 162 is the (100) plane (see Patent Document 8). Here, when the thermal oxide film is formed on the silicon substrate, when heating is performed in a general mixed atmosphere of hydrogen and oxygen, the oxidation rate on the (100) plane is the slowest (for example, Non-Patent Document 1). ). Therefore, as described with reference to FIG. 20, the surface of the substrate 102, the upper portion 162C of the trench sidewall, and the gate insulating film 120 formed on the bottom surface of the trench 162 are formed in the lower portion of the trench sidewall. The film thickness is thinner than that of the gate insulating film 120.
なお、トレンチ１６２を形成する際の他の方法として、レジスト膜１７０を残したままで、レジスト膜１７０および熱酸化膜１６０をマスクとしてトレンチ１６２を形成することもできる。この場合は、トレンチ１６２を形成し、レジスト膜１７０を除去した後に熱酸化膜１６０を除去する。 As another method for forming the trench 162, the trench 162 can be formed using the resist film 170 and the thermal oxide film 160 as a mask while leaving the resist film 170 remaining. In this case, the trench 162 is formed, the resist film 170 is removed, and then the thermal oxide film 160 is removed.
この後、トレンチ１６２を埋めるように、基板１０２上の全面にゲート電極１２２となる導電膜を形成する（図２４（ｂ））。以降の工程は、第１の実施の形態で説明した図８（ａ）以降の工程と同様である。 Thereafter, a conductive film to be the gate electrode 122 is formed on the entire surface of the substrate 102 so as to fill the trench 162 (FIG. 24B). The subsequent steps are the same as the steps after FIG. 8A described in the first embodiment.
本実施の形態においては、第１の実施形態と同様の作用効果に加えて、以下のような作用効果が実現される。 In the present embodiment, in addition to the same functions and effects as those of the first embodiment, the following functions and effects are realized.
本実施の形態においては、トレンチ側壁の下部分に形成されるゲート絶縁膜の膜厚を、トレンチ側壁の上部分に形成されるゲート絶縁膜の膜厚よりも厚くすることにより、トレンチの下部分のチャネル下端部に与えられる電界を緩和することができ、トレンチの下部分における寄生トランジスタ動作を抑制することができる。このように、ゲート絶縁膜の膜厚を部分的に厚くすることにより、寄生トランジスタ動作の悪影響を低減することができる。 In this embodiment, the lower part of the trench is formed by making the film thickness of the gate insulating film formed in the lower part of the trench side wall larger than the film thickness of the gate insulating film formed in the upper part of the trench side wall. The electric field applied to the lower end of the channel can be relaxed, and the parasitic transistor operation in the lower portion of the trench can be suppressed. As described above, by partially increasing the thickness of the gate insulating film, the adverse effect of the parasitic transistor operation can be reduced.
さらに、トレンチ底面に形成されるゲート絶縁膜の膜厚を、トレンチ側壁の下部分に形成されるゲート絶縁膜の膜厚よりも薄くすることにより、以下のような効果が得られる。 Furthermore, the following effects can be obtained by making the thickness of the gate insulating film formed on the bottom of the trench thinner than the thickness of the gate insulating film formed on the lower portion of the trench side wall.
本実施の形態における半導体装置１００のトランジスタは、図２５に示すように、トレンチ１６２が、電流が流れる方向であるゲート長方向に延在している。そのため、トレンチ１６２底面のゲート絶縁膜１２０の膜厚を薄くして、トレンチ側壁の上部分と同程度の膜厚とすることにより、トレンチ１６２の底面部分もトレンチ側壁の上部分と同様にトランジスタ動作に寄与することができ、駆動能力を高めることができる。また、基板１０２表面に形成されるゲート絶縁膜１２０の膜厚Ｔ４、トレンチ側壁の上部分に形成されるゲート絶縁膜１２０の膜厚Ｔ１、及び、トレンチ１６２の底面に形成されるゲート絶縁膜１２０の膜厚Ｔ３を薄くして、電界が集中するトレンチ側壁の下部分に形成されるゲート絶縁膜１２０の膜厚Ｔ２のみを厚くすることにより、トレンチゲートの側壁上部および底部は、同一の閾値電圧を有するトランジスタとして動作させることができるとともに、側壁下部における低い閾値電圧での動作を抑制することができる。 In the transistor of the semiconductor device 100 in this embodiment, as shown in FIG. 25, the trench 162 extends in the gate length direction, which is the direction in which current flows. Therefore, by reducing the film thickness of the gate insulating film 120 on the bottom surface of the trench 162 so that the film thickness is approximately the same as the upper portion of the trench sidewall, the bottom surface portion of the trench 162 operates in the same manner as the upper portion of the trench sidewall. It is possible to contribute to the above, and the driving ability can be increased. Further, the film thickness T4 of the gate insulating film 120 formed on the surface of the substrate 102, the film thickness T1 of the gate insulating film 120 formed on the upper portion of the trench sidewall, and the gate insulating film 120 formed on the bottom surface of the trench 162. By reducing the thickness T3 of the trench gate and increasing only the thickness T2 of the gate insulating film 120 formed in the lower portion of the trench sidewall where the electric field is concentrated, the upper and bottom portions of the trench gate sidewall have the same threshold voltage. As well as a low threshold voltage operation at the bottom of the sidewall.
さらに、トレンチ１６２底面に形成されるゲート絶縁膜１２０の膜厚を、トレンチ側壁の下部分に形成されるゲート絶縁膜１２０の膜厚と同程度に厚くすると、トレンチ側壁の下部分から底面にかけた広い領域でゲート絶縁膜１２０の膜厚が厚くなる。このような構成とした場合、トレンチ底部に応力が集中し、それに伴い、たとえば欠陥性リーク等の不具合が生じる可能性がある。トレンチ１６２の底面に形成されるゲート絶縁膜１２０の膜厚を、トレンチ側壁の上部分に形成されるゲート絶縁膜１２０の膜厚と同程度に薄くすることにより、底部への応力集中を緩和させる効果も実現される。 Furthermore, when the film thickness of the gate insulating film 120 formed on the bottom surface of the trench 162 is made as thick as the film thickness of the gate insulating film 120 formed on the lower part of the trench side wall, the film extends from the lower part of the trench side wall to the bottom surface. The thickness of the gate insulating film 120 is increased in a wide region. In such a configuration, stress concentrates on the bottom of the trench, and there is a possibility that a defect such as a defect leak may occur. By reducing the thickness of the gate insulating film 120 formed on the bottom surface of the trench 162 to the same level as the thickness of the gate insulating film 120 formed on the upper portion of the trench sidewall, stress concentration at the bottom is alleviated. The effect is also realized.
（第３の実施の形態）
本実施の形態において、トレンチ１６２およびゲート絶縁膜１２０の形状および形成手順が第１及び第２の実施の形態に示したものと異なる。
(Third embodiment)
In the present embodiment, the shapes and forming procedures of the trench 162 and the gate insulating film 120 are different from those shown in the first and second embodiments.
本実施の形態において、半導体装置１００の平面構造は、図４に示したものと同様の構成となる。図２６及び図２７は、本実施の形態の半導体装置１００の断面構造を示す。図２６（ａ）は、図４（ａ）のＡ−Ａ'断面図、図２６（ｂ）は、図４（ａ）のＣ−Ｃ'断面図である。図２７（ａ）は、図４（ａ）のＢ−Ｂ'断面図、図２７（ｂ）は、図４（ａ）のＤ−Ｄ'断面図である。 In the present embodiment, the planar structure of the semiconductor device 100 has the same configuration as that shown in FIG. 26 and 27 show a cross-sectional structure of the semiconductor device 100 of the present embodiment. 26A is a cross-sectional view taken along the line AA ′ in FIG. 4A, and FIG. 26B is a cross-sectional view taken along the line CC ′ in FIG. 27A is a cross-sectional view taken along the line BB ′ of FIG. 4A, and FIG. 27B is a cross-sectional view taken along the line DD ′ of FIG.
図２８は、本実施の形態における半導体装置１００の製造手順の一例を示す工程断面図である。ここでも、図４（ａ）のＡ−Ａ'断面、およびＢ−Ｂ'断面に対応する図を示す。また、図２２（ｂ）に示した手順までは、第２の実施の形態と同様とすることができる。 FIG. 28 is a process cross-sectional view illustrating an example of the manufacturing procedure of the semiconductor device 100 according to the present embodiment. Here, the figure corresponding to the AA 'section and BB' section of Drawing 4 (a) is shown. The procedure up to the procedure shown in FIG. 22B can be the same as that of the second embodiment.
図２２（ｂ）に示した構成の半導体装置１００を形成した後、基板１０２全面に酸化膜２００を形成する（図２８（ａ））。酸化膜２００は、例えば熱酸化、または、ＣＶＤにより形成することができる。その後、酸化膜２００をエッチバック（異方性エッチング）する。この時、エッチング条件（エッチング時間等）を調整することで、図２８（ｂ）に示すように、トレンチ側壁の下部分に形成された酸化膜２００のみを残す。次いで、基板１０２の表面全面に、例えば熱酸化、または、ＣＶＤにより酸化膜２１０を形成する（図２８（ｃ））。ここで、トレンチ側壁の下部分においては、酸化膜２００の上にさらに熱酸化膜が形成されるので、トレンチ側壁の下部分に形成されるゲート絶縁膜の膜厚は、トレンチ側壁の上部分、トレンチ１６２の底面、および基板１０２表面に形成されるゲート絶縁膜１２０の膜厚に比べて、厚くなる。また、トレンチ１６２の底面に形成されるゲート絶縁膜１２０の膜厚は、トレンチ側壁の上部分に形成されるゲート絶縁膜１２０の膜厚と同程度まで薄くすることができる。 After forming the semiconductor device 100 having the configuration shown in FIG. 22B, an oxide film 200 is formed on the entire surface of the substrate 102 (FIG. 28A). The oxide film 200 can be formed by, for example, thermal oxidation or CVD. Thereafter, the oxide film 200 is etched back (anisotropic etching). At this time, by adjusting the etching conditions (etching time, etc.), as shown in FIG. 28B, only the oxide film 200 formed in the lower portion of the trench sidewall is left. Next, an oxide film 210 is formed on the entire surface of the substrate 102 by, for example, thermal oxidation or CVD (FIG. 28C). Here, since a thermal oxide film is further formed on the oxide film 200 in the lower portion of the trench sidewall, the film thickness of the gate insulating film formed in the lower portion of the trench sidewall is as follows. The thickness is larger than the thickness of the gate insulating film 120 formed on the bottom surface of the trench 162 and the surface of the substrate 102. In addition, the thickness of the gate insulating film 120 formed on the bottom surface of the trench 162 can be made as thin as the thickness of the gate insulating film 120 formed on the upper portion of the trench sidewall.
この後、トレンチ１６２を埋めるように、基板１０２上の全面にゲート電極１２２となる導電膜を形成する。以降の工程は、第１の実施の形態で説明した図８（ａ）以降の工程と同様である。 Thereafter, a conductive film to be the gate electrode 122 is formed on the entire surface of the substrate 102 so as to fill the trench 162. The subsequent steps are the same as the steps after FIG. 8A described in the first embodiment.
ここで、図２９に、トレンチ１６２及びゲート絶縁膜１２０のその他の変形例を示す。当該図においては、断面状態を示している。図２９（ａ）は、トレンチ１６２の底面に形成されるゲート絶縁膜１２０の膜厚を厚くすることで、トレンチ側壁の下部分に沿って形成されたゲート絶縁膜１２０の膜厚が、トレンチ側壁の上部分に沿って形成されたゲート絶縁膜１２０の膜厚よりも厚くなる構成を実現している。なお、このように構成する場合、図２９（ｂ）に示すように、ゲート絶縁膜１２０は、トレンチ１６２の角部付近において、他の部分よりも膜厚が厚くなってもよい。図２９（ｃ）は、トレンチ１６２の形状が特徴的であり、具体的には、当該トレンチ１６２は、側壁から底面にかけてなだらかに連続した構成となっている。すなわち、図２９（ａ）及び（ｂ）に示すトレンチ１６２のように、底面と側壁とで形成される角部を有さない。このような変形例は、エッチング工程および成膜工程を組み合わせることで実現することができる。 Here, FIG. 29 shows another modification of the trench 162 and the gate insulating film 120. In the figure, a cross-sectional state is shown. In FIG. 29A, the thickness of the gate insulating film 120 formed on the bottom surface of the trench 162 is increased so that the thickness of the gate insulating film 120 formed along the lower portion of the trench side wall is reduced. Thus, a configuration is realized in which the thickness is larger than the thickness of the gate insulating film 120 formed along the upper portion. In the case of such a configuration, as shown in FIG. 29B, the gate insulating film 120 may be thicker in the vicinity of the corner portion of the trench 162 than in other portions. FIG. 29 (c) is characterized by the shape of the trench 162. Specifically, the trench 162 has a structure that is gently continuous from the side wall to the bottom surface. That is, unlike the trench 162 shown in FIGS. 29A and 29B, there is no corner formed by the bottom surface and the side wall. Such a modification can be realized by combining an etching process and a film forming process.
本実施形態においては、第１及び第２の実施形態と同様の作用効果を実現することができる。 In the present embodiment, it is possible to achieve the same effect as the first and second embodiments.
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。 As mentioned above, although embodiment of this invention was described with reference to drawings, these are the illustrations of this invention, Various structures other than the above are also employable.
なお、以上の実施の形態では説明を省略しているが、チャネル領域１０８（ウェル１０４）の両端（トランジスタのゲート幅方向）に、チャネル領域１０８と同じ導電型のチャネルストッパ領域を形成することもできる。
以下、参考形態の例を付記する。
１． 素子分離絶縁膜で区分けされた素子形成領域を含む基板と、
前記基板の前記素子形成領域に形成されたトレンチ、前記トレンチの側壁および底面に形成されたゲート絶縁膜、前記トレンチを埋め込むように前記ゲート絶縁膜上に形成されたゲート電極、前記基板表面の前記ゲート電極のゲート長方向の一方の側に形成されたソース領域、および前記ゲート電極のゲート長方向の他方の側に形成されたドレイン領域、を有するトランジスタと、
を含み、
前記ゲート絶縁膜は、前記トレンチの側壁および底面に形成され、前記ゲート電極は、前記トレンチを埋め込むように前記ゲート絶縁膜上に形成されるとともに前記トレンチ外部の前記基板上にも露出して形成され、当該露出して形成された前記ゲート電極は、ゲート長方向における、前記トレンチの両端部上部が覆われるとともに、中央部に少なくとも一つ、深さが前記基板まで達する凹部が形成されるように設けられた半導体装置。
２． １に記載の半導体装置において、
前記トランジスタは、前記基板の前記素子形成領域に形成され、前記ゲート電極のゲート幅方向に断続的に深さが変化する複数の前記トレンチを含み、
前記ゲート絶縁膜は、各前記複数のトレンチの側壁および底面に形成され、前記ゲート電極は、各前記複数のトレンチを埋め込むように前記ゲート絶縁膜上に形成されるとともに前記複数のトレンチ外部の前記基板上にも露出して形成され、当該露出して形成された前記ゲート電極は、前記ゲート長方向における、前記複数のトレンチの両端部上部が覆われるとともに、中央部に少なくとも一つ、深さが前記基板まで達する前記凹部が形成されるように設けられた半導体装置。
３． １または２に記載の半導体装置において、
前記ゲート電極の前記中央部の前記凹部は、前記ソース領域および前記ドレイン領域と重ならない半導体装置。
４． １乃至３のいずれかに記載の半導体装置において、
前記基板に対して平面視で、少なくとも前記凹部と前記素子形成領域の重なり合う領域が、サイドウォール絶縁膜によって覆われていることを特徴とする半導体装置。
５． ４に記載の半導体装置において、
前記ゲート長方向における前記凹部の幅が、前記基板上に露出して形成された前記ゲート電極の側面に形成された前記サイドウォール絶縁膜の膜厚の２倍よりも小さいことを特徴とする半導体装置。
６． １乃至３のいずれかに記載の半導体装置において、
前記凹部の底面に形成された前記トレンチ内の前記ゲート電極の表面が、サイドウォール絶縁膜によって覆われていることを特徴とする半導体装置。
７． ６に記載の半導体装置において、
前記トレンチと前記ゲート絶縁膜によって形成される溝の前記ゲート幅方向の溝幅が、前記基板上に露出して形成された前記ゲート電極側面に形成される前記サイドウォール絶縁膜の側面膜厚の２倍よりも小さいことを特徴とする半導体装置。
８． ７に記載の半導体装置において、
前記基板上に露出して形成された前記ゲート電極側面に形成される前記サイドウォール絶縁膜の前記側面膜厚をGrxとし、前記基板上に露出して形成された前記ゲート電極上面に形成される前記サイドウォール絶縁膜の上面膜厚をGryとし、前記トレンチと前記ゲート絶縁膜によって形成される溝の前記ゲート幅方向の前記溝幅をSとし、前記凹部の底面に形成された前記トレンチ内の前記ゲート電極の表面から、前記基板の表面までの距離をDepthとした際に、
Depth > Gry - √( Gry^2 - (S/2 × Gry/Grx)^2 )
の関係式を満たすことを特徴とする半導体装置。
９． ７に記載の半導体装置において、
前記基板上に露出して形成された前記ゲート電極側面に形成される前記サイドウォール絶縁膜の前記側面膜厚をTswとし、前記トレンチと前記ゲート絶縁膜によって形成される溝の前記ゲート幅方向の前記溝幅をSとし、前記凹部の底面に形成された前記トレンチ内の前記ゲート電極の表面から、前記基板の表面までの距離を Depthとした際に、
Depth > Tsw - √(Tsw^2 - (S/2)^2)
の関係式を満たすことを特徴とする半導体装置。
１０． １乃至３のいずれかに記載の半導体装置において、
前記基板に対して平面視で、少なくとも前記凹部と前記素子形成領域の重なり合う前記領域が、シリサイドブロック膜で覆われていることを特徴とする半導体装置。
１１． １または２に記載の半導体装置において、
前記ゲート電極上および前記凹部上にシリサイドブロック膜が形成され、
前記シリサイドブロック膜の形成領域は、平面視で、前記ゲート長方向において、前記凹部の一辺から他辺にかけて形成され、前記ゲート幅方向において、前記素子分離絶縁膜と前記素子形成領域の一境界から他境界にかけて形成されるように設けられた半導体装置。
１２． １または２に記載の半導体装置において、
前記ゲート電極上および前記凹部上にシリサイドブロック膜が形成され、
前記シリサイドブロック膜の形成領域は、平面視で、前記ゲート長方向において、前記凹部の一辺から他辺にかけて形成されるとともに、複数の前記凹部の間の前記ゲート電極上にも連続して形成され、且つ、前記ゲート幅方向において、前記素子分離絶縁膜と前記素子形成領域の一境界から他境界にかけて形成されるように設けられた半導体装置。
１３． １０乃至１２のいずれかに記載の半導体装置において、
前記シリサイドブロック膜の外周部は、平面視で、前記ゲート長方向において、外周に向けて０．０６umから０．３umの前記ゲート電極への重なりと、前記ゲート幅方向において、前記素子分離絶縁膜と前記素子形成領域との前記一境界および前記他境界から外部に向けて、０．０６umから０．３umの前記素子分離絶縁膜への重なりが形成されるように設けられた半導体装置。
１４． トランジスタを含む半導体装置の製造方法であって、
基板の一面に形成され、素子分離絶縁膜で区分けされた素子形成領域に第２導電型の不純物イオンを注入してチャネル領域を形成する工程と、
前記基板の前記一面の前記チャネル領域に、トレンチを形成する工程と、
前記基板の前記一面にゲート絶縁膜を形成し、前記トレンチの側壁および底面を当該ゲート絶縁膜で覆う工程と、
前記トレンチの内部を埋め込むようにゲート電極を形成する工程と、
前記ゲート電極を所定形状にパターニングする工程と、
ゲート長方向において、前記基板の前記一面の前記チャネル領域の両側方に第１導電型の不純物イオンを注入して、ソース領域およびドレイン領域を形成する工程と、を含み、
前記ゲート電極を所定形状にパターニングする工程において、前記ゲート電極が、前記トレンチ外部の前記基板上にも露出して形成され、当該露出して形成されたゲート電極は、ゲート長方向における、前記トレンチの両端部上部が覆われるとともに、中央部に少なくとも一つ深さが前記基板まで達する凹部が形成されるようにパターニングする半導体装置の製造方法。
１５． １４に記載の半導体装置の製造方法において、
前記トレンチを形成する工程において、前記ゲート電極のゲート幅方向に断続的に深さが変化する複数の前記トレンチを形成し、
前記ゲート絶縁膜で覆う工程において、各前記複数のトレンチの側壁および底面を当該ゲート絶縁膜で覆い、
前記ゲート電極を形成する工程において、前記複数のトレンチの内部を埋め込むようにゲート電極を形成し、
前記ゲート電極を所定形状にパターニングする工程において、前記ゲート電極が、前記複数のトレンチ外部の前記基板上にも露出して形成され、当該露出して形成されたゲート電極は、ゲート長方向における、前記複数のトレンチの両端部上部が覆われるとともに、中央部に少なくとも一つ深さが前記基板まで達する前記凹部が形成されるようにパターニングする半導体装置の製造方法。
１６． 素子分離絶縁膜で区分けされた素子形成領域を含む基板と、
前記基板の前記素子形成領域に形成されたトレンチ、前記トレンチの側壁および底面に形成されたゲート絶縁膜、前記トレンチを埋め込むように前記ゲート絶縁膜上に形成されたゲート電極、前記基板表面の前記ゲート電極のゲート長方向の一方の側に形成されたソース領域、および前記ゲート電極のゲート長方向の他方の側に形成されたドレイン領域、を有するトランジスタと、
を含み、
前記ゲート電極は、前記トレンチ外部の前記基板上にも露出して形成され、当該露出して形成された前記ゲート電極は、ゲート長方向における、前記トレンチの両端部上部が覆われるとともに、中央部に少なくとも一つ深さが基板まで達する凹部が形成され,前記トレンチの側壁の所定の高さより下部分に沿って形成された前記ゲート絶縁膜の膜厚が、前記トレンチの側壁の前記所定の高さより上部分に沿って形成された前記ゲート絶縁膜の膜厚よりも厚く、かつ、前記底面における前記ゲート絶縁膜の膜厚以上である半導体装置。
１７． １６に記載の半導体装置において、
前記トランジスタは、前記基板の前記素子形成領域に形成され、前記ゲート電極の前記ゲート幅方向に断続的に深さが変化する複数の前記トレンチを含み、
前記ゲート絶縁膜は、各前記複数のトレンチの側壁および底面に形成され、前記ゲート電極は、各前記複数のトレンチを埋め込むように前記ゲート絶縁膜上に形成されるとともに前記複数のトレンチ外部の前記基板上にも露出して形成され、当該露出して形成された前記ゲート電極は、前記ゲート長方向における、前記複数のトレンチの両端部上部が覆われるとともに、中央部に少なくとも一つ深さが基板まで達する前記凹部が形成され、前記トレンチの側壁の所定の高さより下部分に沿って形成された前記ゲート絶縁膜の膜厚が、前記トレンチの側壁の前記所定の高さより上部分に沿って形成された前記ゲート絶縁膜の膜厚よりも厚く、かつ、前記底面における前記ゲート絶縁膜の膜厚以上である半導体装置。
Although not described in the above embodiments, a channel stopper region having the same conductivity type as the channel region 108 may be formed at both ends (in the gate width direction of the transistor) of the channel region 108 (well 104). it can.
Hereinafter, examples of the reference form will be added.
1. A substrate including an element formation region separated by an element isolation insulating film;
A trench formed in the element formation region of the substrate; a gate insulating film formed on a sidewall and a bottom surface of the trench; a gate electrode formed on the gate insulating film so as to fill the trench; A transistor having a source region formed on one side of the gate electrode in the gate length direction and a drain region formed on the other side of the gate electrode in the gate length direction;
Including
The gate insulating film is formed on a sidewall and a bottom surface of the trench, and the gate electrode is formed on the gate insulating film so as to fill the trench and is also exposed on the substrate outside the trench. In the exposed gate electrode, the upper part of both ends of the trench is covered in the gate length direction, and at least one concave part reaching the substrate is formed at the center part. The semiconductor device provided in
2. 1. The semiconductor device according to 1, wherein
The transistor includes a plurality of the trenches formed in the element formation region of the substrate and having a depth that changes intermittently in a gate width direction of the gate electrode,
The gate insulating film is formed on a sidewall and a bottom surface of each of the plurality of trenches, and the gate electrode is formed on the gate insulating film so as to embed each of the plurality of trenches and the outside of the plurality of trenches The gate electrode formed to be exposed on the substrate is covered with the upper portions of both ends of the plurality of trenches in the gate length direction, and has a depth of at least one in the center. A semiconductor device provided such that the recess reaching the substrate is formed.
3. In the semiconductor device according to 1 or 2,
The semiconductor device in which the concave portion in the central portion of the gate electrode does not overlap the source region and the drain region.
4). In the semiconductor device according to any one of 1 to 3,
A semiconductor device, wherein at least a region where the concave portion and the element formation region overlap is covered with a sidewall insulating film in a plan view with respect to the substrate.
5. 4. The semiconductor device according to 4,
The width of the recess in the gate length direction is smaller than twice the thickness of the sidewall insulating film formed on the side surface of the gate electrode exposed on the substrate. apparatus.
6). In the semiconductor device according to any one of 1 to 3,
A semiconductor device, wherein a surface of the gate electrode in the trench formed on the bottom surface of the recess is covered with a sidewall insulating film.
7). 6. The semiconductor device according to 6, wherein
The groove width in the gate width direction of the groove formed by the trench and the gate insulating film is equal to the side film thickness of the sidewall insulating film formed on the side surface of the gate electrode formed exposed on the substrate. A semiconductor device characterized by being smaller than twice.
8). 7. The semiconductor device according to 7,
The side wall film thickness of the side wall insulating film formed on the side surface of the gate electrode formed exposed on the substrate is Grx, and is formed on the upper surface of the gate electrode formed exposed on the substrate. The thickness of the upper surface of the sidewall insulating film is Gry, the groove width in the gate width direction of the groove formed by the trench and the gate insulating film is S, and the inside of the trench formed in the bottom surface of the recess When the distance from the surface of the gate electrode to the surface of the substrate is Depth,
Depth> Gry-√ (Gry ^ 2-(S / 2 × Gry / Grx) ^ 2)
A semiconductor device characterized by satisfying the relational expression:
9. 7. The semiconductor device according to 7,
The side wall film thickness of the sidewall insulating film formed on the side surface of the gate electrode exposed on the substrate is Tsw, and the trench formed by the trench and the gate insulating film in the gate width direction. When the groove width is S, and the distance from the surface of the gate electrode in the trench formed on the bottom surface of the recess to the surface of the substrate is Depth,
Depth> Tsw-√ (Tsw ^ 2-(S / 2) ^ 2)
A semiconductor device characterized by satisfying the relational expression:
10. In the semiconductor device according to any one of 1 to 3,
A semiconductor device, wherein at least the region where the concave portion and the element formation region overlap is covered with a silicide block film in a plan view with respect to the substrate.
11. In the semiconductor device according to 1 or 2,
A silicide block film is formed on the gate electrode and the recess,
The silicide block film formation region is formed from one side to the other side of the recess in the gate length direction in plan view, and from one boundary of the element isolation insulating film and the element formation region in the gate width direction. A semiconductor device provided to be formed over another boundary.
12 In the semiconductor device according to 1 or 2,
A silicide block film is formed on the gate electrode and the recess,
The formation region of the silicide block film is formed from one side to the other side of the recess in the gate length direction in plan view, and continuously formed on the gate electrode between the plurality of recesses. The semiconductor device is provided so as to be formed from one boundary to the other boundary of the element isolation insulating film and the element formation region in the gate width direction.
13. In the semiconductor device according to any one of 10 to 12,
An outer peripheral portion of the silicide block film has an overlap from 0.06 μm to 0.3 μm toward the outer periphery in the gate length direction in the gate length direction and the element isolation insulating film in the gate width direction in plan view. And the element forming region, the semiconductor device is provided so that an overlap of 0.06 μm to 0.3 μm on the element isolation insulating film is formed from the one boundary and the other boundary to the outside.
14 A method of manufacturing a semiconductor device including a transistor,
Forming a channel region by implanting impurity ions of the second conductivity type into an element formation region formed on one surface of the substrate and separated by an element isolation insulating film;
Forming a trench in the channel region of the one surface of the substrate;
Forming a gate insulating film on the one surface of the substrate, and covering the sidewall and bottom surface of the trench with the gate insulating film;
Forming a gate electrode so as to fill the inside of the trench;
Patterning the gate electrode into a predetermined shape;
Implanting first conductivity type impurity ions on both sides of the channel region on the one surface of the substrate in the gate length direction to form a source region and a drain region,
In the step of patterning the gate electrode in a predetermined shape, the gate electrode is also exposed on the substrate outside the trench, and the exposed gate electrode is formed in the trench in the gate length direction. A method of manufacturing a semiconductor device, wherein patterning is performed so that upper portions of both ends of the substrate are covered and a recess having at least one depth reaching the substrate is formed in the central portion.
15. 14. The method of manufacturing a semiconductor device according to 14,
In the step of forming the trench, a plurality of the trenches whose depth changes intermittently in the gate width direction of the gate electrode,
In the step of covering with the gate insulating film, the side walls and bottom surfaces of the plurality of trenches are covered with the gate insulating film,
In the step of forming the gate electrode, a gate electrode is formed so as to fill the inside of the plurality of trenches,
In the step of patterning the gate electrode into a predetermined shape, the gate electrode is also exposed on the substrate outside the plurality of trenches, and the exposed gate electrode is formed in the gate length direction. A method of manufacturing a semiconductor device, wherein upper portions of both end portions of the plurality of trenches are covered and patterning is performed so that the concave portion reaching at least one depth to the substrate is formed in a central portion.
16. A substrate including an element formation region separated by an element isolation insulating film;
A trench formed in the element formation region of the substrate; a gate insulating film formed on a sidewall and a bottom surface of the trench; a gate electrode formed on the gate insulating film so as to fill the trench; A transistor having a source region formed on one side of the gate electrode in the gate length direction and a drain region formed on the other side of the gate electrode in the gate length direction;
Including
The gate electrode is also exposed and formed on the substrate outside the trench, and the exposed and formed gate electrode covers the upper part of both ends of the trench in the gate length direction, and a central portion. A recess having at least one depth reaching the substrate is formed, and a thickness of the gate insulating film formed along a portion below a predetermined height of the sidewall of the trench has a predetermined height on the sidewall of the trench. A semiconductor device having a thickness greater than a thickness of the gate insulating film formed along an upper portion of the gate insulating film and greater than or equal to a thickness of the gate insulating film on the bottom surface.
17. 16. The semiconductor device according to 16,
The transistor includes a plurality of the trenches formed in the element formation region of the substrate and having a depth that intermittently changes in the gate width direction of the gate electrode,
The gate insulating film is formed on a sidewall and a bottom surface of each of the plurality of trenches, and the gate electrode is formed on the gate insulating film so as to embed each of the plurality of trenches and the outside of the plurality of trenches The exposed gate electrode is also formed on the substrate, and the exposed and formed gate electrode covers upper portions of both ends of the plurality of trenches in the gate length direction and has at least one depth in the central portion. The concave portion reaching the substrate is formed, and the film thickness of the gate insulating film formed along a lower portion than a predetermined height of the sidewall of the trench is along the upper portion of the trench sidewall. A semiconductor device having a thickness greater than that of the formed gate insulating film and greater than or equal to the thickness of the gate insulating film on the bottom surface.
１００ 半導体装置
１０２ 基板
１０４ ウェル
１０５ オフセット領域
１０６ オフセット領域
１０８ チャネル領域
１１０ 素子分離絶縁膜
１１２ ソース領域
１１３ ドレイン領域
１１４ シリサイド層
１２０ ゲート絶縁膜
１２２ ゲート電極
１２２ａ 凹部
１２２ｂ 凹部
１２３ レジスト膜
１２３ａ 凹部
１２４ サイドウォール
１２４ａ 絶縁膜
１２４ｂ 絶縁膜
１２６ シリサイド層
１４０ 層間絶縁膜
１５０ コンタクト
１５４ コンタクト
１５８ レジスト膜
１６０ 熱酸化膜
１６２ トレンチ
１７０ レジスト膜
１７２ 開口部
１８０ シリサイドブロック膜（１８０ａおよび１８０ｂ）
１８０ａ シリサイドブロック膜の形成領域
１８０ｂ シリサイドブロック膜の拡張領域
Ｔ１ トレンチ側壁の上部分のゲート絶縁膜１２０の膜厚
Ｔ２ トレンチ側壁の下部分のゲート絶縁膜１２０の膜厚
Ｔ３ トレンチ１６２の底面に形成されたゲート絶縁膜１２０の膜厚
Ｔ４ 基板１０２表面に形成されたゲート絶縁膜１２０の膜厚
１６２ａ トレンチ側壁の上部分
１６２ｃ トレンチ側壁の上部分
２００ 酸化膜
２１０ 酸化膜
100 Semiconductor device 102 Substrate 104 Well 105 Offset region 106 Offset region 108 Channel region 110 Element isolation insulating film 112 Source region 113 Drain region 114 Silicide layer 120 Gate insulating film 122 Gate electrode 122a Recess 122b Recess 123 Resist film 123a Recess 124 Side wall 124a Insulating film 124b Insulating film 126 Silicide layer 140 Interlayer insulating film 150 Contact 154 Contact 158 Resist film 160 Thermal oxide film 162 Trench 170 Resist film 172 Opening 180 Silicide block film (180a and 180b)
180a silicide block film formation region 180b silicide block film extension region T1 thickness T2 of gate insulating film 120 above the trench sidewall T2 thickness T3 of gate insulating film 120 below the trench sidewall The thickness T4 of the gate insulating film 120 The thickness 162a of the gate insulating film 120 formed on the surface of the substrate 102 The upper portion 162c of the trench sidewall The upper portion 200c of the trench sidewall 200 The oxide film 210 The oxide film
Claims (17)
前記基板の前記素子形成領域に形成されたトレンチ、前記トレンチの側壁および底面に形成されたゲート絶縁膜、前記トレンチを埋め込むように前記ゲート絶縁膜上に形成されたゲート電極、前記基板表面の前記ゲート電極のゲート長方向の一方の側に形成されたソース領域、および前記ゲート電極のゲート長方向の他方の側に形成されたドレイン領域、を有するトランジスタと、
を含み、
前記ゲート絶縁膜は、前記トレンチの側壁および底面に形成され、前記ゲート電極は、前記トレンチを埋め込むように前記ゲート絶縁膜上に形成されるとともに前記トレンチ外部の前記基板上にも露出して形成され、当該露出して形成された前記ゲート電極は、ゲート長方向及びゲート幅方向における前記トレンチの両端部上部を覆うとともに、中央部に少なくとも一つ、深さが前記基板まで達する凹部が形成されるように設けられた半導体装置。 A substrate including an element formation region separated by an element isolation insulating film;
A trench formed in the element formation region of the substrate; a gate insulating film formed on a sidewall and a bottom surface of the trench; a gate electrode formed on the gate insulating film so as to fill the trench; A transistor having a source region formed on one side of the gate electrode in the gate length direction and a drain region formed on the other side of the gate electrode in the gate length direction;
Including
The gate insulating film is formed on a sidewall and a bottom surface of the trench, and the gate electrode is formed on the gate insulating film so as to fill the trench and is also exposed on the substrate outside the trench. The exposed and formed gate electrode covers the upper portions of both ends of the trench in the gate length direction and the gate width direction, and at least one recess is formed in the central portion and the depth reaches the substrate. A semiconductor device provided as described above.
前記トランジスタは、前記基板の前記素子形成領域に形成され、前記ゲート電極のゲート幅方向に断続的に深さが変化する複数の前記トレンチを含み、
前記ゲート絶縁膜は、各前記複数のトレンチの側壁および底面に形成され、前記ゲート電極は、各前記複数のトレンチを埋め込むように前記ゲート絶縁膜上に形成されるとともに前記複数のトレンチ外部の前記基板上にも露出して形成され、当該露出して形成された前記ゲート電極は、前記ゲート長方向における前記複数のトレンチの両端部上部を覆うとともに、中央部に少なくとも一つ、深さが前記基板まで達する前記凹部が形成されるように設けられた半導体装置。 The semiconductor device according to claim 1,
The transistor includes a plurality of the trenches formed in the element formation region of the substrate and having a depth that changes intermittently in a gate width direction of the gate electrode,
The gate insulating film is formed on a sidewall and a bottom surface of each of the plurality of trenches, and the gate electrode is formed on the gate insulating film so as to embed each of the plurality of trenches and the outside of the plurality of trenches The gate electrode formed to be exposed on the substrate covers the upper portions of both ends of the plurality of trenches in the gate length direction , and has at least one depth at the center portion. The semiconductor device provided so that the said recessed part which reaches a board | substrate may be formed.
前記ゲート電極の前記中央部の前記凹部は、前記ソース領域および前記ドレイン領域と重ならない半導体装置。 The semiconductor device according to claim 1 or 2,
The semiconductor device in which the concave portion in the central portion of the gate electrode does not overlap the source region and the drain region.
前記基板に対して平面視で、少なくとも前記凹部と前記素子形成領域の重なり合う領域が、サイドウォール絶縁膜によって覆われていることを特徴とする半導体装置。 The semiconductor device according to any one of claims 1 to 3,
A semiconductor device, wherein at least a region where the concave portion and the element formation region overlap is covered with a sidewall insulating film in a plan view with respect to the substrate.
前記ゲート長方向における前記凹部の幅が、前記基板上に露出して形成された前記ゲート電極の側面に形成された前記サイドウォール絶縁膜の膜厚の２倍よりも小さいことを特徴とする半導体装置。 The semiconductor device according to claim 4,
The width of the recess in the gate length direction is smaller than twice the thickness of the sidewall insulating film formed on the side surface of the gate electrode exposed on the substrate. apparatus.
前記凹部の底面に形成された前記トレンチ内の前記ゲート電極の表面が、サイドウォール絶縁膜によって覆われていることを特徴とする半導体装置。 The semiconductor device according to any one of claims 1 to 3,
A semiconductor device, wherein a surface of the gate electrode in the trench formed on the bottom surface of the recess is covered with a sidewall insulating film.
前記トレンチと前記ゲート絶縁膜によって形成される溝の前記ゲート幅方向の溝幅が、前記基板上に露出して形成された前記ゲート電極側面に形成される前記サイドウォール絶縁膜の側面膜厚の２倍よりも小さいことを特徴とする半導体装置。 The semiconductor device according to claim 6.
The groove width in the gate width direction of the groove formed by the trench and the gate insulating film is equal to the side film thickness of the sidewall insulating film formed on the side surface of the gate electrode formed exposed on the substrate. A semiconductor device characterized by being smaller than twice.
前記基板上に露出して形成された前記ゲート電極側面に形成される前記サイドウォール絶縁膜の成膜レートをGrxとし、前記基板上に露出して形成された前記ゲート電極上面に形成される前記サイドウォール絶縁膜の成膜レートをGryとし、前記トレンチと前記ゲート絶縁膜によって形成される溝の前記ゲート幅方向の前記溝幅をSとし、前記凹部の底面に形成された前記トレンチ内の前記ゲート電極の表面から、前記基板の表面までの距離をDepthとし、前記ゲート電極側面に形成される前記サイドウォール絶縁膜の前記側面膜厚をTswとした際に、
Depth > Tsw - √( Tsw^2 - (S/2 × Gry/Grx)^2 )
の関係式を満たすことを特徴とする半導体装置。 The semiconductor device according to claim 7,
The deposition rate of the sidewall insulating film formed on the side surface of the gate electrode formed exposed on the substrate is Grx, and the gate electrode is formed on the upper surface of the gate electrode formed exposed on the substrate. The deposition rate of the sidewall insulating film is Gry, the groove width in the gate width direction of the groove formed by the trench and the gate insulating film is S, and the trench in the trench formed on the bottom surface of the recess When the distance from the surface of the gate electrode to the surface of the substrate is Depth, and the side film thickness of the sidewall insulating film formed on the side surface of the gate electrode is Tsw ,
Depth> Tsw -√ ( Tsw ^ 2-(S / 2 × Gry / Grx) ^ 2)
A semiconductor device characterized by satisfying the relational expression:
前記基板上に露出して形成された前記ゲート電極側面に形成される前記サイドウォール絶縁膜の前記側面膜厚をTswとし、前記トレンチと前記ゲート絶縁膜によって形成される溝の前記ゲート幅方向の前記溝幅をSとし、前記凹部の底面に形成された前記トレンチ内の前記ゲート電極の表面から、前記基板の表面までの距離を Depthとした際に、
Depth > Tsw - √(Tsw^2 - (S/2)^2)
の関係式を満たすことを特徴とする半導体装置。 The semiconductor device according to claim 7,
The side wall film thickness of the sidewall insulating film formed on the side surface of the gate electrode exposed on the substrate is Tsw, and the trench formed by the trench and the gate insulating film in the gate width direction. When the groove width is S, and the distance from the surface of the gate electrode in the trench formed on the bottom surface of the recess to the surface of the substrate is Depth,
Depth> Tsw-√ (Tsw ^ 2-(S / 2) ^ 2)
A semiconductor device characterized by satisfying the relational expression:
前記基板に対して平面視で、少なくとも前記凹部と前記素子形成領域の重なり合う領域が、シリサイドブロック膜で覆われていることを特徴とする半導体装置。 The semiconductor device according to any one of claims 1 to 3,
A semiconductor device, wherein at least a region where the recess and the element formation region overlap is covered with a silicide block film in plan view with respect to the substrate.
前記ゲート電極上および前記凹部上にシリサイドブロック膜が形成され、
前記シリサイドブロック膜の形成領域は、平面視で、前記ゲート長方向において、前記凹部の一辺から他辺にかけて形成され、前記ゲート幅方向において、前記素子分離絶縁膜と前記素子形成領域の一境界から他境界にかけて形成されるように設けられた半導体装置。 The semiconductor device according to claim 1 or 2,
A silicide block film is formed on the gate electrode and the recess,
The silicide block film formation region is formed from one side to the other side of the recess in the gate length direction in plan view, and from one boundary of the element isolation insulating film and the element formation region in the gate width direction. A semiconductor device provided to be formed over another boundary.
前記ゲート電極上および前記凹部上にシリサイドブロック膜が形成され、
前記シリサイドブロック膜の形成領域は、平面視で、前記ゲート長方向において、前記凹部の一辺から他辺にかけて形成されるとともに、複数の前記凹部の間の前記ゲート電極上にも連続して形成され、且つ、前記ゲート幅方向において、前記素子分離絶縁膜と前記素子形成領域の一境界から他境界にかけて形成されるように設けられた半導体装置。 The semiconductor device according to claim 1 or 2,
A silicide block film is formed on the gate electrode and the recess,
The formation region of the silicide block film is formed from one side to the other side of the recess in the gate length direction in plan view, and continuously formed on the gate electrode between the plurality of recesses. The semiconductor device is provided so as to be formed from one boundary to the other boundary of the element isolation insulating film and the element formation region in the gate width direction.
前記シリサイドブロック膜の外周部は、平面視で、前記ゲート長方向において、外周に向けて０．０６umから０．３umの前記ゲート電極への重なりと、前記ゲート幅方向において、前記素子分離絶縁膜と前記素子形成領域との前記一境界および前記他境界から外部に向けて、０．０６umから０．３umの前記素子分離絶縁膜への重なりが形成されるように設けられた半導体装置。 The semiconductor device according to any one of claims 10 to 12,
An outer peripheral portion of the silicide block film has an overlap from 0.06 μm to 0.3 μm toward the outer periphery in the gate length direction in the gate length direction and the element isolation insulating film in the gate width direction in plan view. And the element forming region, the semiconductor device is provided so that an overlap of 0.06 μm to 0.3 μm on the element isolation insulating film is formed from the one boundary and the other boundary to the outside.
基板の一面に形成され、素子分離絶縁膜で区分けされた素子形成領域に第２導電型の不純物イオンを注入してチャネル領域を形成する工程と、
前記基板の前記一面の前記チャネル領域に、トレンチを形成する工程と、
前記基板の前記一面にゲート絶縁膜を形成し、前記トレンチの側壁および底面を当該ゲート絶縁膜で覆う工程と、
前記トレンチの内部を埋め込むようにゲート電極を形成する工程と、
前記ゲート電極を所定形状にパターニングする工程と、
ゲート長方向において、前記基板の前記一面の前記チャネル領域の両側方に第１導電型の不純物イオンを注入して、ソース領域およびドレイン領域を形成する工程と、
を含み、
前記ゲート電極を所定形状にパターニングする工程において、前記ゲート電極が、前記トレンチ外部の前記基板上にも露出して形成され、当該露出して形成されたゲート電極は、ゲート長方向及びゲート幅方向における前記トレンチの両端部上部を覆うとともに、中央部に少なくとも一つ深さが前記基板まで達する凹部が形成されるようにパターニングする半導体装置の製造方法。 A method of manufacturing a semiconductor device including a transistor,
Forming a channel region by implanting impurity ions of the second conductivity type into an element formation region formed on one surface of the substrate and separated by an element isolation insulating film;
Forming a trench in the channel region of the one surface of the substrate;
Forming a gate insulating film on the one surface of the substrate, and covering the sidewall and bottom surface of the trench with the gate insulating film;
Forming a gate electrode so as to fill the inside of the trench;
Patterning the gate electrode into a predetermined shape;
Implanting first conductivity type impurity ions on both sides of the channel region of the one surface of the substrate in the gate length direction to form a source region and a drain region;
Including
In the step of patterning the gate electrode into a predetermined shape, the gate electrode is also exposed on the substrate outside the trench, and the exposed gate electrode is formed in a gate length direction and a gate width direction. A method of manufacturing a semiconductor device, wherein patterning is performed so as to cover upper portions of both ends of the trench and to form a recess having at least one depth reaching the substrate in the central portion.
前記トレンチを形成する工程において、前記ゲート電極のゲート幅方向に断続的に深さが変化する複数の前記トレンチを形成し、
前記ゲート絶縁膜で覆う工程において、各前記複数のトレンチの側壁および底面を当該ゲート絶縁膜で覆い、
前記ゲート電極を形成する工程において、前記複数のトレンチの内部を埋め込むようにゲート電極を形成し、
前記ゲート電極を所定形状にパターニングする工程において、前記ゲート電極が、前記複数のトレンチ外部の前記基板上にも露出して形成され、当該露出して形成されたゲート電極は、ゲート長方向における前記複数のトレンチの両端部上部を覆うとともに、中央部に少なくとも一つ深さが前記基板まで達する前記凹部が形成されるようにパターニングする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 14,
In the step of forming the trench, a plurality of the trenches whose depth changes intermittently in the gate width direction of the gate electrode,
In the step of covering with the gate insulating film, the side walls and bottom surfaces of the plurality of trenches are covered with the gate insulating film,
In the step of forming the gate electrode, a gate electrode is formed so as to fill the inside of the plurality of trenches,
In the step of patterning the gate electrode into a predetermined shape, the gate electrode is also exposed on the substrate outside the plurality of trenches, and the exposed gate electrode is formed in the gate length direction. A method for manufacturing a semiconductor device, wherein the semiconductor device is patterned so as to cover upper portions of both end portions of a plurality of trenches and to form the concave portion having at least one depth reaching the substrate at a central portion.
前記基板の前記素子形成領域に形成されたトレンチ、前記トレンチの側壁および底面に形成されたゲート絶縁膜、前記トレンチを埋め込むように前記ゲート絶縁膜上に形成されたゲート電極、前記基板表面の前記ゲート電極のゲート長方向の一方の側に形成されたソース領域、および前記ゲート電極のゲート長方向の他方の側に形成されたドレイン領域、を有するトランジスタと、
を含み、
前記ゲート電極は、前記トレンチ外部の前記基板上にも露出して形成され、当該露出して形成された前記ゲート電極は、ゲート長方向及びゲート幅方向における前記トレンチの両端部上部を覆うとともに、中央部に少なくとも一つ深さが基板まで達する凹部が形成され、前記トレンチの側壁の所定の高さより下部分に沿って形成された前記ゲート絶縁膜の膜厚が、前記トレンチの側壁の前記所定の高さより上部分に沿って形成された前記ゲート絶縁膜の膜厚よりも厚く、かつ、前記底面における前記ゲート絶縁膜の膜厚以上である半導体装置。 A substrate including an element formation region separated by an element isolation insulating film;
A trench formed in the element formation region of the substrate; a gate insulating film formed on a sidewall and a bottom surface of the trench; a gate electrode formed on the gate insulating film so as to fill the trench; A transistor having a source region formed on one side of the gate electrode in the gate length direction and a drain region formed on the other side of the gate electrode in the gate length direction;
Including
The gate electrode is also exposed on the substrate outside the trench, and the exposed and formed gate electrode covers upper portions of both ends of the trench in the gate length direction and the gate width direction, A recess having at least one depth reaching the substrate is formed in the central portion, and the film thickness of the gate insulating film formed along a portion lower than a predetermined height of the sidewall of the trench is equal to the predetermined thickness of the sidewall of the trench. A semiconductor device having a thickness greater than a thickness of the gate insulating film formed along a portion above the height of the gate insulating film and greater than or equal to a thickness of the gate insulating film on the bottom surface.
前記トランジスタは、前記基板の前記素子形成領域に形成され、前記ゲート電極の前記ゲート幅方向に断続的に深さが変化する複数の前記トレンチを含み、
前記ゲート絶縁膜は、各前記複数のトレンチの側壁および底面に形成され、前記ゲート電極は、各前記複数のトレンチを埋め込むように前記ゲート絶縁膜上に形成されるとともに前記複数のトレンチ外部の前記基板上にも露出して形成され、当該露出して形成された前記ゲート電極は、前記ゲート長方向における前記複数のトレンチの両端部上部を覆うとともに、中央部に少なくとも一つ深さが基板まで達する前記凹部が形成され、前記トレンチの側壁の所定の高さより下部分に沿って形成された前記ゲート絶縁膜の膜厚が、前記トレンチの側壁の前記所定の高さより上部分に沿って形成された前記ゲート絶縁膜の膜厚よりも厚く、かつ、前記底面における前記ゲート絶縁膜の膜厚以上である半導体装置。 The semiconductor device according to claim 16, wherein
The transistor includes a plurality of the trenches formed in the element formation region of the substrate and having a depth that intermittently changes in the gate width direction of the gate electrode,
The gate insulating film is formed on a sidewall and a bottom surface of each of the plurality of trenches, and the gate electrode is formed on the gate insulating film so as to embed each of the plurality of trenches and the outside of the plurality of trenches The exposed gate electrode is also formed on the substrate, and the exposed gate electrode covers upper portions of both ends of the plurality of trenches in the gate length direction , and at least one depth in the central portion extends to the substrate. The recessed portion is formed, and the film thickness of the gate insulating film formed along a portion below a predetermined height of the sidewall of the trench is formed along the portion above the predetermined height of the sidewall of the trench. A semiconductor device having a thickness greater than the thickness of the gate insulating film and greater than or equal to the thickness of the gate insulating film on the bottom surface.
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