KR20070008602A - 화합물 반도체 발광 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명에 따르면, n-형 또는 p-형 알루미늄 갈륨 인듐 포스파이드로 구성된 발광 층을 포함하는 적층 구조물 그리고 적층 구조물을 지지하는 광-투과성 기판을 포함하며, 적층 구조물 및 광-투과성 기판은 함께 결합되는 pn-접합 화합물 반도체 발광 소자에 있어서, 적층 구조물은 n-형 또는 p-형 전도체 층을 포함하며, 전도체 층 및 기판은 함께 결합되며, 전도체 층은 붕소를 함유한 Ⅲ-Ⅴ족 화합물 반도체로 구성되는 pn-접합 화합물 반도체 발광 소자가 제공된다.
pn-접합 화합물 반도체 발광 소자, 적층 구조물, 광-투과성 기판, 전도체 층, Ⅲ-Ⅴ족 화합물 반도체, 발광 층

Description

화합물 반도체 발광 소자 및 그 제조 방법{COMPOUND SEMICONDUCTOR LIGHT-EMITTING DEVICE AND PRODUCTION METHOD THEREOF}
본 발명은 알루미늄 갈륨 인듐 포스파이드 혼합 결정(AlGaInP)으로 구성된 발광 층을 포함하는 적층 구조물을 갖는 pn-접합 화합물 반도체 발광 소자에 관한 것으로, 특히 높은 방출 세기를 달성한 pn-접합 화합물 반도체 발광 소자에 관한 것이다.
알루미늄 갈륨 인듐 포스파이드 혼합 결정(조성식: (AlXGa1-X)YIn1-YP, 0≤X≤1)으로 구성되고 n-형 또는 p-형 갈륨 아세나이드(GaAs) 단결정 기판 상에 기상-성장되는 발광 층을 갖는 발광 다이오드(이하, LED)는 녹색 광 내지 적색 광에 대응하는 파장을 갖는 광을 방출시키는 것으로 알려져 있다(예컨대, 비-특허 문서 1 참조).
구체적으로, 알루미늄 갈륨 인듐 포스파이드 혼합 결정((AlXGa1-X)0.5In0.5P: 0≤X≤1)(위의 조성식에서, Y=0.5)으로 구성된 발광 층을 GaAs 기판 상에 갖는 LED가 채용된다.
(AlXGa1-X)YIn1-YP로 구성된 발광 층을 갖는 LED에서, 높은 방출 세기를 달성하 기 위해, 발광 층의 넓은 영역에 걸친 소자 동작 전류의 확산 그리고 외부측으로의 광의 효과적인 추출이 필수적이다. 이와 같이, 전류 확산 층 및 윈도 층(window layer)이 일반적으로 발광 층 상에 제공된다.
윈도 층은 발광 층으로부터 방출된 광이 외부측으로 투과되게 한다. 예컨대, 갈륨 포스파이드(GaP)로 구성된 윈도 층을 갖는 LED가 개시되어 있다(특허 문서 1 참조).
GaAs 기판 상에 기상-성장된 적층 구조물을 갖는 LED에서, GaAs 기판은 방출 파장에 대해 투과성이 아니므로, 발광 층으로부터 방출된 광이 LED의 상부측으로부터만 추출될 수 있다. 이와 같이, 외부측으로 광을 추출하는 효율이 만족스럽지 않으며, 이것은 개선되어야 한다.
이 문제점을 해결하기 위해, LED를 제조하는 방법이 제안되었다. 이 방법에서, 방출 파장에 대해 투과성인 기판이 GaAs 기판 상에 형성된 적층 구조물 상으로 결합되며, 적층 구조물의 기상-성장을 위해 제공된 GaAs 기판은 제거된다.
방출 파장에 대해 투과성인 이렇게-결합된 기판으로 인해, 위의 방법을 통해 제조된 LED는 상부측으로부터뿐만 아니라 후방측 및 측면 평면으로부터의 광 방출을 가능케 하고, 그에 의해 높은 광 추출 효율을 달성한다.
방출 파장에 대해 투과성인 반도체 기판(예컨대, GaP, 아연 셀레나이드(ZnSe) 또는 실리콘 카바이드(SiC))을 발광 층을 갖는 적층 구조물 상으로 결합시키는 단계를 포함하는 LED를 제조하는 방법이 공지되어 있다(예컨대, 특허 문서 2 및 3 참조).
LED를 제조하는 또 다른 개시된 기술은 인듐 주석 복합 산화막(ITO) 등의 투과성 전도성 필름의 매개에 의해 방출 파장에 대해 투과성인 GaP 기판을 적층 구조물 상으로 결합시키는 단계를 포함한다(예컨대, 특허 문서 4 참조).
[비-특허 문서]
와이. 호소까와, 결정 성장 학회지(네덜란드), 2000, 제221권, 제652면 내지 제656면
[특허 문서 1]
제USP 5,008,718호 명세서
[특허 문서 2]
일본 특허 제3230638호
[특허 문서 3]
일본 특허 출원 공개(고까이) 제2001-244499호
[특허 문서 4]
일본 특허 제2588849호
[발명의 개시]
[발명에 의해 해결되어야 하는 문제점]
특허 문서 4는 방출 파장에 대해 투과성인 GaP 기판이 (AlXGa1-X)YIn1-YP로 각각 구성된 클래딩 층 및 전류 확산 층을 포함하는 적층 구조물의 최상부 표면 상으로 결합될 때 결합이 고온(830℃ 이상)에서 가열함으로써 수행되어야 한다는 것을 또한 개시하고 있다(특허 문서 4, 명세서의 문단 [0007] 참조).
특허 문서 2는 가열을 위한 YAG 레이저 등의 광-조사 수단이 조합하여 채용되지 않을 때 방출 파장에 대해 투과성인 반도체 기판이 300℃ 내지 900℃에서 가열함으로써 적층 구조물 상으로 적절하게 결합된다는 것을 또한 개시하고 있다(특허 문서 2, 명세서의 문단 [0035] 참조).
이러한 고온 조건 하에서, 적층 구조물을 형성하는 데 사용되고 알루미늄(Al)-산화에 취약함-을 함유하는 Ⅲ-Ⅴ족 화합물 반도체(예컨대, 알루미늄 갈륨 인듐 포스파이드 혼합 결정((AlXGa1-X)YIn1-YP) 또는 알루미늄 갈륨 아세나이드(조성식: AlXGaYAs, 0≤X, Y≤1, X+Y=1))가 용이하게 산화된다.
그러므로, 산화물 또는 또 다른 물질로 구성된 고저항 층이 적층 구조물과 그에 결합된 광-투과성 기판(예컨대, GaP 기판) 사이의 접합 영역 내에 형성된다. 이러한 고저항 층은 소자 동작 전류의 유동을 방해할 수 있다.
일부의 적층 구조물에서, 알루미늄 갈륨 인듐 포스파이드 혼합 결정((AlXGa1-X)YIn1-YP)으로 구성된 층이 발광 층 이외에 제공된다. 일반적으로, 혼합 결정 층에 전도성을 부여하기 위해, 아연(Zn) 또는 셀레늄(Se) 등의 용이하게 열 확산되는 불순물 원소가 층에 첨가된다.
광-투과성 기판이 고온에서의 가열을 통해 적층 구조물에 결합될 때, 아연(Zn) 또는 셀레늄(Se) 등의 용이하게 열 확산되는 불순물 원소가 발광 층 또는 또 다른 층 내로 확산된다. 이와 같이, n-형 또는 p-형 발광 층의 캐리어 농도 또 는 LED의 순방향 전압(Vf)이 문제가 있게 변동할 수 있다.
특허 문서 4는 아이오다이드 주석 산화막 및 카드뮴 주석 산화막을 포함하는 투과성 전도성 산화막을 개시하고 있다. 그러나, 이들 산화막은 알루미늄 갈륨 인듐 포스파이드 혼합 결정((AlXGa1-X)YIn1-YP) 등의 Ⅲ-Ⅴ족 화합물 반도체와 신뢰 가능한 옴 접촉을 달성하기 어렵다.
이와 같이, 사파이어(α-Al2O3 단결정), 유리, 티타늄 이산화물(TiO2) 또는 마그네슘 산화물(MgO) 등의 우수한 광 투과도를 갖는 투과성 기판이 전술된 투과성 산화막 중 임의의 산화막의 매개에 의해 적층 구조물에 결합될 때에도, 제조된 LED 내의 적층 구조물의 넓은 영역에 걸친 투과성 기판의 매개에 의한 소자 동작 전류의 확산이 어려우며, 이것은 문제가 있다.
본 발명은 종래의 기술 내에 포함된 전술된 문제점을 해결하기 위해 착상되었다. 이와 같이, 본 발명은 낮은 저항을 갖고 소자 동작 전류가 용이하게 유동하게 하고 외부측으로의 광의 추출의 우수한 효율을 나타내는 pn-접합 화합물 반도체 발광 소자 및 그 제조 방법을 제공한다.
따라서, 본 발명은 다음의 항목에 관한 것이다.
(1) n-형 또는 p-형 알루미늄 갈륨 인듐 포스파이드로 구성된 발광 층을 포함하는 적층 구조물 그리고 적층 구조물을 지지하는 광-투과성 기판을 포함하며, 적층 구조물 및 광-투과성 기판은 함께 결합되는 pn-접합 화합물 반도체 발광 소자에 있어서, 적층 구조물은 n-형 또는 p-형 전도체 층을 포함하며, 전도체 층 및 기판은 함께 결합되며, 전도체 층은 붕소를 함유한 Ⅲ-Ⅴ족 화합물 반도체로 구성되는 것을 특징으로 하는 pn-접합 화합물 반도체 발광 소자.
(2) 위의 (1)에 있어서, 전도체 층은 발광 층보다 큰 실온에서의 밴드갭을 갖는 pn-접합 화합물 반도체 발광 소자.
(3) 위의 (1) 또는 (2)에 있어서, 전도체 층은 불순물 원소가 의도적으로 첨가되지 않은 붕소를 함유한 도핑되지 않은 Ⅲ-Ⅴ족 화합물 반도체로 구성되는 pn-접합 화합물 반도체 발광 소자.
(4) 위의 (1) 내지 (3) 중 어느 하나에 있어서, 전도체 층은 비소 및 붕소를 함유한 Ⅲ-Ⅴ족 화합물 반도체로 구성되는 pn-접합 화합물 반도체 발광 소자.
(5) 위의 (1) 내지 (4) 중 어느 하나 있어서, 전도체 층은 인 및 붕소를 함유한 Ⅲ-Ⅴ족 화합물 반도체로 구성되는 pn-접합 화합물 반도체 발광 소자.
(6) 위의 (5)에 있어서, 전도체 층은 붕소 포스파이드로 구성되는 pn-접합 화합물 반도체 발광 소자.
(7) 위의 (1) 내지 (6) 중 어느 하나에 있어서, 전도체 층은 쌍정을 함유한 붕소-함유 Ⅲ-Ⅴ족 화합물 반도체로 구성되는 pn-접합 화합물 반도체 발광 소자.
(8) 위의 (7)에 있어서, 각각의 쌍정은 붕소-함유 Ⅲ-Ⅴ족 화합물 반도체의 (111) 격자 평면을 쌍정 평면으로서 갖는 pn-접합 화합물 반도체 발광 소자.
(9) 하부 클래딩 층, n-형 또는 p-형 알루미늄 갈륨 인듐 포스파이드로 구성된 발광 층, 상부 클래딩 층 그리고 붕소-함유 Ⅲ-Ⅴ족 화합물 반도체로 구성된 n-형 또는 p-형 전도체 층을 결정 기판 상에 순차적으로 적층함으로써 적층 구조물을 형성하는 단계, 그리고 광-투과성 기판에 전도체 층을 결합시키는 단계를 포함하는 pn-접합 화합물 반도체 발광 소자를 제조하는 방법.
(10) 위의 (9)에 있어서, 결정 기판은 광-투과성 기판으로의 전도체 층의 결합 후 제거되는 pn-접합 화합물 반도체 발광 소자를 제조하는 방법.
(11) 위의 (9) 또는 (10)에 있어서, 전도체 층은 그 두께가 10 ㎚ 내지 25 ㎚에 도달할 때까지 20 ㎚/분 내지 30 ㎚/분의 성장 속도로의 결정 성장을 통해 그리고 그 다음에 원하는 두께를 갖게 될 때까지 20 ㎚/분 미만의 성장 속도로의 결정 성장을 통해 형성되는 pn-접합 화합물 반도체 발광 소자를 제조하는 방법.
본 발명의 pn-접합 화합물 반도체 발광 소자에 따르면, 전도체 층은 붕소-함유 Ⅲ-Ⅴ족 화합물 반도체로 구성된다. 이와 같이, pn-접합 화합물 반도체 발광 소자에서, 전도체 층 및 광-투과성 기판은 높은 부착력으로 서로 결합된다. 전도체 층 상에, 옴 전극이 신뢰 가능하게 형성될 수 있다.
그러므로, 본 발명은 낮은 저항을 갖고 소자 동작 전류가 용이하게 유동하게 하고 외부측으로의 광의 추출의 우수한 효율을 나타내는 pn-접합 화합물 반도체 발광 소자를 제공한다.
전도체 층은 발광 층보다 큰 실온에서의 밴드갭을 가지므로, 발광 층으로부터 방출된 광은 낮은 투과 손실로써 광-투과성 기판으로 투과되게 될 수 있으며, 그에 의해 높은 방출 세기가 달성될 수 있다.
전도체 층은 불순물 원소가 의도적으로 첨가되지 않은 붕소를 함유한 도핑되지 않은 Ⅲ-Ⅴ족 화합물 반도체로 구성되므로, 첨가된 불순물 원소가 발광 층 또는 다른 층 내로 확산되고 그에 의해 pn-접합 화합물 반도체 발광 소자의 순방향 전압 또는 다른 성질을 변동시키는 현상은 일어나지 않으며, 낮은 순반향 전류가 달성될 수 있다.
전도체 층은 비소 및 붕소를 함유한 Ⅲ-Ⅴ족 화합물 반도체로 구성되므로, 우수한 옴 접촉 특성을 나타내는 전극이 전도체 층 상에 형성될 수 있으며, 그에 의해 낮은 순방향 전류가 달성될 수 있다.
전도체 층은 인 및 붕소를 함유한 Ⅲ-Ⅴ족 화합물 반도체 또는 비소 및 붕소(붕소 아세나이드 포스파이드)를 함유한 Ⅲ-Ⅴ족 화합물 반도체로 구성되므로, 넓은 밴드갭이 얻어지며 발광 층으로부터 방출된 광은 낮은 투과 손실로써 광-투과성 기판으로 투과되게 될 수 있으며, 그에 의해 더 높은 방출 세기가 달성될 수 있다.
전도체 층은 쌍정을 함유한 붕소-함유 Ⅲ-Ⅴ족 화합물 반도체로 구성되므로, 전도체 층과 기부 층 사이의 격자 부정합이 완화되고, 그에 의해 높은 결정도를 갖는 전도체 층을 가져온다. 이와 같이, 낮은 저항을 갖고 외부측으로의 광의 추출의 우수한 효율을 나타내는 pn-접합 화합물 반도체 발광 소자가 제조될 수 있다.
pn-접합 화합물 반도체 발광 소자를 제조하는 방법에 따르면, 붕소-함유 Ⅲ-Ⅴ족 화합물 반도체로 구성된 n-형 또는 p-형 전도체 층이 적층 구조물 및 광-투과성 기판을 결합시키는 결합 층을 제공하도록 형성된다. 이와 같이, 전도체 층 및 광-투과성 기판은 가열을 위한 YAG 레이저 등의 광-조사 수단을 조합하여 사용하지 않고도 강한 부착력으로 저온에서 서로 결합될 수 있다.
이 방법에 따르면, 산화물 또는 또 다른 물질로 구성된 고저항 층의 형성 그리고 적층 구조물의 구성 요소 층에 첨가된 불순물 원소의 열 확산이 방지될 수 있으며, 이러한 현상은 종래로부터 갈륨 포스파이드 또는 유사한 물질로 구성된 전도체 층 그리고 광-투과성 층이 고온에서 결합되는 경우에 일어난다. 전도체 층 상에, 옴 전극이 신뢰 가능하게 형성될 수 있다.
이 방법에 따르면, 낮은 저항을 갖고 소자 동작 전류가 용이하게 유동하게 하고 외부측으로의 광의 추출의 우수한 효율을 나타내는 pn-접합 화합물 반도체 발광 소자가 제조될 수 있다.
결정 기판은 광-투과성 기판으로의 전도체 층의 결합 후 제거되므로, 결정 기판에 의한 광 흡수가 피해질 수 있으며, 외부측으로의 광의 추출의 우수한 효율을 나타내는 pn-접합 화합물 반도체 발광 소자가 제조될 수 있다.
이 방법에 따르면, 전도체 층은 그 두께가 10 ㎚ 내지 25 ㎚에 도달할 때까지 20 ㎚/분 내지 30 ㎚/분의 성장 속도로의 결정 성장을 통해 그리고 그 다음에 원하는 두께를 갖게 될 때까지 20 ㎚/분 미만의 성장 속도로의 결정 성장을 통해 형성된다. 그러므로, 쌍정이 전도체 층 내로 합체되며, 그에 의해 높은 결정도를 갖는 전도체 층이 형성될 수 있다.
결정 성장은 전도체 층이 원하는 두께를 갖게 될 때까지 20 ㎚/분 미만의 성장 속도로 계속되므로, 높은 표면 평탄도를 갖는 전도체 층이 형성될 수 있으며, 그에 의해 전도체 층 및 광-투과성 기판은 높은 부착력으로 서로 결합될 수 있다.
도1은 예 1의 전형적인 적층 구조물의 개략 단면도를 도시하고 있다.
도2는 예 1의 pn-접합 화합물 반도체 발광 소자의 전형적인 구조의 개략 단면도를 도시하고 있다.
도3은 예 1의 pn-접합 화합물 반도체 발광 소자의 전형적인 구조의 개략 평면도를 도시하고 있다.
도4는 예 1의 LED 칩을 포함하는 전형적인 발광 소자의 개략 단면도를 도시하고 있다.
도5는 예 2의 LED 칩을 포함하는 전형적인 램프의 개략 단면도를 도시하고 있다.
pn-접합 화합물 반도체 발광 소자가 기술될 것이다.
본 발명의 pn-접합 화합물 반도체 발광 소자는 n-형 또는 p-형 알루미늄 갈륨 인듐 포스파이드(조성식: (AlXGa1-X)0.5In0.5P, 0≤X≤1)로 구성된 발광 층을 포함하는 적층 구조물 그리고 적층 구조물을 지지하는 광-투과성 기판을 포함한다. 적층 구조물은 붕소-함유 Ⅲ-Ⅴ족 화합물 반도체로 구성되고 광-투과성 기판에 대한 결합 층으로서 역할하는 n-전도형 또는 p-전도형 전도체 층을 포함한다. 광-투과성 기판은 전도체 층에 결합된다.
적층 구조물은 pn-접합 이중-이종(DH: double-hetero) 접합 구조를 갖는다. 전형적인 적층 구조물은 순차적으로 적층되는 하부 클래딩 층(예컨대, p-형 아연(Zn)-도핑된 (Al0.7Ga0.3)0.5In0.5P), 발광 층(예컨대, p-형 도핑되지 않은 (Al0.4Ga0.6)0.5In0.5P) 및 상부 클래딩 층(예컨대, n-형 셀레늄(Se)-도핑된 (Al0.7Ga0.3)0.5In0.5P)을 포함한다.
적층 구조물의 전도체 층 상에, 제1 극성의 옴 전극이 제공되며, 반면에 반대 극성의 옴 전극이 발광 층에 대해 전도체 층에 대향한 측면 상의 또 다른 구성 요소 층(예컨대, 버퍼 층 또는 클래딩 층) 상에 제공된다.
전술된 구성을 통해, 발광 층은 옴 전극들 사이에서의 순방향 소자 동작 전류의 통과 시 광을 방출시킨다.
적층 구조물이 순차적으로 적층되는 n-형 (AlXGa1-X)YInYP로 구성된 하부 클래딩 층, p-형 (AlXGa1-X)YInYP로 구성된 상부 클래딩 층 그리고 p-형 붕소 포스파이드로 구성된 전도체 층을 포함할 때, p-형 옴 전극(양극)이 전도체 층 상에 제공되며, n-형 옴 전극(음극)이 하부 클래딩 층 상에 제공되며, 그에 의해 pn-접합 화합물 반도체 발광 소자가 제조된다.
본 발명의 요지를 형성하는 전도체 층 및 광-투과성 기판이 다음에 상세하게 기술될 것이다.
전도체 층은 붕소-함유 Ⅲ-Ⅴ족 화합물 반도체로 구성된다.
여기에서 사용된 바와 같이, 용어 "붕소-함유 Ⅲ-Ⅴ족 화합물 반도체"는 성 분 원소 붕소(B)를 함유한 Ⅲ-Ⅴ족 화합물 반도체를 말한다. 예는 조성식: BαAlβGaγIn1-α-β-γP1-δAsδ(0<α≤1, 0≤β<1, 0≤γ<1, 0<α+β+γ≤1, 0≤δ<1)에 의해 표현된 화합물; 그리고 조성식: BαAlβGaγIn1-α-β-γP1-δNδ(0<α≤1, 0≤β<1, 0≤γ<1, 0<α+β+γ≤1, 0≤δ<1)에 의해 표현된 화합물을 포함한다.
붕소-함유 Ⅲ-Ⅴ족 화합물 반도체 혼합 결정이 광범위한 원소를 함유할 때, 일정 성분비를 갖는 혼합 결정 층이 형성되기 더 어렵다(아이와오 데라모또, "반도체 소자 입문," 3월 30일 (1995) 바이후칸, 제1판, 제24면 참조). 이와 같이, 위의 식에 의해 표현된 붕소-함유 Ⅲ-Ⅴ족 화합물 반도체는 바람직하게는 일정 성분비를 갖는 바람직한 혼합 결정 층을 형성하도록 3개 이하의 성분 원소를 함유한다.
특히 바람직하게는, 전도체 층은 산화에 취약한 어떠한 원소(예컨대, 알루미늄(Al))도 함유하지 않고 성분 원소로서 붕소 및 인(P) 또는 비소(As)를 함유하는 Ⅲ-Ⅴ족 화합물 반도체 층이다. 산화에 취약한 어떠한 원소(예컨대, 알루미늄(Al))도 함유하지 않은 전도체 층은 상당히 내산화성이므로, 발광 소자의 제조 동안에 전도체 층의 가열을 통해 형성되는 산화물 또는 또 다른 물질로 구성된 고저항 층이 방지된다. 이와 같이, 고저항 층의 형성에 의해 유발된 전도도의 저하가 방지될 수 있다.
산화에 취약한 어떠한 성분 원소(예컨대, 알루미늄(Al))도 함유하지 않고 성분 원소로서 붕소 및 인을 함유하는 Ⅲ-Ⅴ족 화합물 반도체(이하, 붕소-포스파이드계 반도체)의 예는 붕소 모노포스파이드(BP), 조성식: BαGaγP(0<α≤1, 0≤γ<1)에 의해 표현된 붕소 갈륨 포스파이드, 조성식: BαIn1-αP(0<α≤1)에 의해 표현된 붕소 인듐 포스파이드 그리고 복수개의 Ⅴ족 원소를 함유한 혼합 결정인 조성식: BP1-δNδ(0≤δ<1)에 의해 표현된 붕소 나이트라이드 포스파이드를 포함한다.
인을 함유한 붕소-포스파이드계 반도체가 우수한 내열성을 나타내므로, 그로부터 형성된 전도체 층이 향상된 내산화성을 나타낸다.
산화에 취약한 어떠한 성분 원소(예컨대, 알루미늄(Al))도 함유하지 않고 성분 원소로서 붕소 및 비소를 함유하는 Ⅲ-Ⅴ족 화합물 반도체(이하, 붕소-아세나이드계 반도체)의 예는 조성식: BP1-δAsδ(0≤δ<1)에 의해 표현된 붕소 아세나이드 포스파이드를 포함한다.
이러한 붕소-아세나이드계 반도체로 구성된 전도체 층이 붕소 그리고 단 하나의 Ⅴ족 원소로서 역할하는 인(P)을 함유한 Ⅲ-Ⅴ족 화합물 반도체로 구성된 전도체 층에 비해 낮은 저항을 나타낸다. 붕소-아세나이드계 반도체의 채용을 통해, 순방향 전압이 저하될 수 있다.
어떠한 특정한 제한도 전도체 층의 붕소 원자 농도(함량)에 부과되지 않으며, 농도는 pn-접합 화합물 반도체 발광 소자의 용도, 방출 파장 또는 다른 인자에 따라 적절하게 변동될 수 있다. 전도체 층은 성분 원소로서 대량의 붕소를 함유하지 않은 층(예컨대, 붕소-도핑된 Ⅲ-Ⅴ족 화합물 반도체)일 수 있다.
붕소 원자 농도가 1×1019 ㎝-3 미만일 때, 충분한 내산화성을 나타내는 전도 체 층이 신뢰 가능하게 형성되기 어렵다. 이와 같이, pn-접합 화합물 반도체 발광 소자를 제조하는 후술되는 단계에서, 전도체 층 및 광-투과성 기판의 결합이 바람직하게는 수소(H2), 질소(N2) 또는 아르곤(Ar) 등의 무-산소 불활성 가스 분위기 내에서 수행된다.
전도체 층의 전도 형태는 바람직하게는 전도체 층과 접촉하는 적층 구조물의 구성 요소 층(즉, 전도체 층이 형성되는 기부 층)과 일치하게 된다.
전도체 층은 바람직하게는 낮은 저항을 갖는다. 구체적으로, 전도체 층은 바람직하게는 1×1019 ㎝-3 이상의 실온에서의 캐리어 농도 그리고 5×10-2 Ω·㎝ 이하의 실온에서의 비저항을 갖는다. 전도체 층의 두께는 바람직하게는 50 ㎚ 내지 5,000 ㎚로 조정된다.
이러한 두께를 갖는 이러한 저저항 전도체 층은 전류 확산 층으로서 또는 유사한 층으로서 발광 층으로부터 방출된 광이 외부측으로 투과되는 윈도 층으로서 역할하도록 적층 구조물 내에 미리 제공될 수 있다.
전도체 층은 바람직하게는 발광 층보다 넓은 실온에서의 밴드갭을 갖는다. 밴드갭 특성으로 인해, 전도체 층은 발광 층으로부터 방출된 실질적으로 어떠한 광도 흡수하지 않고 투과성 기판으로 광을 투과시키며, 그에 의해 우수한 광 추출 효율이 달성될 수 있다. 이와 같이, 높은-세기의 광을 방출시키는 발광 소자가 제조될 수 있다.
붕소 함유 Ⅲ-Ⅴ족 화합물 반도체(전도체 층)의 밴드갭은 흡광 도(absorbance)의 광자 에너지(=h·ν) 의존성을 기초로 하여 또는 굴절률(refractive index)(n) 및 흡광 계수(extinction coefficient)(k)의 곱(=2·n·k)의 광자 에너지 의존성을 기초로 하여 결정될 수 있다.
전도체 층이 붕소-포스파이드계 반도체 또는 붕소 아세나이드 포스파이드(붕소-아세나이드계 반도체 중 하나)로 구성될 때, 넓은 밴드갭이 달성될 수 있다.
특히 바람직하게는, 전도체 층은 2.8 eV 내지 5.0 eV의 실온에서의 넓은 밴드갭을 달성하는 붕소 모노포스파이드로 구성된다. 예컨대, 2.8 eV 이상의 실온에서의 밴드갭을 갖는 붕소 모노포스파이드 전도체 층이 2 ㎚/분 내지 30 ㎚/분의 형성 속도로 MOCVD를 통해 형성될 수 있다.
전도체 층이 5.0 eV를 초과한 실온에서의 밴드갭을 가질 때, 전도체 층과 발광 층 또는 클래딩 층 사이의 에너지 간격은 과도하게 증가하며, 이것은 pn-접합 화합물 반도체 발광 소자의 순방향 전압 또는 문턱 전압을 저하시키는 데 선호되지 않는다.
예컨대, 적색-광-방출 pn-접합 화합물 반도체 발광 소자의 발광 층이 조성식: (AlXGa1-X)YIn1-YP에 의해 표현되는 알루미늄 갈륨 인듐 포스파이드로 구성되고 2.0 eV의 실온에서의 밴드갭을 가질 때, 붕소 아세나이드 포스파이드(BP1-δAsδ: 0≤δX<1)로 구성되고 2.3 eV의 실온에서의 밴드갭을 갖는 전도체 층이 채용될 수 있다.
전도체 층이 붕소-포스파이드계 반도체 또는 붕소-아세나이드계 반도체로 구 성될 때, 전도체 층을 형성하는 반도체는 바람직하게는 어떠한 불순물 원소도 의도적으로 추가되지 않은 반도체(즉, 도핑되지 않은 반도체)이다.
조성식: AlXGaYAs(0≤X, Y≤1, X+Y=1)에 의해 표현된 알루미늄 아세나이드 그리고 조성식: AlXGaYInZP(0≤X, Y, Z≤1, X+Y+Z=1)에 의해 표현된 알루미늄 갈륨 인듐 포스파이드 등의 종래의 반도체 재료에 비해, 붕소-포스파이드계 반도체 또는 붕소-아세나이드계 반도체가 더 작은 이온 결합 성질을 나타낸다. 그러므로, 반도체가 도핑되지 않더라도, 낮은 저항 및 넓은 밴드갭이 달성될 수 있다.
예컨대, 붕소 모노포스파이드(BP)-일종의 붕소-포스파이드계 반도체-가 채용될 때, 1019 ㎝-3 내지 1020 ㎝-3 정도의 캐리어 농도를 갖는 전도체 층이 도핑되지 않은 상태에서 용이하게 형성될 수 있다.
종래로부터, 일부의 경우에, 불순물 원소가 의도적으로 첨가된 도핑된 전도체 층(예컨대, 아연(Zn)-도핑된 GaP)이 제공된다. 이러한 전도체 층을 갖는 발광 소자에서, 전도체 층으로부터 확산된 불순물 원소(Zn)는 발광 층의 캐리어 농도 및 전도 형태를 변동시킬 수 있다. 이러한 경우에, 원하는 전압으로부터 벗어난 순방향 전압(Vf)이 가해질 수 있거나, 원하는 파장으로부터 벗어난 파장의 광이 방출될 수 있다.
대조적으로, 도핑되지 않은 붕소-포스파이드계 반도체 또는 붕소-아세나이드계 반도체로 구성된 전도체 층이 제공될 때, 전도체 층으로부터 전도체 층과 접촉하는 적층 구조물의 구성 요소 층 내로 또는 발광 층 내로 확산되는 불순물 원소의 양은 감소될 수 있으며, 그에 의해 외부 불순물 원소의 확산에 의해 유발되는 발광 층의 특성의 악화가 방지될 수 있다. 추가로, 발광 층에 걸친 소자 동작 전류의 확산이 낮은 저항으로 인해 용이해질 수 있다.
그러므로, 도핑되지 않은 상태에서도 낮은 저항 및 넓은 밴드갭을 갖는 이러한 붕소-함유 Ⅲ-Ⅴ족 화합물 반도체 층은 외부 불순물 원소의 확산에 의해 유발되는 (AlXGa1-X)YIn1-YP 발광 층의 특성을 악화시키지 않는 클래딩 층 또는 발광 층에 걸쳐 소자 동작 전류를 확산시키는 전류 확산 층으로서 적절하게 채용될 수 있다. 나아가, 넓은 밴드갭을 갖는 붕소-함유 Ⅲ-Ⅴ족 화합물 반도체 층은 발광 층으로부터 방출된 광이 기판을 통해 외부측으로 투과되는 광-투과 층으로서 또한 역할할 수 있다.
이러한 이유 때문에, 적층 구조물은 클래딩 층 또는 전류 확산 층으로서 역할하는, 도핑되지 않은 상태에서도 낮은 저항 및 넓은 밴드갭을 갖는, 전술된 붕소-함유 Ⅲ-Ⅴ족 화합물 반도체 층 또는 광-투과 층으로서 역할하는 넓은 밴드갭을 갖는 붕소-함유 Ⅲ-Ⅴ족 화합물 반도체 층을 포함할 수 있다.
전도체 층은 바람직하게는 쌍정(twin)을 함유한다.
쌍정이 전도체 층과 접촉하는 적층 구조물의 구성 요소 층(즉, 전도체 층이 형성되는 기부 층)과 전도체 층 사이의 접합 계면의 부근의 영역 내에 형성될 때, 전도체 층과 기부 층 사이의 격자 부정합이 완화되며, 그에 의해 소수의 미스핏(misfit) 전위를 갖는 붕소-함유 Ⅲ-Ⅴ족 화합물 반도체로 구성된 전도체 층이 형성될 수 있다.
특히, 각각의 쌍정은 더 바람직하게는 붕소를 함유한 Ⅲ-Ⅴ족 화합물 반도체의 (111) 결정 평면을 쌍정 평면으로서 갖는다. 이러한 경우에, 전도체 층과 기부 층 사이의 격자 부정합이 추가로 완화된다.
다음에, 적층 구조물을 지지하는 광-투과성 기판이 상세하게 기술될 것이다.
광-투과성 기판은 방출 파장에 대해 투과성인 재료로 구성된다. 광-투과성 기판은 바람직하게는 전도체 층의 전도 형태 및 재료가 선택되는 것과 무관하게 유리 재료로 형성된다.
유리 재료의 예는 실리카 유리(시로 요시자와 등, 공업 화학 기초 강의 5 "무기 공업 화학," 아사꾸라-쇼뗀, 2월 25일 (1973), 제6판, 제169면 참조); 소다-라임 유리 등의 실리케이트 유리(위의 "무기 공업 화학," 제205면 내지 제206면 참조); 실리카가 붕소 산화물에 의해 부분적으로 치환되는 보로실리케이트 유리(위의 "무기 공업 화학," 제207면 참조); 그리고 다른 비정질 유리 재료를 포함한다. 특정 예는 96% 실리카 유리를 포함한다.
특히, 광-투과성 기판은 바람직하게는 보로실리케이트 유리(위의 "무기 공업 화학," 제208면 참조) 또는 유리-세라믹 등의 작은 열 팽창 계수를 갖는 유리 재료로 구성된다. 이러한 기판의 사용에 의해, 광-투과성 기판과 그에 결합된 적층 구조물 사이의 열 응력이 완화될 수 있다. 이와 같이, 발광 소자가 예컨대 (AlXGa1-X)0.5In0.5P로 구성된 발광 층을 포함할 때에도, 열 응력에 의해 유발되는 적층된 층 의 크래킹이 방지될 수 있고, 그에 의해 우수한 열 안정성을 달성한다.
광-투과성 기판은 바람직하게는 붕소-함유 Ⅲ-Ⅴ족 화합물 반도체보다 작은 굴절률을 갖는다. 구체적으로, 광-투과성 기판은 바람직하게는 1.3 이상 그리고 2.0 미만, 더 바람직하게는 1.5 내지 1.8의 굴절률을 갖는다.
조성식: (AlXGa1-X)YIn1-YP에 의해 표현된 발광 층으로부터 방출될 수 있는, 나트륨(Na) d-레이(587 ㎚)에 대해 1.5 내지 1.8의 굴절률을 갖는 광-투과성 기판을 형성하는 광학 유리 재료의 예는 크라운(K), 보로실리케이트 크라운(BK), 바륨 크라운(BaK), 플린트(F), 바륨 플린트(BaF), 란탄 크라운(LaK), 란탄 플린트(LaF)를 포함한다(위의 "무기 공업 화학," 제214면 참조).
유리 재료 이외에, 광-투과성 기판은 조성식: (AlXGa1-X)YIn1-YP에 의해 표현된 발광 층으로부터 방출된 광에 대해 투과성이고 발광 층으로부터 방출된 광이 흡수 없이 투과되게 하는 재료로 형성될 수 있다.
광-투과성 기판을 형성하는 비-유리 재료의 예는 아연 산화물(ZnO), 아연 설파이드(ZnS) 및 아연 셀레나이드(ZnSe) 등의 Ⅱ-Ⅵ족 화합물 반도체; 등축정 3C-형, 6방정 4H-형, 6방정 6H-형 또는 15R-형의 실리콘 카바이드(SiC); 사파이어(α-Al2O3 단결정); 갈륨 나이트라이드(GaN); 및 알루미늄 나이트라이드(AlN)를 포함한다.
광-투과성 기판이 GaN 또는 ZnSe 등의 전도성 물질을 함유할 때, 광-투과성 기판의 전도 형태는 바람직하게는 전도체 층과 일치한다.
[pn-접합 화합물 반도체 발광 소자를 제조하는 방법]
우선, 적층 구조물이 하부 클래딩 층, n-형 또는 p-형 알루미늄 갈륨 인듐 포스파이드로 구성된 발광 층, 상부 클래딩 층, 붕소-함유 Ⅲ-Ⅴ족 화합물 반도체로 구성된 n-형 또는 p-형 전도체 층을 결정 기판 상에 순차적으로 적층함으로써 형성된다.
결정 기판의 예는 실리콘(Si) 결정, 사파이어(α-Al2O3 단결정), 6방정 또는 등축정 실리콘 카바이드(SiC), 갈륨 나이트라이드(GaN), 갈륨 아세나이드(GaAs) 그리고 Ⅲ-Ⅴ족 화합물 반도체 층으로 구성된 기부 층을 그 상에 갖는 결정 기판을 포함한다.
하부 클래딩 층, 발광 층 및 상부 클래딩 층은 MOCVD(유기-금속 화학 기상 증착, metal-organic chemical vapor deposition) 등의 종래의 기상 성장 수단을 통해 형성될 수 있다. 물론, 갈륨 아세나이드(GaAs) 등의 Ⅲ-Ⅴ족 반도체로 구성된 버퍼 층이 결정 기판 상에 형성될 수 있으며, 그 다음에 이들 구성 요소 층을 형성한다.
붕소-함유 Ⅲ-Ⅴ족 화합물 반도체로 구성된 전도체 층은 할로겐 방법, 혼성 방법 또는 MOCVD 등의 기상 성장 수단, 또는 분자-빔 에피택시(molecular-beam epitaxi)를 통해 상부 클래딩 층 상에 형성된다(고체 화학 학회지, 133(1997), 제269면 내지 제272면 참조).
예컨대, p-형 또는 n-형 붕소 모노포스파이드(BP)로 구성된 전도체 층이 공 급원으로서 트리에틸보란(분자식: (C2H5)3B) 및 포스핀(분자식: PH3)의 사용에 의해 대기압(대기압 근처) 또는 감압 MOCVD를 통해 형성될 수 있다.
p-형 붕소 모노포스파이드(BP)로 구성된 전도체 층의 형성 동안에, 형성 온도는 바람직하게는 1,000℃ 내지 1,200℃이며, 공급원 공급비(Ⅴ/Ⅲ 비율; 예컨대, PH3/(C2H5)3B)는 바람직하게는 10 내지 50이다.
n-형 붕소 모노포스파이드(BP)로 구성된 전도체 층의 형성 동안에, 형성 온도는 바람직하게는 700℃ 내지 1,000℃이며, Ⅴ/Ⅲ 비율은 바람직하게는 200 이상, 더 바람직하게는 400 이상이다.
형성 온도 및 Ⅴ/Ⅲ 비율에 추가하여 형성 속도의 정확한 제어를 통해, 실온에서 넓은 밴드갭을 나타내는 붕소-포스파이드계 반도체로 구성된 전도체 층이 형성될 수 있다.
특히, MOCVD 동안의 형성 속도가 2 ㎚/분 내지 30 ㎚/분으로 제어될 때, 붕소 모노포스파이드로 구성되고 2.8 eV 이상의 실온에서의 밴드갭을 나타내는 전도체 층이 제조될 수 있다.
후술되는 바와 같이, 높은 결정도의 전도체 층이 그 형성의 초기 단계에서 증가된 성장 속도의 채용을 통해 형성될 수 있다.
전도체 층을 형성하는 하나의 전형적인 붕소-함유 Ⅲ-Ⅴ족 화합물 반도체가 붕소 포스파이드이다. 섬아연석-결정형(sphalerite-crystal-type) 붕소 포스파이드는 0.454 ㎚의 격자 상수를 가지며, 섬아연석-결정형 붕소 아세나이드(BAs)는 0.477 ㎚의 격자 상수를 갖는다. 이와 같이, 이들 격자 상수는 발광 층 또는 클래딩 층으로서 역할하는 (AlXGa1-X)YIn1-YP의 격자 상수와 맞지 않는다.
예컨대, 갈륨 포스파이드(GaP)는 0.545 ㎚의 격자 상수를 가지며, (AlXGa1-X)YIn1-YP와 붕소 포스파이드 사이의 격자 부정합은 갈륨 포스파이드(GaP)를 기초로 하여 약 16.7%이다.
붕소-함유 Ⅲ-Ⅴ족 화합물 반도체(예컨대, 붕소 포스파이드)로 구성된 전도체 층이 이러한 높은 부정합 정도를 갖는 클래딩 층 상에 증착되는 경우에, 높은 결정도의 바람직한 전도체 층이 성장의 초기 단계에서 성장 속도를 증가시킴으로써 제조될 수 있다.
예컨대, 도핑되지 않은 붕소 포스파이드로 구성된 전도체 층이 700℃ 내지 950℃에서 도핑되지 않은 (Al0.5Ga0.5)0.5In0.5P로 구성된 클래딩 층 등의 층 상에 형성될 때, 성장의 초기 단계에서의 성장 속도는 바람직하게는 20 ㎚/분 내지 30 ㎚/분이다.
여기에서 사용된 바와 같이, 성장 속도는 층 두께를 얻는 데 요구된 시간에 의해 성장된 전도체 층의 층 두께를 나눔으로써 유도된 수치이다.
전술된 증가된 성장 속도는 층 두께가 10 ㎚ 내지 25 ㎚에 도달할 때까지 배타적으로 채용된다. 후속적으로, 결정 성장은 원하는 두께가 얻어질 때까지 20 ㎚/분 미만의 감소된 성장 속도로 계속되고, 그에 의해 전도체 층을 형성한다.
전도체 층이 원하는 두께가 얻어질 때까지 30 ㎚/분을 초과한 성장 속도로 성장될 때, 형성된 전도체 층은 낮은 평탄도를 갖는 불규칙해진 표면을 갖는다. 후술되는 광-투과성 기판에 대한 충분한 부착력이 달성되지 못하므로, 이러한 표면은 선호되지 않는다.
전도체 층을 형성하는 붕소-함유 Ⅲ-Ⅴ 화합물 반도체가 전술된 높은 성장 속도로 예컨대 AlXGaYAs(0≤X, Y≤1, X+Y=1)로 구성된 예컨대 클래딩 층 상에 성장되면, 쌍정이 (클래딩 층(또는 유사한 층)과 전도체 층 사이의 접합 계면의 부근의 영역 내의) 결합 층 내에 형성될 수 있다.
(클래딩 층(또는 유사한 층)과 전도체 층 사이의 접합 계면의 부근의 영역 내의) 전도체 층 내에 형성된 쌍정은 클래딩 층(또는 유사한 층)과 전도체 층 사이의 격자 부정합을 완화시킬 수 있으며, 그에 의해 소수의 미스핏 전위를 함유한 전도체 층이 형성될 수 있다.
특히, 붕소-함유 Ⅲ-Ⅴ족 화합물 반도체의 (111) 격자 평면을 쌍정 평면으로서 각각 갖는 쌍정의 형성을 통해, 격자 부정합이 추가로 완화된다.
특히, 초기 성장 단계에서의 전술된 성장 속도가 20 ㎚/분 내지 30 ㎚/분으로 제어될 때, 쌍정 평면으로서 (111) 격자 평면을 각각 갖는 쌍정이 발생될 수 있다.
전술된 바와 같이, 광-투과성 기판에 대한 결합 층으로서 역할하는 전도체 층을 갖는 적층 구조물이 형성될 수 있다.
다음에, 적층 구조물의 전도체 층은 다음의 절차를 통해 광-투과성 기판에 결합된다.
광-투과성 기판의 예는 아연 산화물(ZnO), 아연 설파이드(ZnS) 및 아연 셀레나이드(ZnSe) 등의 Ⅱ-Ⅵ족 화합물 반도체; 등축정 3C-형, 6방정 4H-형, 6방정 6H-형 또는 15R-형의 실리콘 카바이드(SiC); 사파이어(α-Al2O3 단결정); 갈륨 나이트라이드(GaN); 및 알루미늄 나이트라이드(AlN)를 포함한다. 이러한 단결정으로 구성된 기판이 채용될 때, 전도체 층 및 광-투과성 기판은 그 사이에서의 결정 격자 간격의 부정합이 바람직하게는 가능하면 작게 감소되도록 서로 결합된다. 결합 특징으로 인해, 결합 층 및 광-투과성 기판의 결합 동안에 발광 층에 가해지는 응력이 감소될 수 있다.
예컨대, 붕소 모노포스파이드의 (110) 격자 평면(격자 상수=0.454 ㎚)의 평면간 간격은 0.320 ㎚이며, 반면에 섬유아연석형(wurtzite-type) 결정 갈륨 나이트라이드는 0.319 ㎚의 a-축 격자 상수를 갖는다. 이와 같이, 붕소 모노포스파이드로 구성된 전도체 층이 갈륨 나이트라이드 (0001) 결정 평면으로 구성된 광-투과성 기판에 결합될 때, 전도체 층 및 기판은 예컨대 450℃에서 가열되며, 이 때 결합 층을 형성하는 붕소 모노포스파이드의 (110) 격자 평면 그리고 광-투과성 기판을 형성하는 GaN의 a-축이 동일한 방향으로 배열되도록 설정한다.
유리 재료로 구성된 광-투과성 기판이 사용될 때, 전도체 층 및 광 투과성 기판은 양극 결합 수단을 통해 서로 결합될 수 있다.
전도체 층 및 광-투과성 기판이 양극 결합 수단을 통해 서로 결합될 때, 광- 투과성 기판으로서 역할하는 유리 판에 가해지는 음(-) 전압은 바람직하게는 100 V 내지 1,200 V이다. 가해지는 전압이 증가함에 따라, 결합이 더 용이하게 수행될 수 있다. 그러나, 결합된 제품의 수율이 감소한다. 그러므로, 가해지는 전압은 바람직하게는 200 V 내지 700 V, 더 바람직하게는 300 V 내지 500 V이다.
양극 결합 수단을 통해 결합될 때, 전도체 층 및 광-투과성 기판은 바람직하게는 층 및 기판을 가열하면서 서로 결합된다. 가열이 결합을 용이하게 한다.
가열 온도는 바람직하게는 200℃ 내지 700℃이다. 결합 동안의 가열 온도가 더 높을 때, 전도체 층 및 광-투과성 기판에 가해지는 전압은 저하될 것이 요구된다.
전도체 층 및 광-투과성 기판이 양극 결합 수단을 통해 결합되는 경우에, 광-투과성 기판은 바람직하게는 알칼리 성분을 함유한 유리 재료로 구성된다. 이러한 유리 재료의 예는 소다-라임 유리 등의 보로실리케이트 유리를 포함한다.
이들 중에서, 성분으로서 붕소를 함유하는 보로실리케이트 유리가 성분 원소로서 붕소를 또한 함유한 Ⅲ-Ⅴ족 화합물 반도체 층에 대해 우수한 부착력을 제공한다. 유리 재료로 구성된 기판은 0.1 ㎜ 내지 1.0 ㎜의 두께를 갖는다.
대체예에서, 전도체 층 및 광-투과성 기판은 전도성 산화물 분말을 함유한 전도성 액체(페이스트 또는 겔)의 사용에 의해 서로 결합될 수 있다.
하나의 특정 모드에서, 전도체 층 및 광-투과성 기판은 졸-겔 수단을 통해 이리듐 주석 복합 산화물을 함유한 전도성 겔의 사용에 의해 서로 결합된다.
화합물 반도체 소자가 발광 층으로부터 방출된 광이 충분히 투과되게 하는 넓은 밴드갭을 갖는 전도체 층을 가질 때, 발광 층으로부터 방출된 광을 반사시키는 금속 재료 코팅 필름이 전도체 층 또는 광-투과성 기판의 결합 표면 상에 형성될 수 있으며, 전도체 층 및 광-투과성 기판은 전도성 페이스트의 사용에 의해 결합될 수 있다.
예컨대, 백금(Pt), 이리듐(Ir) 및 로듐(Rh)("더피 무기 화학," 히로까와-쇼뗀, 4월 15일 (1971), 제5판, 제249면 참조), 은(Ag), 크롬(Cr) 등을 포함하는 백금족에 속하는 6개의 금속 중 임의의 금속 등의 금속 재료의 코팅 필름이 전도체 층 상에 형성된다. 전도체 층의 금속-필름-코팅된 표면은 광-투과성 기판(예컨대, 유리 기판)에 대향하도록 배치되고 전도성 페이스트로써 광-투과성 기판에 결합된다. 전도체 층 또는 광-투과성 기판의 결합 표면 상으로의 광-반사 금속 필름의 형성을 통해, 높은-세기의 광을 방출시키는 플립-장착된 pn-접합 화합물 반도체 발광 소자가 제조될 수 있다.
전도체 층 상에, 제1 극성의 옴 전극이 형성되며, 반면에 반대 극성의 옴 전극이 발광 층에 대해 전도체 층에 대향한 측면 상의 적층 구조물의 또 다른 구성 요소 층(예컨대, 버퍼 층 또는 클래딩 층) 상에 제공된다. 옴 전극은 스퍼터링 또는 기상 증착 등의 임의의 공지된 방법을 통해 형성될 수 있다.
예컨대, 적층 구조물이 순차적으로 적층되는 n-형 (AlXGa1-X)YIn1-YP로 구성된 하부 클래딩 층, 발광 층, p-형 (AlXGa1-X)YIn1-YP로 구성된 상부 클래딩 층 그리고 p-형 붕소 포스파이드로 구성된 전도체 층을 포함할 때, p-형 옴 전극(양극)이 전 도체 층 상에 제공되며, n-형 옴 전극(음극)이 발광 층에 대해 전도체 층에 대향한 측면 상의 또 다른 구성 요소 층 상에 즉 하부 클래딩 층 상에 제공된다.
예컨대 붕소-포스파이드계 반도체 또는 붕소-아세나이드계 반도체로 구성된 n-형 전도체 층 상에, n-형 옴 전극이 금(Au)-게르마늄(Ge) 등의 금(Au) 합금으로부터 형성될 수 있다.
예컨대 붕소-포스파이드계 반도체 또는 붕소-아세나이드계 반도체로 구성된 p-형 전도체 층 상에, p-형 옴 전극이 종래로부터 채용되는 니켈(Ni)(DE(서독) 특허 제1162486호 참조), 니켈 합금, 금(Au)-아연(Zn) 합금, 금(Au)-베릴륨(Be) 합금 등으로부터 형성될 수 있다.
다층 구조를 갖는 옴 전극이 형성될 때, 최상부 층은 바람직하게는 결합을 용이하게 하기 위해 금(Au) 또는 알루미늄(Al)으로 형성된다. 3-층 구조를 갖는 옴 전극이 형성되는 경우에, 저부 부분과 최상부 층 사이에 제공된 중간 층이 전이 금속(예컨대, 티타늄(Ti) 또는 몰리브덴(Mo)) 또는 백금(Pt)으로 형성된다.
전술된 바와 같이, 전도체 층 및 광-투과성 기판의 결합 후 옴 전극의 형성을 통해, pn-접합 화합물 반도체 발광 소자가 제조된다. 본 발명에서, 전도체 층 및 광-투과성 기판의 결합 후, 적층 구조물의 기상-성장을 위해 사용된 결정 기판은 바람직하게는 제거된다. 결정 기판의 제거를 통해, 외부측으로의 광의 추출의 높은 효율을 나타내는 pn-접합 화합물 반도체 발광 소자가 제조될 수 있다.
특히, 결정 기판이 좁은 밴드갭을 갖고 발광 층으로부터 방출된 광을 흡수하는 GaAs 기판일 때, 높은 방출 세기를 나타내는 pn-접합 화합물 반도체 발광 소자 가 결정 기판의 제거를 통해 제조될 수 있다.
결정 기판은 종래의 식각 기술을 통해 제거될 수 있다. 구체적으로, GaAs 결정 기판이 수성 암모니아 및 수성 수소 과산화물을 함유한 액체 혼합물로써 습식각을 통해 제거될 수 있다.
대조적으로, 결정 기판이 발광 층으로부터 방출된 광이 투과되게 하는 재료로 구성되는 예컨대 갈륨 포스파이드(GaP) 기판일 때, 높은 방출 세기를 나타내는 pn-접합 화합물 반도체 발광 소자가 결정 기판을 의도적으로 제거하지 않고도 제조될 수 있다.
예컨대, 갈륨 포스파이드 결정 기판이 전도도를 가지므로, 제1 극성의 옴 전극이 갈륨 포스파이드 결정 기판의 후방측 상에 제공되며, 반대 극성의 옴 전극이 적층 구조물 구성 요소 층(예컨대, 전도체 층) 상에 제공되며, 그에 의해 높은 방출 세기를 나타내는 pn-접합 화합물 반도체 발광 소자가 제조될 수 있다.
pn-접합 화합물 반도체 발광 소자를 제조하는 본 발명의 방법은 다음에 pn-접합 화합물 반도체 발광 소자를 제조하는 전형적인 방법을 참조하여 더 상세하게 기술될 것이다. 이 방법에서, 적층 구조물이 n-형 발광 층(예컨대, GaAs 기판)으로부터 방출된 광을 흡수하는 결정 기판 상에 형성되며, 외부측으로의 광의 추출의 높은 효율을 나타내는 pn-접합 화합물 반도체 발광 소자가 적층 구조물로부터 제조된다.
(1) MOCVD 수단을 통해, p-형 (AlXGa1-X)0.5In0.5P로 구성된 하부 클래딩 층, (AlXGa1-X)0.5In0.5P로 구성된 발광 층 그리고 n-형 (AlXGa1-X)0.5In0.5P로 구성된 상부 클래딩 층이 결정 기판 예컨대 아연-도핑된 p-형 GaAs 결정 기판 상에 순차적으로 적층되고, 그에 의해 이중-이종(DH) 접합 발광 부분을 형성한다((한국 결정 성장 학회지), 2001, 제11권, 제5호, 제207면 내지 제210면 참조).
물론, p-형 GaAs 버퍼 층이 p-형 아연-도핑된 GaAs 결정 기판 상에 형성될 수 있다.
(2) 후속적으로, 이중-이종(DH) 접합 발광 부분의 상부 클래딩 층 상에, n-형의 도핑되지 않은 붕소 포스파이드로 구성된 전도체 층이 MOCVD 수단을 통해 기상-성장되고, 그에 의해 이중-이종(DH) 접합 발광 부분 및 전도체 층을 포함하는 적층 구조물을 형성한다.
(3) 그 다음에, 적층 구조물의 최상부 표면으로서 역할하는 전도체 층 그리고 저융점 유리로 구성된 무색의 투명한 기판이 양극 결합 수단을 통해 서로 결합된다.
(4) 적층 구조물을 형성하는 데 사용된 GaAs 기판은 식각을 통해 적층 구조물로부터 제거된다.
그 후, 옴 전극이 다음의 절차를 통해 형성되고, 그에 의해 발광 소자를 제조한다.
(5) p-형 옴 전극이 p-형 GaAs 버퍼 층 또는 하부 클래딩 층의 표면 상에 직접적으로 형성되며, 표면은 GaAs 기판의 제거를 통해 노출된다.
(6) 그 후, n-형 옴 전극이 형성되어야 하는 영역에 대응하는 하부 클래딩 층, 발광 층 및 상부 클래딩 층의 일부가 식각을 통해 제거되며, 그에 의해 전술된 n-형 붕소 포스파이드 층을 노출시킨다.
(7) 이렇게-노출된 전도체 층 상에, n-형 옴 전극이 직접적으로 형성되고, 그에 의해 pn-접합 화합물 반도체 발광 소자를 제조한다.
전술된 바와 같이, 광-투과성 기판측 상의 평면을 통해 광을 방출시키는 pn-접합 화합물 반도체 발광 소자가 GaAs 기판을 제거하고 전도체 층 상에 하나의 옴 전극을 그리고 발광 층에 대해 전도체 층에 대향한 측면 상에 또 다른 구성 요소 층 상에 다른 옴 전극을 형성함으로써 제조될 수 있다. pn-접합 화합물 반도체 발광 소자의 채용을 통해, 플립-칩형 발광 소자가 제조될 수 있다.
예컨대, 광-투과성 기판을 통해 발광 층으로부터 방출된 광의 추출을 채용하는 소위 플립-장착형 발광 소자가 다음의 절차를 통해 제조될 수 있다. n-형 옴 전극 및 p-형 옴 전극은 2개의 전극이 회로 기판으로 향하게 배치되며 광-투과성 기판이 상향으로(외향으로) 향하도록 제공된다. 금속 범프 전극이 각각의 옴 전극 상에 형성되며, n-형 및 p-형 옴 전극은 금속 범프를 통해 회로 기판에 연결된다.
대체예에서, 유사한 발광 소자가 광-투과성 기판이 스템을 향하는 동안에 스템 상에 pn-접합 화합물 반도체 발광 소자를 장착하고 그 다음에 각각 대응하는 외부 전극에 n-형 및 p-형 옴 전극을 결합시킴으로써 또한 제조될 수 있다. 이러한 경우에, 반사 미러가 광-투과성 기판을 통해 발광 층으로부터 방출된 광을 반사시키도록 스템 상에 제공될 때, 발광 층으로부터 방출된 광은 완전히 이용될 수 있으 며, LED 램프 및 광원 등의 고휘도 발광 소자가 제조될 수 있다.
[예]
<예 1>
본 발명은 다음에 도핑되지 않은 n-형 붕소 아세나이드 포스파이드로 구성된 전도체 층 그리고 유리 재료로 구성된 광-투과성 기판이 서로 결합되고 그에 의해 pn-접합 화합물 반도체 발광 소자를 형성하는 예 1로서 상세하게 기술될 것이다.
도1은 pn-접합 이중-이종(DH) 접합 구조를 갖고 결정 기판 상에 형성되는 전형적인 적층 구조물(11)의 개략 단면도이다.
우선, pn-접합 화합물 반도체 발광 소자(10)(이하, LED 칩)를 형성하는 적층 구조물(11)이 다음의 절차를 통해 형성된다.
적층 구조물(11)은 다음의 층들 즉 아연-도핑된 p-형 GaAs 버퍼 층(101), 아연-도핑된 알루미늄 갈륨 인듐 포스파이드 혼합 결정((Al0.70Ga0.30)0.50In0.50P)으로 구성된 하부 클래딩 층(102), (Al0.14Ga0.86)0.5In0.5P로 구성된 도핑되지 않은 n-형 발광 층(103) 그리고 (Al0.70Ga0.30)0.50In0.5P로 구성된 셀레늄(Se)-도핑된 n-형 상부 클래딩 층(104)을 아연(Zn)-도핑된 p-형 갈륨 아세나이드(GaAs) 단결정 기판(100)의 (100) 결정 평면 상에 순차적으로 적층함으로써 형성된다(한국 결정 성장 학회지, 11(5)(2001), 제207면 내지 제210면 참조).
층(101 내지 104)은 종래의 감압 MOCVD 수단을 통해 720℃에서 기판(100) 상에 기상-성장된다.
상부 클래딩 층(104) 상에, 도핑되지 않은 n-형 붕소 아세나이드 포스파이드(BAs0.08P0.92) 층이 증착되고, 그에 의해 전도체 층(105)을 형성한다.
도핑되지 않은 n-형 붕소 아세나이드 포스파이드(BAs0.08P0.92)로 구성된 전도체 층(105)은 붕소(B) 공급원으로서의 트리에틸보란(분자식: (C2H5)3B), 비소(As) 공급원으로서의 아르신(arsine)(분자식: AsH3) 그리고 인(P) 공급원으로서의 포스핀(분자식: PH3)의 사용에 의해 대기압(대기압 근처) 유기-금속 화학 기상 증착(MOCVD)을 통해 형성된다. 전도체 층(105)의 두께는 850 ㎚로 조정된다.
전도체 층(105)을 형성하는 방법이 다음에 상세하게 기술될 것이다.
약 4.3 eV의 실온에서의 밴드갭을 갖는 붕소 모노포스파이드(BP)가 형성되는 것과 동일한 조건이 채용된다. 즉, 도핑되지 않은 n-형 붕소 아세나이드 포스파이드(BAs0.08P0.92)의 결정 성장이 다음의 조건 즉 800의 Ⅴ/Ⅲ 비율((AsH3+PH3)/(C2H5)3B) 농도비), 700℃의 성장 온도 그리고 25 ㎚/분의 성장 속도 하에서 개시된다.
도핑되지 않은 n-형 붕소 아세나이드 포스파이드(BAs0.08P0.92)의 결정 성장이 8분 동안 25 ㎚/분의 성장 속도로 수행된다. 층 두께가 200 ㎚에 도달할 때, 성장 속도는 15 ㎚/분으로 저하되며, 결정 성장이 저하된 성장 속도로 계속된다.
마지막으로, 전도체 층(105)의 두께가 850 ㎚에 도달할 때, 결정 성장이 종료된다.
이렇게-형성된 전도체 층(105)은 3.5 eV의 실온에서의 밴드갭을 갖는 것으로 밝혀졌다. 실온에서의 캐리어 농도 및 비저항은 각각 1×1020 ㎝-3 및 2×10-2 Ω·㎝인 것으로 밝혀졌다.
전도체 층(105)은 평탄한 표면을 갖는 것으로 밝혀졌다. 평탄한 표면은 전도체 층(105)의 형성 동안에 초기-단계 성장 속도의 감소를 통해 형성되는 것으로 고찰된다.
전도체 층(105)과 상부 클래딩 층(104) 사이의 접합 계면의 부근의 영역의 투과 전자 회절(TED: transmission electron diffraction) 패턴이 포착된다. TED 패턴에서, 잉여 회절 스팟이 (111) 회절 스팟이 보이는 축을 따라 규칙화된 패턴으로 보인다. 변칙적인 회절 스팟은 쌍정 평면으로서 (111) 결정 평면을 각각 갖는 쌍정에 기인된다.
종래의 단면 TEM 기술을 통해, 전도체 층(105)의 내부 구조가 관찰된다. 그 결과는 쌍정 평면으로서 역할하는 (111) 결정 평면을 각각 갖는 대량의 쌍정이 특히 전도체 층(105)과 상부 클래딩 층(104) 사이의 접합 계면 내에 존재한다는 것을 나타낸다.
적층 구조물(11)의 전도체 층(105)은 다음의 절차를 통해 광-투과성 기판(106)에 결합되고, 그에 의해 pn-접합 화합물 반도체 발광 소자를 형성한다.
도2는 pn-접합 화합물 반도체 발광 소자(10)의 전형적인 구조의 개략 단면도이며, 도3은 pn-접합 화합물 반도체 발광 소자(10)의 전형적인 구조의 개략 평면도 이다.
전도체 층(105) 그리고 무색의 투명한 보로실리케이트 유리 판으로 구성된 광-투과성 기판(106)은 양극 결합 수단을 통해 서로 결합된다. 양극 결합 동안의 결합 조건은 800 V의 가해진 전압 그리고 500℃의 온도를 포함한다. 채용된 광-투과성 기판(106)은 0.15 ㎜의 두께, 약 6×10-6/K의 열 팽창 계수 그리고 1.3의 굴절률을 갖는다.
전술된 바와 같이, 전도체 층(105)은 평탄한 표면을 갖는다. 그러므로, 전도체 층(105) 및 광-투과성 기판(106)은 높은 부착력으로 서로에 결합될 수 있다.
전도체 층(105) 및 광-투과성 기판(106)의 결합 후, 적층 구조물(11)을 형성하는 데 채용된 GaAs 결정 기판(100)은 수성 암모니아-수소 과산화물(H2O2) 혼합물로써의 식각을 통해 제거된다.
후속적으로, GaAs 버퍼 층(101)은 식각을 통해 제거되고, 그에 의해 하부 클래딩 층(102)의 표면을 노출시킨다. 노출된 하부 클래딩 층(102)의 전체 표면 상에, 금(Au)-베릴륨(Be) 합금 필름, 니켈(Ni) 필름 및 금(Au) 필름이 종래의 진공 증착 또는 전자-빔 증착을 통해 순차적으로 증착된다.
공지된 사진 식각 기술을 기초로 하는 선택 패터닝을 통해, 도2에 도시된 바와 같이, 배선을 위한 패드 전극으로서 또한 역할하는 p-형 옴 전극(107)이 하부 클래딩 층(102)의 상부 표면의 코너 부분 상에 제공된다.
n-형 옴 전극(108)이 형성되어야 하는 영역에 대응하는 하부 클래딩 층(102), 발광 층(103) 및 상부 클래딩 층(104)의 일부가 식각을 통해 제거되고, 그에 의해 전도체 층(105)의 표면(광-투과성 기판(106)과의 접합 표면에 대향한 표면)을 노출시킨다.
공지된 사진 식각 기술 및 선택 패터닝을 통해, 금-게르마늄(Au-Ge) 진공-증착 필름으로 구성된 n-형 옴 전극(108)은 식각을 통해 노출된 전도체 층(105)의 표면 상에 형성된다.
적층 구조물(11)은 절단되고, 그에 의해 평면도에서 정사각형(300 ㎛×300 ㎛) 형상을 각각 갖는 pn-접합 화합물 반도체 발광 소자(LED 칩)(10)를 제조한다.
도4는 예 1의 LED 칩을 포함하는 전형적인 발광 소자의 개략 단면도이다.
배선 회로(109a, 109b)가 패터닝되는 지지물(109)이 제공된다.
LED 칩(10)은 광-투과성 기판(106)이 상향으로 향하며 p-형 및 n-형 옴 전극(107, 108)이 각각 배선 회로(109b, 109a)에 대향으로 향하도록 임시로 고정된다. 그 위치가 유지되는 동안에, n-형 및 p-형 옴 전극(107, 108)은 금속 범프(110)의 매개에 의해 각각 배선 회로(109b, 109a)에 전기적으로 연결되며, 그에 의해 LED 칩(10)은 지지물(109) 상에 장착된다.
후속적으로, 이렇게-장착된 LED 칩(10)은 무색의 투명한 에폭시 수지(111)에 의해 캡슐화되고, 그에 의해 발광 소자(12)를 제조한다.
에폭시 수지(111)로 LED 칩(10)을 캡슐화할 때, 에폭시 수지(111)는 LED 칩(10)의 발광 표면으로서 역할하는 광-투과성 기판(106)의 상부 표면 및 측면 표면이 반-원형 단면을 갖는 반-구형 렌즈에 의해 둘러싸이도록 그리고 반-구의 정점 이 LED 칩(10)의 중심 축 상에 있도록 성형된다.
순방향 소자 동작 전류(20 ㎃)가 지지물(109) 상에 제공된 배선(109a, 109b)을 통해 p-형 및 n-형 옴 전극(107, 108)들 사이에서 유동하게 될 때, LED 칩(10)은 약 610 ㎚의 중심 파장을 갖는 황록색 광을 방출시킨다.
전도체 층(105)은 넓은 밴드갭 및 낮은 저항을 갖는 붕소 아세나이드 포스파이드로부터 형성되며, 광-투과성 기판(106)은 LED 칩(10) 내에 제공된다. 그러므로, 광 방출이 p-형 옴 전극(107)의 투영 영역 이외의 발광 층(103)의 실질적으로 전체 표면에서 시각적으로 관찰된다.
방출된 광의 근접 패턴(near field pattern)은 위의 투영 영역 이외의 발광 층(103)으로부터 방출된 광이 실질적으로 균일한 세기를 갖는다는 것을 나타낸다.
각각의 칩으로부터 방출된 광의 휘도(방출 세기)는 전형적인 적분구(integrating sphere)를 통해 결정된 바와 같이 320 mcd이다. 나아가, 저저항 전도체 층(105) 상에 직접적으로 제공된 n-형 옴 전극(108)으로 인해, 순방향 전압(Vf)이 2.3 V 정도인 것으로 밝혀지며, 반면에 8 V를 초과한 높은 역방향 전압이 10 ㎂의 역방향 전류에서 달성된다.
전술된 바와 같이, 본 발명에 따른 LED 칩(10)은 낮은 순반향 전류 및 저항을 나타내고, 소자 동작 전류의 유동을 용이하게 하고, 외부측으로 광을 추출하는 높은 효율을 나타낸다. 이와 같이, LED 칩은 높은-세기의 광을 방출시킬 수 있다.
이러한 LED 칩의 채용을 통해, 높은-세기의 광을 방출시킬 수 있는 발광 소자가 제공될 수 있다.
<예 2>
LED 칩(20)은 도핑되지 않은 n-형 붕소 포스파이드 층이 전도체 층(205)으로서 제공된다는 점에서 예 1의 LED 칩과 상이하다.
본 발명은 다음에 예 2로서 기술될 것이다. 예 1에서 채용된 것과 동일한 구성 요소 부재는 동일한 도면 부호에 의해 표현된다.
도5는 예 2의 LED 칩(20)을 포함하는 전형적인 LED 램프(22)의 개략 단면도이다.
예 1과 유사한 방식으로, 전도체 층(205) 이외의 적층 구조물(21)의 구성 요소 층(101 내지 104)이 단결정 기판(100) 상에 형성된다.
후속적으로, 전도체 층(205)으로서 역할하는 도핑되지 않은 n-형 붕소 포스파이드(BP) 층이 상부 클래딩 층(104) 상에 형성된다.
도핑되지 않은 n-형 붕소 포스파이드(BP)로 구성된 전도체 층(205)은 붕소(B) 공급원으로서의 트리에틸보란(분자식: (C2H5)3B) 그리고 인(P) 공급원으로서의 포스핀(분자식: PH3)의 사용에 의해 대기압(대기압 근처) 유기-금속 화학 기상 증착(MOCVD)을 통해 850℃에서 형성된다. 전도체 층(205)의 두께는 750 ㎚로 조정된다.
이렇게-형성된 전도체 층(205)은 각각 8×1019 ㎝-3 및 6×10-2 Ω·㎝의 캐리어 농도 및 비저항을 갖는 것으로 밝혀졌다.
전도체 층(205)의 굴절률 및 흡광 계수는 종래의 타원계(ellipsometer)의 사 용에 의해 결정되며, 전도체 층(205)의 실온에서의 밴드갭은 결정된 굴절률 및 흡광 계수로부터 계산된 바와 같이 약 4.8 eV이다. 이와 같이, 밴드갭은 발광 층(103)으로부터 방출된 광의 투과를 보증한다.
예 1과 유사한 방식으로, 적층 구조물(21)의 최상부 표면으로서 역할하는 전도체 층(205)은 양극 결합 수단을 통해 보로실리케이트 유리 판으로 구성된 광-투과성 기판(106)에 결합된다.
기판(106)의 결합 후, GaAs 결정 기판(100)이 제거되고, 그에 의해 하부 클래딩 층(103)의 표면을 노출시킨다.
이렇게-노출된 하부 클래딩 층(103)의 표면 상에, Au-Ge/Ni/Au 3-층 구조를 갖는 p-형 옴 전극(107)이 예 2에 도시된 바와 같은 예 1과 동일한 위치에 제공된다.
n-형 옴 전극(108)이 형성되어야 하는 영역에 대응하는 하부 클래딩 층(102), 발광 층(103) 및 상부 클래딩 층(104)의 일부가 식각을 통해 제거되고, 그에 의해 전도체 층(205)의 표면(광-투과성 기판(106)과의 접합 표면에 대향한 표면)을 노출시킨다.
공지된 사진 식각 기술 및 선택 패터닝을 통해, 금-베릴륨(Au-Be) 진공-증착 필름으로 구성된 n-형 옴 전극(108)은 전도체 층(105)의 노출 표면 상에 형성된다.
적층 구조물(21)은 절단되고, 그에 의해 평면도에서 정사각형(400 ㎛×400 ㎛)을 각각 갖는 LED 칩(20)을 제조한다.
은(Ag) 필름(112)이 코팅된 표면을 갖는 지지물(109)이 제공된다. 도5에 도 시된 바와 같이, LED 칩(20)은 광-투과성 기판(106)이 하부 층으로서 역할하도록(즉, 지지물(109)과 접촉하도록) 지지물(109)의 Ag 필름(112) 상에 장착된다.
후속적으로, p-형 및 n-형 옴 전극(107, 108)은 각각 배선 회로에 전기적으로 연결되도록 개별적으로 배선된다(도5에 도시되지 않음). 이렇게-형성된 LED 칩(20)은 에폭시 수지로 캡슐화되고, 그에 의해 LED 램프(22)를 제조한다.
순방향 소자 동작 전류(20 ㎃)가 p-형 및 n-형 옴 전극(107, 108)들 사이에서 유동하게 될 때, 순방향 전압은 2.3 eV로 저하되며, 8 V의 높은 역방향 전압이 10 ㎂의 역방향 전류에서 달성되며, 이것은 우수한 정류 특성을 나타낸다.
순방향 소자 동작 전류(20 ㎃)가 유동하게 될 때, LED 칩(20)은 약 610 ㎚의 중심 파장을 갖는 주황색 광을 방출시킨다. LED 램프(22)로부터 방출된 광의 휘도(방출 세기)는 전형적인 적분구를 통해 결정된 바와 같이 340 mcd이다.
위의 결과는 본 발명에 따른 LED 칩(20)의 채용을 통해 높은-세기의 광을 방출시킬 수 있는 LED 램프(22)가 제공될 수 있다는 것을 나타낸다.
본 발명의 pn-접합 화합물 반도체 발광 소자에 따르면, 전도체 층은 붕소-함유 Ⅲ-Ⅴ족 화합물 반도체로 구성된다. 이와 같이, pn-접합 화합물 반도체 발광 소자에서, 전도체 층 및 광-투과성 기판은 높은 부착력으로 서로 결합된다. 전도체 층 상에, 옴 전극이 신뢰 가능하게 형성될 수 있다.
그러므로, 본 발명은 낮은 저항을 갖고 소자 동작 전류가 용이하게 유동하게 하고 외부측으로의 광의 추출의 우수한 효율을 나타내는 pn-접합 화합물 반도체 발광 소자를 제공한다.
전도체 층은 발광 층보다 큰 실온에서의 밴드갭을 가지므로, 발광 층으로부터 방출된 광은 낮은 투과 손실로써 광-투과성 기판으로 투과되게 될 수 있으며, 그에 의해 높은 방출 세기가 달성될 수 있다.
전도체 층은 불순물 원소가 의도적으로 첨가되지 않은 붕소를 함유한 도핑되지 않은 Ⅲ-Ⅴ족 화합물 반도체로 구성되므로, 첨가된 불순물 원소가 발광 층 또는 다른 층 내로 확산되고 그에 의해 pn-접합 화합물 반도체 발광 소자의 순방향 전압 또는 다른 성질을 변동시키는 현상은 일어나지 않으며, 낮은 순반향 전류가 달성될 수 있다.
전도체 층은 비소 및 붕소를 함유한 Ⅲ-Ⅴ족 화합물 반도체로 구성되므로, 우수한 옴 접촉 특성을 나타내는 전극이 전도체 층 상에 형성될 수 있으며, 그에 의해 낮은 순방향 전류가 달성될 수 있다.
전도체 층은 인 및 붕소를 함유한 Ⅲ-Ⅴ족 화합물 반도체 또는 비소 및 붕소(붕소 아세나이드 포스파이드)를 함유한 Ⅲ-Ⅴ족 화합물 반도체로 구성되므로, 넓은 밴드갭이 얻어지며 발광 층으로부터 방출된 광은 낮은 투과 손실로써 광-투과성 기판으로 투과되게 될 수 있으며, 그에 의해 더 높은 방출 세기가 달성될 수 있다.
전도체 층은 쌍정을 함유한 붕소-함유 Ⅲ-Ⅴ족 화합물 반도체로 구성되므로, 전도체 층과 기부 층 사이의 격자 부정합이 완화되고, 그에 의해 높은 결정도를 갖는 전도체 층을 가져온다. 이와 같이, 낮은 저항을 갖고 외부측으로의 광의 추출의 우수한 효율을 나타내는 pn-접합 화합물 반도체 발광 소자가 제조될 수 있다.
pn-접합 화합물 반도체 발광 소자를 제조하는 방법에 따르면, 붕소-함유 Ⅲ-Ⅴ족 화합물 반도체로 구성된 n-형 또는 p-형 전도체 층이 적층 구조물 및 광-투과성 기판을 결합시키는 결합 층을 제공하도록 형성된다. 이와 같이, 전도체 층 및 광-투과성 기판은 가열을 위한 YAG 레이저 등의 광-조사 수단을 조합하여 사용하지 않고도 강한 부착력으로 저온에서 서로 결합될 수 있다.
이 방법에 따르면, 산화물 또는 또 다른 물질로 구성된 고저항 층의 형성 그리고 적층 구조물의 구성 요소 층에 첨가된 불순물 원소의 열 확산이 방지될 수 있으며, 이러한 현상은 종래로부터 갈륨 포스파이드 또는 유사한 물질로 구성된 전도체 층 그리고 광-투과성 층이 고온에서 결합되는 경우에 일어난다. 전도체 층 상에, 옴 전극이 신뢰 가능하게 형성될 수 있다.
이 방법에 따르면, 낮은 저항을 갖고 소자 동작 전류가 용이하게 유동하게 하고 외부측으로의 광의 추출의 우수한 효율을 나타내는 pn-접합 화합물 반도체 발광 소자가 제조될 수 있다.
결정 기판은 광-투과성 기판으로의 전도체 층의 결합 후 제거되므로, 결정 기판에 의한 광 흡수가 피해질 수 있으며, 외부측으로의 광의 추출의 우수한 효율을 나타내는 pn-접합 화합물 반도체 발광 소자가 제조될 수 있다.
이 방법에 따르면, 전도체 층은 그 두께가 10 ㎚ 내지 25 ㎚에 도달할 때까지 20 ㎚/분 내지 30 ㎚/분의 성장 속도로의 결정 성장을 통해 그리고 그 다음에 원하는 두께를 갖게 될 때까지 20 ㎚/분 미만의 성장 속도로의 결정 성장을 통해 형성된다. 그러므로, 쌍정이 전도체 층 내로 합체되며, 그에 의해 높은 결정도를 갖는 전도체 층이 형성될 수 있다.
결정 성장은 전도체 층이 원하는 두께를 갖게 될 때까지 20 ㎚/분 미만의 성장 속도로 계속되므로, 높은 표면 평탄도를 갖는 전도체 층이 형성될 수 있으며, 그에 의해 전도체 층 및 광-투과성 기판은 높은 부착력으로 서로 결합될 수 있다.
본 발명은 다양한 파장의 광을 방출시키는 n-형 또는 p-형 알루미늄 갈륨 인듐 포스파이드로 구성된 발광 층을 갖는 pn-접합 화합물 반도체 발광 소자 그리고 특히 디스플레이 소자 또는 광 통신 장치 등의 전자 장치에서 사용하는 고휘도 LED를 제공한다.

Claims (11)

  1. n-형 또는 p-형 알루미늄 갈륨 인듐 포스파이드로 구성된 발광 층을 포함하는 적층 구조물 그리고 적층 구조물을 지지하는 광-투과성 기판을 포함하며, 적층 구조물 및 광-투과성 기판은 함께 결합되는 pn-접합 화합물 반도체 발광 소자에 있어서,
    적층 구조물은 n-형 또는 p-형 전도체 층을 포함하며, 전도체 층 및 기판은 함께 결합되며, 전도체 층은 붕소를 함유한 Ⅲ-Ⅴ족 화합물 반도체로 구성되는 것을 특징으로 하는 pn-접합 화합물 반도체 발광 소자.
  2. 제1항에 있어서, 전도체 층은 발광 층보다 큰 실온에서의 밴드갭을 갖는 pn-접합 화합물 반도체 발광 소자.
  3. 제1항 또는 제2항에 있어서, 전도체 층은 불순물 원소가 의도적으로 첨가되지 않은 붕소를 함유한 도핑되지 않은 Ⅲ-Ⅴ족 화합물 반도체로 구성되는 pn-접합 화합물 반도체 발광 소자.
  4. 제1항에 있어서, 전도체 층은 비소 및 붕소를 함유한 Ⅲ-Ⅴ족 화합물 반도체로 구성되는 pn-접합 화합물 반도체 발광 소자.
  5. 제1항에 있어서, 전도체 층은 인 및 붕소를 함유한 Ⅲ-Ⅴ족 화합물 반도체로 구성되는 pn-접합 화합물 반도체 발광 소자.
  6. 제5항에 있어서, 전도체 층은 붕소 포스파이드로 구성되는 pn-접합 화합물 반도체 발광 소자.
  7. 제1항에 있어서, 전도체 층은 쌍정을 함유한 붕소-함유 Ⅲ-Ⅴ족 화합물 반도체로 구성되는 pn-접합 화합물 반도체 발광 소자.
  8. 제7항에 있어서, 각각의 쌍정은 붕소-함유 Ⅲ-Ⅴ족 화합물 반도체의 (111) 격자 평면을 쌍정 평면으로서 갖는 pn-접합 화합물 반도체 발광 소자.
  9. pn-접합 화합물 반도체 발광 소자를 제조하는 방법이며,
    하부 클래딩 층, n-형 또는 p-형 알루미늄 갈륨 인듐 포스파이드로 구성된 발광 층, 상부 클래딩 층 그리고 붕소-함유 Ⅲ-Ⅴ족 화합물 반도체로 구성된 n-형 또는 p-형 전도체 층을 결정 기판 상에 순차적으로 적층함으로써 적층 구조물을 형성하는 단계와,
    광-투과성 기판에 전도체 층을 결합시키는 단계를 포함하는 pn-접합 화합물 반도체 발광 소자 제조 방법.
  10. 제9항에 있어서, 결정 기판은 광-투과성 기판으로의 전도체 층의 결합 후 제거되는 pn-접합 화합물 반도체 발광 소자 제조 방법.
  11. 제9항 또는 제10항에 있어서, 전도체 층은 그 두께가 10 ㎚ 내지 25 ㎚에 도달할 때까지 20 ㎚/분 내지 30 ㎚/분의 성장 속도로의 결정 성장을 통해 그리고 그 다음에 원하는 두께를 갖게 될 때까지 20 ㎚/분 미만의 성장 속도로의 결정 성장을 통해 형성되는 pn-접합 화합물 반도체 발광 소자 제조 방법.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005093863A1 (en) * 2004-03-29 2005-10-06 Showa Denko K.K Compound semiconductor light-emitting device and production method thereof
US10147843B2 (en) 2008-07-24 2018-12-04 Lumileds Llc Semiconductor light emitting device including a window layer and a light-directing structure
KR101607306B1 (ko) * 2009-08-21 2016-03-29 삼성전자주식회사 렌즈가 집적된 발광 다이오드, 이를 이용한 라인 프린터 헤드 및 발광 다이오드의 제조방법
CA2766946C (en) 2010-02-02 2013-04-02 Ventana Medical Systems, Inc. Composition and method for stabilizing fluorescent particles
CN102709455B (zh) * 2011-03-28 2017-07-07 赛恩倍吉科技顾问（深圳）有限公司 发光二极管覆晶封装结构及其制造方法
EP3975272A1 (en) * 2014-05-29 2022-03-30 Suzhou Lekin Semiconductor Co., Ltd. Light emitting device package
JP2016062924A (ja) * 2014-09-12 2016-04-25 株式会社東芝 半導体発光素子
KR20180004413A (ko) * 2016-07-04 2018-01-12 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
CN114373840A (zh) * 2022-03-22 2022-04-19 江西兆驰半导体有限公司 一种发光二极管外延片及其制备方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL256931A (ko) 1959-10-16 1900-01-01
US3071715A (en) 1959-10-16 1963-01-01 Monsanto Chemicals Power rectifier
US5008718A (en) 1989-12-18 1991-04-16 Fletcher Robert M Light-emitting diode with an electrically conductive window
JP3230638B2 (ja) 1993-02-10 2001-11-19 シャープ株式会社 発光ダイオードの製造方法
JP2588849B2 (ja) 1994-10-26 1997-03-12 國欣 黄 透光導電薄膜応用の半導体結晶結合方法
JP3754120B2 (ja) * 1996-02-27 2006-03-08 株式会社東芝 半導体発光装置
DE10008583A1 (de) 2000-02-24 2001-09-13 Osram Opto Semiconductors Gmbh Verfahren zum Herstellen eines optisch transparenten Substrates und Verfahren zum Herstellen eines lichtemittierenden Halbleiterchips
TW518771B (en) * 2001-09-13 2003-01-21 United Epitaxy Co Ltd LED and the manufacturing method thereof
KR20030064104A (ko) * 2002-01-25 2003-07-31 사카이 시로 질화갈륨계 화합물 반도체 소자의 제조방법 및질화갈륨(Ｇａｎ)계 화합물 반도체 소자
WO2003065465A2 (en) 2002-01-28 2003-08-07 Showa Denko K.K. Boron phosphide-based semiconductor device, production method thereof, light-emitting diode and boron phosphide-based semiconductor layer
JP4100493B2 (ja) * 2002-02-04 2008-06-11 昭和電工株式会社 リン化硼素半導体層を含む半導体素子、その製造方法、発光ダイオードおよびリン化硼素半導体層
US6730941B2 (en) * 2002-01-30 2004-05-04 Showa Denko Kabushiki Kaisha Boron phosphide-based semiconductor light-emitting device, production method thereof, and light-emitting diode
US6831304B2 (en) * 2002-02-25 2004-12-14 Showa Denko Kabushiki Kaisha P-n junction type boron phosphide-based semiconductor light-emitting device and production method thereof
US6774402B2 (en) 2002-03-12 2004-08-10 Showa Denko Kabushiki Kaisha Pn-juction type compound semiconductor light-emitting device, production method thereof and white light-emitting diode
US6936863B2 (en) * 2002-11-18 2005-08-30 Showa Denko K.K. Boron phosphide-based semiconductor light-emitting device, production method thereof and light-emitting diode
TWI222759B (en) * 2003-07-03 2004-10-21 Epitech Corp Ltd Light emitting diode and method for manufacturing the same
US20050087513A1 (en) 2003-10-09 2005-04-28 Tsung-Neng Liao Method of forming transparent conductive layer on substrate
WO2005093863A1 (en) 2004-03-29 2005-10-06 Showa Denko K.K Compound semiconductor light-emitting device and production method thereof
JP2006156950A (ja) * 2004-10-29 2006-06-15 Sharp Corp 半導体発光素子の製造方法

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