KR20070007018A - 적층기판의 세척방법, 기판의 접합방법 및 접합 웨이퍼의제조방법 - Google Patents

적층기판의 세척방법, 기판의 접합방법 및 접합 웨이퍼의제조방법 Download PDF

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Abstract

본 발명은 적층기판 최표층의 SiGe층 표면에 보호막을 형성하고, 그 다음 보호막을 에칭할 수 있는 세정액으로 보호막이 잔존하도록 세척하는 적층기판의 세척방법 및 그 방법으로 세척한 적층기판의 최표층과 다른 기판의 표층을 접합시키는 기판의 접합방법 및 Si단결정 본드 웨이퍼의 표면에 Si1 - XGeX층, 보호층을 순차적으로 형성하고, 보호층을 통해 이온 주입하여 이온 주입층을 형성하고, 본드 웨이퍼를 세척하고, 보호층 표면과 베이스 웨이퍼를 밀착시키고, 이온 주입층에서 박리를 수행하고, 박리에 의해 베이스 웨이퍼 측으로 이설한 박리층의 표면에 열산화막을 형성, 제거하여 농축 SiGe층을 노출시키고, 그 표면에 Si단결정층을 에피택셜 성장시키는 접합 웨이퍼의 제조방법이다. 이로써 적층기판 최표층의 SiGe층의 표면 거침을 방지하는 세척방법 및 접합방법, 이온주입에 따른 접합 불량을 방지하는 접합 웨이퍼의 제조방법이 제공된다.
적층기판, 보호막, 본드 웨이퍼, 베이스 웨이퍼, 이온 주입층, 접합 웨이퍼

Description

적층기판의 세척방법, 기판의 접합방법 및 접합 웨이퍼의 제조방법{Multilayer Substrate Cleaning Method, Substrate Bonding Method, And Bonded Wafer Manufacturing Method}
본 발명은 SiGe층을 갖는 적층기판의 세척방법과 기판의 접합방법 및 SiGe층 상에 Si 에피택셜층을 갖는 접합 웨이퍼의 제조방법에 관한 것이다.
최근, 고속 반도체 디바이스의 수요에 부응하기 위해, Si(실리콘) 기판상에 SiGe(실리콘 게르마늄)층을 사이에 두고 에피택셜(epitaxially) 성장시킨 Si층을 채널영역으로 이용한 고속 MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor: 산화물 금속 반도체 전해효과 트랜지스터)등의 반도체 디바이스가 제안되고 있다.
이 경우, SiGe결정은 Si결정에 비해 격자정수가 크기 때문에, SiGe층상에 에피택셜 성장시킨 Si층에는 인장 휨이 발생한다(이하, 이와 같이 휘어짐이 발생하는 Si층을 왜곡 Si층이라 한다). 그 휨 응력에 의해 Si결정 에너지 밴드구조가 변화하 고, 그 결과 에너지 밴드의 축퇴(縮退)가 풀려 캐리어 이동도가 높은 에너지 밴드가 형성된다. 따라서, 이 왜곡 Si층을 채널영역으로 이용한 MOSFET는 통상 1.3-8배 정도라는 고속의 동작 특성을 나타낸다.
왜곡 Si층에 발생하는 인장 휨의 크기는 SiGe층의 Ge농도가 높아짐에 따라 커지므로, SiGe층의 Ge농도는 중요한 파라미터이다. 이하, Ge조성비가 X(0<X<1)인 SiGe층을 Si1 - XGeX층으로 기술하는 경우가 있다.
이와 같은 왜곡 Si층을 형성하는 방법으로는, 상기와 같은 에피택셜법을 주체로 하는 방법 외에, 예를 들면 일본특허공개 제2001-217430호 공보 및 일본특허공개 제2002-164520호 공보에 개시되어 있는 바와 같이, 본드 웨이퍼가 되는 실리콘 기판상에 Si1 - XGeX층을 형성하고, 형성한 본드 웨이퍼의 Si1 - XGeX층 표면을 베이스 웨이퍼가 되는 실리콘 기판과 산화막을 사이에 두고 부착시켜 SOI(Silicon On Insulator) 구조로 한 접합 SOI 기판을 제작하고, 그 다음 본드 웨이퍼의 실리콘 기판을 박막화하여 왜곡 Si층으로 하는 방법 등이 알려져 있다. 이 경우, 일본특허공개 제2002-164520호 공보에 개시된 바와 같이, Si1 - XGeX층을 필요에 따라서 표면을 열산화하고, Ge농도를 높인 농축 SiGe층으로 할 수도 있다.
이 경우, 본드 웨이퍼의 실리콘 기판 박막화는 연삭 연마법이나 PACE(Plasma Assisted Chemical Etching)법 등의 기상 에칭, 이온주입 박리법(스마트 컷(등록상표) 법이라고도 함) 등에 의해 수행된다.
이온주입 박리법이란, 본드 웨이퍼의 표면, 즉 Si1 - XGeX층의 표면에서 수소이온 또는 희가스 이온 중 적어도 하나를 주입하고, 본드 웨이퍼 내부, 예를 들면, 표면 부근에 미소 기포층을 형성시키고, 본드 웨이퍼를 이온 주입면 측에서 산화막을 사이에 두고 베이스 웨이퍼와 밀착시킨 후에 열처리(박리 열처리)를 가하여 미소 기포층을 벽개면(劈開面)(박리면)으로 하여 본드 웨이퍼를 박막 형태로 박리하고, 또한 열처리(결합 열처리)를 가하여 두 장의 웨이퍼를 강고하게 결합하여 접합 웨이퍼로 하는 기술이다.
일본특허공개 제2002-305293호 공보의 개시로는, 실리콘 기판상에 Si1-XGeX층, 실리콘층, 절연층이 형성된 본드 웨이퍼의 실리콘 기판 중에 이온주입으로 분리층을 형성하고, 이 본드 웨이퍼의 절연층 표면을 베이스 웨이퍼와 접합시킨다. 그 다음 분리층으로 박리하여 베이스 웨이퍼 측으로 이설(移設)된 박리층의 실리콘층을 왜곡 Si층으로 하는 것이 개시되어 있다.
일반적으로 접합 웨이퍼 등의 접합기판에서는, 접합면에서의 박리 등의 불량 발생을 방지하기 위해서 접합면의 결합력이 높은 것이 바람직하다. 일반적으로 접 합 기판의 접합면의 결합력 평가는 결합력에 비례하는 접합면의 표면 에너지의 평가로 행해질 수 있다. 표면 에너지의 측정은 일본특허공개 평7-29782호 공보에 개시되어 있는 바와 같이 면도칼삽입법을 이용하여 수행할 수 있다.
일본특허공개 제2001-217430호 공보에 개시된 바와 같이, SiGe층의 표면을 산화막을 사이에 두고 다른 실리콘 기판과 접합시키는 경우, 접합 전에 접합면을 세척하여 표면의 파티클(particle)이나 오염물을 제거할 필요가 있다. 이 세척공정에서는 통상 실리콘 기판의 일반적인 세정액 중 하나인 NH4OH와 H2O2의 혼합 수용액(SC-1:Standard Cleaning-1)을 세정액으로 사용한, 소위 SC-1 세정이 행해진다.
발명의 개시
상기와 같이 이온주입 박리법을 이용하여 접합 웨이퍼를 제조하는 경우, 이온주입시에 주입면인 Si1 - XGeX층, Si층, 절연층 등의 표면에 유기물이나 금속 불순물 등의 오염이나 표면 거침이 발생하고, 이온주입 후에 Si1 - XGeX층 등의 표면과 베이스 웨이퍼를 산화막을 사이에 두고 밀착시킨 경우에 박리 열처리 후의 접합면에 보이드나 블리스터(blister) 등의 결합불량이 발생한다는 문제가 있다. 이와 같은 보이드나 블리스터는 접합 웨이퍼의 제조 수율을 저하시키는 것이다.
이 경우, 전술한 바와 같은 SC-1 세정을 하여 표면의 유기물이나 금속 불순물 등을 제거할 수도 있다.
실리콘 기판에 SC-1 세정을 실행하면, 실리콘 기판의 표면이 약간 에칭 제거되므로 세척효과를 높일 수 있다. 그러나, SiGe층 표면에 SC-1 세정을 실시하면 실리콘 기판표면에 SC-1 세정을 실행한 경우와 비교해 세척 후의 SiGe층 표면 거칠기가 커지게 된다는 것이 밝혀졌다. 본 발명자들의 조사에 따르면, 이것은 Si 에칭 레이트(etching rate)에 비해 Ge 에칭 레이트가 큰 것에 기인하는 것으로, 이 표면 거칠기는 Ge농도가 높아짐에 따라 커지게 된다는 것이 판명되었다. 따라서 이와 같이 세척한 SiGe층의 표면과 실리콘 기판 등을 접합하여 접합기판을 제조하는 경우에 접합면의 결합력이 저하한다. 이와 같은 접합면의 결합력 저하는, 예를 들면 다음 본드 웨이퍼의 박막화 등의 공정시에 접합면에서의 박리 원인이 되고, 접합기판의 제조 수율의 저하를 초래한다.
예를 들어, 상기 접합 웨이퍼의 제작에서는 세척 후의 Si1 - XGeX층 등의 표면과 베이스 웨이퍼를 산화막을 사이에 두고 밀착시킨 경우에, 박리 열처리 후의 접합면에 보이드나 블리스터 등의 결합불량이 발생한다는 문제가 있었다.
또한, Si1 - XGeX층을 그 위의 Si층 및 절연층을 사이에 두고 베이스 웨이퍼와 접합한 경우에는 Si1 - XGeX층의 Ge농도를 높인 경우에 농축 SiGe층 내의 격자완화가 충분히 이루어지지 않기 때문에, 전위가 발생할 가능성이 있다. 이 경우, 그 직상(直上)의 왜곡 Si층도 결정성이 나쁜 것으로 된다.
본 발명은 이와 같은 문제점을 감안하여 이루어진 것으로, 적어도 최표층으로서 SiGe층을 가지는 적층기판을 세척할 때에 발생하는 SiGe층의 표면 거침을 방지하고, 그 다음의 접합기판의 제조에 있어서 접합면의 결합력 저하를 방지할 수 있는 세척방법 및 접합방법을 제공하는 것을 제 1의 목적으로 한다.
또한 본 발명은 이온주입 박리법을 이용하였을 때의 이온주입에 따른 Si1-XGeX층 표면에 부착한 유기물이나 금속 불순물 등의 오염이나 표면 거침에 의한 접합면에서의 보이드나 블리스터 등의 결합불량의 발생을 방지하고, Si1 - XGeX층에서의 전위 발생을 방지하여 그 위에 양질의 왜곡 Si층을 성장시키는 접합 웨이퍼의 제조방법을 제공하는 것을 제 2의 목적으로 한다.
상기 제 1의 목적을 달성하기 위해서, 본 발명은 적어도 최표층으로서 SiGe층을 가지는 적층기판의 세척방법으로서, 적어도 상기 SiGe층의 표면에 보호막을 형성하고, 그 다음에 상기 보호막을 에칭할 수 있는 제1 세정액으로 상기 보호막이 잔존하도록 상기 적층기판을 세척하는 것을 특징으로 하는 적층기판의 세척방법을 제공한다.
이와 같이, SiGe층 표면에 보호막을 형성한 후, 그 보호막을 제1 세정액으로 보호막이 잔존하도록 세척하면, 세척시에 SiGe층은 보호되어 있어 표면 거침을 방지할 수 있다. 뿐만 아니라 보호막은 제1 세정액으로 약간 에칭 제거되므로 세척효과를 높일 수 있고, 접합면의 결합력 저하를 방지할 수 있다.
이 경우, 제1 세정액의 조성 또는 온도 혹은 세척시간을 조절함으로써 상기 잔존하는 보호막의 두께를 조절하는 것이 바람직하다.
이와 같이, 제1 세정액의 조성 또는 온도 혹은 세척시간을 조절하는 것으로 용이하게 보호막의 잔존 두께를 조절할 수 있으므로, 보호막의 두께를 적절한 두께로 할 수 있다.
또한, 상기 잔존하는 보호막의 두께를 1nm이상 100nm이하로 하도록 세척하는 것이 바람직하다.
이와 같이, 잔존하는 보호막의 두께가 1nm이상 100nm이하이면, 세척에 의한 표면 거침으로부터 SiGe층을 보호하는데 충분한 두께이고, 그 후의 접합에 의한 왜곡 Si층을 가지는 접합 SOI 웨이퍼를 제조할 경우에도 왜곡 Si층에서 산화막까지의 두께를 충분히 얇게 할 수 있다.
이 경우, 상기 보호막을 Si로 이루어진 것으로 하고, 제1 세정액을 NH4OH와 H2O2와의 혼합수용액으로 이루어진 것으로 할 수 있다.
이와 같이, 상기 보호막을 Si로 이루어진 것으로 하고, 제1 세정액을 NH4OH와 H2O2와의 혼합수용액인 소위 SC-1 세정액으로 하면, 접합면이 되는 보호막 표면의 표면 거침을 방지하면서 세척효과를 충분히 높일 수 있고, 접합면의 결합력 저하를 방지하는데에 충분하다.
또한, 상기 제1 세정액으로 세척한 적층기판을 상기 보호막을 에칭 가능하고 제1 세정액보다도 상기 보호막에 대한 에칭 레이트가 작은 제2 세정액으로 상기 보호막을 제거하고 상기 SiGe층을 노출시키도록 세척할 수도 있다.
이와 같이, 상기 제1 세정액으로 세척한 적층기판을, 상기 보호막을 에칭할 수 있고 제1 세정액보다도 상기 보호막에 대한 에칭 레이트가 작은 제2 세정액으로 상기 보호막을 제거하여 상기 SiGe층을 노출시키도록 세척하면, SiGe층은 에칭 레이트가 작은 제2 세정액으로 표면 거침을 일으키지 않게 에칭되므로, 접합면이 되는 SiGe층 표면의 표면 거침을 방지하면서 제1 세정액으로 세척효과가 충분히 높은 것으로 할 수 있고, 접합면의 결합력 저하를 방지할 수 있다.
또한, 제2 세정액을 NH4OH와 H2O2와의 혼합 수용액으로 이루어진 것으로 할 수 있다.
이와 같이, 제2 세정액을 제1 세정액보다 에칭 레이트를 느리게 한 NH4OH와 H2O2와의 혼합 수용액으로 이루어진 SC-1 세정액으로 하면, 접합면이 되는 SiGe층의 표면 거침을 방지하면서 세척효과를 충분히 높은 것으로 할 수 있고, 접합면의 결합력 저하를 방지하는데에 충분하다.
이 경우, 제2 세정액의 온도를 제1 세정액의 온도보다도 저온으로 하는 것이 바람직하다.
이와 같이, 상기 제2 세정액의 온도를 제1 세정액의 온도보다도 저온으로 하면, 제2 세정액의 에칭 레이트를 SiGe층의 표면 거침을 일으키지 않도록 작게 하는 것이 용이할 수 있으므로, 접합면이 되는 SiGe층의 표면 거침을 방지하면서 세척효과가 충분히 높은 것으로 할 수 있고, 접합면의 결합력 저하를 방지할 수 있다.
또한, 본 발명은 상기 적층기판의 세척방법을 이용하여 세척된 적층기판의 최표층인 SiGe층 또는 보호막의 표면과 다른 기판의 표면을 직접 혹은 절연막을 통해 접합하는 것을 특징으로 하는 기판의 접합방법을 제공한다.
이와 같이, 상기 세척방법을 이용하여 세척된 적층기판의 최표층으로, 표면 거침이 방지되고 충분히 세척된 SiGe층 또는 보호막의 표면과 다른 기판의 표면을 직접 혹은 절연막을 사이에 두고 접합하면, 접합면의 표면 거침에 의한 결합력 저하가 방지되고, 따라서 그 다음 공정에서 접합면에서의 박리 등의 불량이 발생하지않고, 접합기판의 제조 수율의 향상에 기여한다.
또한, 상기 제 2의 목적을 달성하기 위해, 본 발명은 접합 웨이퍼의 제조방법으로서, 적어도 본드 웨이퍼가 되는 실리콘 단결정 웨이퍼의 표면에 Si1 - XGeX층(0<X<1)을 형성하고, 그 Si1 - XGeX층의 표면에 보호층을 형성하고, 그 보호층을 통하여 수소이온 또는 희가스 이온의 적어도 한 종류를 주입함으로써 이온 주입층을 형성하고, 그 이온 주입층이 형성된 본드 웨이퍼를 세척하고, 그 세척 후의 본드 웨이퍼의 보호층 표면과 베이스 웨이퍼를 절연막을 사이에 두거나 직접 밀착시키고, 그 다음 상기 이온 주입층에서 박리를 행하고, 상기 박리로 베이스 웨이퍼 측으로 이설한 박리층의 표면을 열산화하여 열산화막을 형성하고, 그 형성된 열산화막을 제거함으로써 Ge가 농축된 농축 SiGe층을 노출시키고, 그 노출한 농축 SiGe층의 표면에 실리콘 단결정 층을 에피택셜 성장시키는 것을 특징으로 하는 접합 웨이퍼의 제조방법을 제공한다.
이와 같이, 본드 웨이퍼가 되는 실리콘 단결정 웨이퍼의 표면에 Si1-XGeX층(0<X<1), 보호층을 순차적으로 형성한 후, 보호층을 통해 수소이온 또는 희가스 이온 중 적어도 일 종류를 주입함으로써 이온 주입층을 형성하고, 그 다음 그 이온 주입층이 형성된 본드 웨이퍼를 세척하면, 세척에 의한 Si1 - XGeX층의 표면 거침을 보호층으로 방지하면서 이온 주입시에 주입표면에 부착하는 유기물이나 금속불순물을 제거할 수 있기 때문에, 박리 열처리 후의 접합면에서의 보이드나 블리스터 발생을 방지할 수 있다. 또한, 세척 후의 본드 웨이퍼의 보호층 표면과 베이스 웨이퍼를 실리콘 산화막 등의 절연막을 사이에 두거나 직접 밀착시키면, 보호층과 베이스 웨이퍼의 계면에 미끄럼이 발생하기 쉬워져, 그 다음 박리층의 표면을 열산화하여 열산화막을 형성하였을 때에 Si1 - XGeX층에서 Ge가 농축되어 형성된 농축 SiGe층은 전위의 발생이 억제되면서 격자완화가 충분히 행해진 것으로 된다. 따라서, 그 표면에 양질의 왜곡 Si층을 에피택셜 성장시킬 수 있다.
또한, 그 세정시에, 상기한 적층기판의 세척방법을 이용할 수 있다. 이 경우, 적어도 실리콘 단결정 본드 웨이퍼의 표면에 Si1 - XGeX층을 형성하고, 그 Si1 - XGeX층의 표면에 보호층을 형성하고, 그 보호층을 통하여 수소이온 등을 주입함으로써 이온주입층을 형성하고, 그 이온 주입층이 형성된 본드 웨이퍼를 상기 보호층을 에칭 가능한 세정액으로 상기 보호층이 잔존하도록 세척하는 공정을 수행한다.
이때, 상기 X를 0.2 미만으로 하는 것이 바람직하고, 0.15 이하로 하는 것이 보다 바람직하다.
이와 같이 Ge의 농도가 20% 미만, 특히 15% 이하이면, 전위가 충분히 적은 Si1- XGeX층으로 할 수 있다.
또한, 상기 보호층으로서 실리콘 단결정층, 아모르퍼스 실리콘층, 폴리 실리콘층, 또는 실리콘 산화막층 중 적어도 하나를 형성하는 것이 바람직하다.
보호층이 이들 층이라면, 보호층으로서 충분히 기능을 하고, 기상성장법 등에 의해 용이하게 형성할 수 있다. 또한, 실리콘 산화막층이라면, 열산화에 의해 형성할 수도 있고, 접합 후에 BOX(Buried OXide: 매입 산화막)층으로서 이용할 수도 있다.
그리고 상기 이온 주입을 상기 보호층의 표면에 수직 방향으로 할 수도 있다.
이온 주입시에 발생하는 채널링 방지를 위해서는 이온주입을 비스듬한 방향으로 실시하는 것이 좋지만, 주입 깊이 분포의 면 내 균일성이 악화한다. 본 발명과 같이 보호층을 형성하고, 이온주입을 보호층의 표면에 수직한 방향으로 수행하면, 이온 주입 깊이의 면 내 균일성을 높일 수 있고, 양질의 이온 주입층을 형성할 수 있다. 특히, 보호층이 실리콘 산화막층, 아모르퍼스 실리콘층, 폴리 실리콘층 등이라면, 채널링의 발생을 효과적으로 방지할 수 있다.
이 경우, 상기 세척 후의 본드 웨이퍼의 보호층 표면과 상기 베이스 웨이퍼와의 밀착을 통해 절연막을 상기 베이스 웨이퍼의 표면에만 형성시키는 것이 바람직하다.
이과 같이, 보호층과 베이스 웨이퍼의 표면에만 형성된 절연막과의 계면이 접합면이면, 그 접합면에서 미끄럼이 발생하기 쉬우므로, 후공정에서 열산화막의 형성에 의해 Ge농도가 높아진 농축 SiGe층의 격자 완화가 행해지기 쉽고, 농축 SiGe층 중의 전위 발생을 억제할 수 있다.
이 경우, 상기 베이스 웨이퍼로서 실리콘 단결정 웨이퍼 또는 절연성 웨이퍼를 이용하는 것이 바람직하다.
이와 같이 베이스 웨이퍼가 실리콘 단결정 웨이퍼라면, 열산화나 기상성장법 등으로 용이하게 절연막을 형성할 수 있고, 그 절연막을 통해 본드 웨이퍼의 보호층 표면과 밀착할 수 있다. 또한, 용도에 따라서, 본드 웨이퍼의 보호층을 직접, 석영, 탄화규소, 알루미나, 다이아몬드 등의 절연성 베이스 웨이퍼에 접합할 수도 있다.
이 경우, 상기 박리층의 표면을 열산화하여 SiGe층의 Ge를 농축할 때의 온도를 900℃ 이상으로 하는 것이 바람직하다.
이와 같이, 박리층 표면의 열산화 온도를 900℃ 이상으로 하면, 산화막과 SiGe층과의 계면에 Ge의 석출 발생을 방지할 수 있다.
또한, 상기 박리층의 표면을 열산화하여 표면의 Si층을 열산화막으로 할 때의 온도를 1000℃ 이하로 하는 것이 바람직하다.
이와 같이 박리층의 표면을 열산화하여 표면의 Si층을 열산화막으로 할 때의 온도를 1000℃ 이하로 하면, 박리층의 표면 Si층에 잔류하는 이온주입에 의한 데미지가, 형성되는 열산화막에 흡수될 때에, OSF(Oxidation induced Stacking Fault:산소유기 적층결함) 등의 결함 발생을 방지할 수 있다.
본 발명에 따라, SiGe층 표면에 보호막을 형성한 후, 그 보호막을 제1 세정액으로 보호막이 잔존하도록 세척하면, 세척 시에 SiGe층은 보호되어 있어 표면 거침을 방지할 수 있다. 뿐만 아니라, 보호막은 제1 세정액으로 약간 에칭 제거되므로 세척효과를 높일 수 있고, 접합면의 결합력 저하를 방지할 수 있다.
또한, 상기 제1 세정액으로 세척한 적층기판을 상기 보호막을 에칭 가능하고, 제1 세정액보다도 상기 보호막에 대한 에칭 레이트가 작은 제2 세정액으로 상기 보호막을 제거하여 상기 SiGe층을 노출시키도록 세척하면, SiGe층은 에칭 레이트가 작은 제2 세정액에 의해 표면 거침을 일으키지 않도록 에칭되므로, 접합면이 되는 SiGe층의 표면 거침을 방지하면서 세척효과를 매우 높일 수 있고, 접합면의 결합력 저하를 방지할 수 있다.
뿐만 아니라, 상기 세척방법을 이용하여 세척된 SiGe층 또는 보호막의 표면과 다른 기판과의 표면을 직접 또는 절연막을 사이에 두고 접합시키면, 접합면의 표면 거침으로 인한 결합력 저하가 방지되고, 그 다음 공정에서 접합면에서의 박리와 같은 불량이 발생하지 않고, 접합 기판의 제조 수율 향상에 크게 기여한다.
또한, 본 발명에 따라, 본드 웨이퍼가 되는 실리콘 단결정 웨이퍼의 표면에 Si1-XGeX층(0<X<1), 보호층을 순차적으로 형성한 후, 보호층을 통하여 수소이온 또는 희가스이온 중 적어도 하나를 주입함으로써 이온 주입층을 형성하고, 그 다음 그 이온 주입층이 형성된 본드 웨이퍼를 세척하면, 세척에 의한 Si1 - XGeX층의 표면 거침을 보호층으로 방지하면서 이온 주입시에 주입 표면에 부착하는 유기물이나 금속 불순물을 제거할 수 있으므로, 박리 열처리 후의 접합면에서의 보이드나 블리스터 발생을 방지할 수 있다. 또한, 세척 후의 본드 웨이퍼의 보호층 표면과 베이스 웨이퍼를 절연막을 사이에 두거나 직접 밀착시키면, 보호층과 베이스 웨이퍼와의 계면에 미끄럼이 발생하기 쉬어지고, 그 다음 박리층 표면을 열산화하여 열산화막을 형성할 때에 Si1 - XGeX층에서 Ge가 농축되어 형성된 농축 SiGe층은 전위 발생이 억제되면서 격자 완화가 충분히 행해진 것이 된다. 따라서, 그 표면에 양질의 왜곡 Si층을 에피택셜 성장시킬 수 있다.
이하에는 본 발명의 실시형태에 대하여 설명하지만, 본 발명은 이것에 한정되는 것은 아니다.
상기한 바와 같이 왜곡 Si층을 형성할 때에, 본드 웨이퍼가 되는 실리콘 기판상에 형성한 SiGe층 표면을 산화막을 사이에 두고 다른 실리콘 기판과 접합시키는 방법을 이용한 경우, 접합 전에 접합면의 표면 파티클이나 오염물을 제거하기 위해서, 통상의 실리콘 기판의 세척에 이용되는 SC-1 세정 등을 SiGe층에 실시하면 Ge의 에칭 레이트는 Si의 에칭 레이트보다 크기 때문에, 세척 후의 표면 거칠기가 실리콘 표면에 SC-1 세정을 실시한 경우와 비교해 거칠어지고, 이 표면 거칠기는 Ge 농도가 높아짐에 따라 커진다. Ge농도는 높은 것이 왜곡 Si층의 휨을 크게 할 수 있으므로, SiGe층의 Ge농도는 높은 것이 바람직하지만, 세척 후의 표면 거칠기가 더 커져 버린다. 이와 같은 표면이 거칠어진 SiGe층의 표면을 베이스 웨이퍼가 되는 실리콘 기판과 산화막을 사이에 두고 접합시켜 제조한 기판은 접합면의 결합력이 저하하고, 예를 들면, 그 다음 본드 웨이퍼의 실리콘 기판의 박막화 등의 공정시에 접합면에서의 결합불량이 일어나는 원인이 되고, 접합 기판의 제조 수율의 저하를 초래한다.
이에 대해, 본 발명자들은 SiGe층 표면에 보호막을 형성한 후, 그 보호막을 제1 세정액으로 보호막이 잔존하도록 에칭 세척하면, 세척시에 SiGe층은 보호되어 있어 표면 거침을 방지할 수 있고, 뿐만 아니라 보호막은 제1 세정액으로 약간 에칭제거되므로 세척효과가 높은 것이 될 수 있고, 접합면의 결합력 저하를 방지할 수 있고, 또한, 상기 제1 세정액으로 세척한 적층기판을, 상기 보호막을 에칭할 수 있으면서 제1 세척액보다도 상기 보호막에 대한 에칭 레이트가 작은 제2 세정액으로 상기 보호막을 제거하여 상기 SiGe층을 노출시키도록 세척하면, SiGe층은 에칭 레이트가 작은 제2 세정액으로 표면 거침을 일으키지 않도록 에칭되므로, 접합면이 되는 SiGe층 표면의 표면 거침을 방지하면서 세척 효과를 대폭적으로 높일 수 있고, 접합면의 결합력 저하를 방지할 수 있다는 것을 발견하였다.
한편, 상술한 바와 같이, 이온주입 박리법을 이용하여 SOI 웨이퍼를 제작할 경우, 이온 주입시에 Si1 - XGeX층의 표면에 유기물이나 금속 불순물이 부착하여 오염된다. 또한, Si1 - XGeX층의 표면에 표면 거침도 발생하고, 이온주입 후에 Si1 - XGeX층의 표면과 베이스 웨이퍼를 산화막을 사이에 두고 밀착시킨 경우에, 박리 열처리 후의 접합면에 보이드나 블리스터 등의 결합 불량이 발생한다는 문제가 있었다.
그러나, 이 유기물나 금속 불순물의 제거를 위해서 Si1 - XGeX층의 표면에 SC-1 세정을 실시하면, 상기 이유로 세정 후의 Si1 - XGeX층 표면 거칠기가 한층 더 커지게 되고, 세척 후의 Si1 - XGeX층 등의 표면과 베이스 웨이퍼를 산화막을 사이에 두고 밀착시킨 경우에 박리 열처리 후의 접합면에 보이드나 블리스터 등의 결합 불량이 발생한다는 문제가 있다.
또한, Si1 - XGeX층을 그 위의 Si층 및 절연층을 사이에 두고 베이스 웨이퍼와 접합시킨 경우에는 Si1 - XGeX층의 Ge농도를 높인 경우에 농축 SiGe층 내의 격자완화가 충분히 행해지지 않기 때문에 전위가 발생하여 그 직상(直上) 왜곡 Si층도 결정성이 나쁜 것이 되었다.
이에 반해, 본 발명자들은 Si1 - XGeX층(0<X<1)의 표면에 보호층을 형성한 후, 보호층을 통해 수소이온 또는 희가스 이온 중 적어도 하나를 주입함으로써 이온 주입층을 형성하고, 그 다음 그 이온 주입층이 형성된 본드 웨이퍼를 세척하면, 세척에 따른 Si1 - XGeX층의 표면 거침을 보호층으로 방지하면서 이온주입시에 주입표면에 부착하는 유기물이나 금속 불순물을 제거할 수 있으므로, 박리 열처리 후의 접합면에서의 보이드나 블리스터 발생을 방지할 수 있는 것, 또는 세척 후의 본드 웨이퍼 보호층 표면과 베이스 웨이퍼를 절연 산화막을 사이에 두거나 직접 밀착시키면, 보호층과 베이스 웨이퍼와의 계면에 미끄럼이 발생하기 쉬워지고, 그 다음 박리층 표면을 열산화하여 열산화막을 형성하였을 때에 Si1 - XGeX층에서 Ge가 농축되어 형성된 농축 SiGe층은 전위발생이 억제됨과 동시에 격자완화가 충분히 행해진 것으로 되는 것을 발견하고, 본 발명을 완성시켰다.
이하에서는 본 발명의 실시 형태에 대하여 도면을 이용하여 설명한다.
도 1은 본 발명의 적층 기판의 세척공정의 일례를 나타내는 도면이다.
먼저, 도 1(a)와 같이 최표층으로서 SiGe층(2)을 갖는 적층기판(1)을 마련한다. 이 적층기판(1)은 최표층으로서 SiGe층을 가지면 특별히 제한은 없지만, 예를 들면, 실리콘 단결정 웨이퍼의 표면에 SiGe층을 에피택셜 성장시킨 것 등을 이용할 수 있다.
다음으로, 도 1(b)에 도시한 바와 같이, 이 SiGe층(2)의 표면에 보호막(3)을 형성한다. 보호막(3)으로서는, 예를 들어, 실리콘 단결정, 실리콘 다결정, 아모르퍼스 실리콘, 산화 실리콘 등으로 이루어진 것을 이용할 수 있다.
그리고, 도 1(c)에 도시한 바와 같이, 이 보호막(3)을 제1 세정액으로 세척한다. 세척은, 예를 들어, 제1 세정액에 적층기판(1)을 침적함으로써 수행할 수 있다. 제1 세정액은 보호막(3)을 에칭할 수 있는 것으로, 예를 들어, 보호막(3)이 실리콘으로 이루어지는 것이면, 제1 세정액으로서 NH4OH와 H2O2와의 혼합 수용액으로 이루어진 SC-1 세정액을 이용할 수 있다. 세척에 의해 보호막(3)은 약간 에칭되므로 세척효과를 높일 수 있다. 이때 보호막(3)이 잔존하도록 세척을 함으로써, SiGe층(2)이 보호되고, 표면 거침을 방지할 수 있기 때문에, 접합면의 결합력 저하를 방지할 수 있다.
이때, 잔존하는 보호막(3)의 두께를 1nm 이상 100nm 이하가 되도록 세척하는 것이 바람직하다. 잔존하는 보호막(3)의 두께가 1nm 이상이면, 세척 중에 SiGe층(2)의 일부가 표면에 노출하여 부분적으로 표면 거침이 발생하는 일도 없고, 세척에 의해 표면 거침으로부터 SiGe층(2)을 보호하는 데에 충분한 두께이다. 또한, 100nm 이하이면, 후공정에서 표면에 산화막을 갖는 베이스 웨이퍼와의 접합으로 왜곡 Si층을 가지는 접합 SOI 웨이퍼를 제조하는 경우에도 왜곡 Si층에서 산화막까지의 두께를 충분히 얇은 것으로 할 수 있고, SOI구조의 이점인 부유용량의 저감 효과가 충분한 것으로 할 수 있다.
이때, 잔존하는 보호막(3)의 두께는 제1 세정액의 조성 또는 온도 혹은 세척시간을 조절함으로써 용이하게 조절할 수 있다. 예를 들면, 세정액의 온도를 저온으로 하고, 세척 시간을 짧게 하면, 세척시의 에칭량을 적게 할 수 있다. 이들 조건의 조절로, 잔존하는 보호막(3)의 두께를, 예를 들어, 1nm 이상 100nm 이하로 할 수 있다.
도 2는 본 발명의 적층기판의 세척공정의 다른 일례를 나타내는 도면이다.
도 2(a)-(c)는 도 1(a)-(c)에 도시한 공정과 동일하게 수행할 수 있다. 그 다음, 도 2(d)와 같이, 제1 세정액으로 세척한 후에 잔존하는 보호막(3')을 제2 세정액으로 제거하고 SiGe층(2')을 노출시키도록 세척한다. 세척은 예를 들어, 제2 세정액에 적층기판(1')을 침적함으로써 수행할 수 있다. 제2 세정액은 보호막(3')을 에칭할 수 있으면서 제1 세정액보다도 보호막에 대한 에칭 레이트가 작은 것으로, 예를 들어 보호막(3')이 실리콘으로 이루어진 것이라면, 제2 세정액으로서 제1 세정액보다 에칭 레이트가 느려지도록 조절한 NH4OH와 H2O2의 혼합수용액으로 이루어진 SC-1 세정액을 이용할 수 있다. 이와 같이 제2 세정액으로 보호막(3')을 제거하고 SiGe층(2')을 노출시키도록 세척을 수행함으로써 SiGe층(2')은 표면 거침을 일으키지 않도록 에칭 세척되므로, 접합면이 되는 SiGe층(2') 표면의 표면 거침을 방지하면서 세척효과가 매우 높은 것으로 할 수 있고, 접합면의 결합력 저하를 확실하게 방지할 수 있다.
제2 세정액은 제1 세정액보다도 에칭 레이트가 작은 것이지만, 예를 들어 제 2세정액의 온도를 제1 세정액의 온도보다도 저온으로 하면, 제2세정액의 에칭 레이트를 SiGe층(2')의 표면 거침을 일으키지 않도록 작게 하는 것이 용이할 수 있다. 물론, 제2 세정액의 조성을 조절함으로써 에칭 레이트를 작게 할 수 있다.
도 3은 본 발명의 적층기판의 접합공정의 일례를 나타내는 도면이다. 먼저, 상술한 세척방법을 이용하여 세척된 적층기판(1'')을 준비한다. 적층기판(1'')의 최표층(4)은 SiGe층 또는 그 위에 약간 잔존한 보호막으로, 세척에 의해 표면 거침이 방지된 표면을 갖는다. 또한, 이 적층기판(1'')과 접합시키는 다른 기판(5)(베이스 웨이퍼)을 준비한다. 베이스 웨이퍼(5)는 예를 들어, 표면에 산화막을 형성한 실리콘 단결정 웨이퍼로 할 수 있고, 석영, 탄화규소, 알루미나, 다이아몬드 등의 절연성 웨이퍼일 수도 있다. 어떠한 것도 적층기판(1'')과의 접합면에서의 결합력 저하를 방지하기 위해 세척된 표면 거침이 작은 표면을 갖는 것이 바람직하다.
다음으로 이 적층기판(1'')과 베이스 웨이퍼(5)를 접합시킨다. 접합은 실온에서 수행할 수 있고, 그 다음 예를 들어, 질소 분위기하에서 대략 200-1200℃의 온도로 열처리하여 결합력을 높인다. 이와 같이 적층기판(1'')을 베이스 웨이퍼(5)와 접합시키면, 접합면의 표면 거침이나 오염에 따른 결합력 저하가 방지되고, 그 다음 공정에서 접합면에서의 박리 등의 불량이 발생하지 않고, 접합 기판의 제조 수율의 향상에 기여한다.
도 4(a)-(i)는 본 발명의 접합 웨이퍼 제조공정의 일례를 나타내는 도면이다.
먼저, 도 4(a)와 같이, 기상성장법으로 실리콘 단결정 웨이퍼(11)의 표면에 Si1-XGeX층(12)을 10-500nm 정도의 두께로 성장시킨다. 이 경우, Si1 - XGeX층(12)의 X, 즉, Ge조성을 일정하게 할 수도 있지만, 예를 들어, 성장 초기에 X=0으로 하고, 표면을 향해 X를 점차 증가시킨 경사 조성층으로 형성하면, Si1 - XGeX층에 발생하는 전위를 효과적으로 억제할 수 있다. 또한, 전위를 억제하기 위해서는 X<0.2로 하는 것이 바람직하고, X≤0.15이면 전위가 충분히 억제된 것으로 할 수 있다.
기상성장은 CVD(Chemical Vapor Deposition: 화학증착)법이나 MBE(Molecular Beam Epitaxy: 분자선 에피택시)법 등으로 행해질 수 있다. CVD법의 경우는 예를 들어, 원료가스로서 SiH4 또는 SiH2Cl2와 GeH4와의 혼합가스를 이용할 수 있다. 캐리어 가스로는 H2가 이용된다. 성장조건으로는 예를 들면, 온도 600-1,000℃, 압력 100Torr 이하로 할 수 있다.
다음으로, 도 4(b)에 도시한 바와 같이, 성장시킨 Si1 - XGeX층(12)의 표면에 보호층(13)을 형성한다. 보호층(13)으로는 실리콘 단결정층, 아모르퍼스 실리콘층, 폴리 실리콘층 또는 실리콘 산화막층 등을 이용할 수 있다. 이들 보호층은 어느 것이라도 기상 성장법으로 형성할 수 있다. 보호층이 실리콘 산화막층이라면, 열산화로 형성하는 것도 가능하고, 접합 후에 BOX(Buried OXide: 매입산화막)층으로서 이용할 수도 있다. 또한, 보호층이 실리콘 단결정층인 경우는, 후공정으로 Ge가 농축된 SiGe층으로서 이용할 수 있다. 보호층(13)의 두께에 대해서는 접합면에서 미끄럼이 충분히 발생할 정도의 두께인 것이 바람직하다. 예를 들면, 보호층(13)이 실리콘 산화막층이라면 두께 100nm 이하, 바람직하게는 50nm 이하이면 무관하다.
그리고, 도 4(c)에 도시한 바와 같이, 상기 보호층(13)을 통해 수소이온 또는 희가스이온 중 적어도 하나를 소정 도우즈 량으로 주입하여 실리콘 단결정 웨이퍼(11)의 내부에 이온 주입층(14)을 형성한다. 이 경우, 이온 주입 깊이는 주입 에너지의 크기에 의존하기 때문에, 소정의 주입 깊이가 되도록 주입 에너지를 설정하면 된다. 또한, 본 발명에서의 이온 주입 깊이는 본드 웨이퍼인 실리콘 단결정 웨이퍼(11) 내부까지로 할 수도 있고, 본드 웨이퍼와 Si1 - XGeX층(12)의 계면, 또는 후술하는 바와 같이 Si1 - XGeX층(12)의 내부까지로 할 수도 있다. 결국, 접합 후의 박리층으로서 Si1 - XGeX층(12)의 적어도 일부가 베이스 웨이퍼로 이설되면 무관하다.
또한, 이온 주입을 보호층(13)의 표면에 수직한 방향에서부터 행하면, 채널링을 방지하고, 이온 주입 깊이의 면내 균일성을 높일 수 있고, 양질의 이온 주입층(14)을 형성할 수 있다. 특히 보호층(13)이 실리콘 산화막층, 아모르퍼스 실리콘층, 폴리 실리콘층 등이라면, 채널링의 발생을 유효하게 방지할 수 있다.
다음으로, 도 4(d)에 도시한 바와 같이, 본드 웨이퍼를 세척하는 것으로 보호층(13)의 표면을 세척하고, 표면의 유기물이나 금속 불순물을 제거한다. 이 세척은 예를 들어, 상기한 본 발명의 적층기판의 세척공정의 일례인 도 1(c)에 도시한 보호막의 세척과 동일한 것이어도 무관하다. 세척은 Si 웨이퍼의 세척에서 일반적으로 이용되는 조건과 동일한 조건의 SC-1 세정으로 수행할 수 있고, SC-1 세정과 SC-2 세정(HCl과 H2O2의 혼합수용액으로 세척)을 적절하게 조합하여 수행할 수도 있다. 또한, 이들 세척에 황산과산화수소수 세척(H2SO4와 H2O2의 혼합수용액으로 세척)이나 오존수 세척을 조합함으로써, 유기물 제거효과를 높일 수도 있다. 표면에 Si1 -XGeX층(12)이 노출되어 있는 경우는 상기와 같은 실리콘 기판의 일반적인 세척을 수행하면 Si1 - XGeX층(12)의 표면에 표면 거침이 발생하나, 본 발명에서는 Si1 - XGeX층(12)이 보호층(13)으로 보호되어 있어 표면 거침은 발생하지 않는다. 따라서, 후공정에서의 보이드, 블리스터 등의 결합 불량의 발생을 방지할 수 있다.
이때, 별도 마련한 베이스 웨이퍼(15)에도 동일한 세척을 수행할 수 있다. 상기 마련한 베이스 웨이퍼(15)는, 실리콘 단결정 웨이퍼들이라면, 표면에 실리콘 산화막(16)을 형성한 것이다. 형성하는 실리콘 산화막(16)은, 최종적으로 접합 웨이퍼가 완성하였을 때에는 BOX층이 되므로, 고품질의 것을 얻기 위해서 열산화로 형성하는 것이 바람직하다. 또한, 베이스 웨이퍼(15)로서 석영, 탄화규소, 알루미나, 다이아몬드 등의 절연성 웨이퍼를 사용하는 경우는 반드시 표면에 실리콘 산화막(16)을 형성할 필요는 없지만, CVD법 등으로 실리콘 산화막을 형성할 수도 있다.
다음으로, 도 4(e)에 도시한 바와 같이, 보호막(13)의 표면과 베이스 웨이퍼(15)의 표면을 실리콘 산화막(16)을 사이에 두고 실온에서 밀착시킨다. 상술한 바와 같이, 베이스 웨이퍼(15)가 석영 등의 절연성 웨이퍼라면 보호층(13)과 베이스 웨이퍼(15)를 직접 밀착시킬 수도 있다. 이 경우, 보호층(13)과 실리콘 산화막(16) 또는 절연성 베이스 웨이퍼(15)와의 계면이 접합면이 되기 때문에, 그 접합면에서 미끄럼이 발생하기 쉽고, 후공정에서 열산화막(18)의 형성으로 Ge농도가 높아진 농축 SiGe층(19)의 격자완화가 행해지기 쉽고, 농축 SiGe층(19) 중의 전위 발생을 억제할 수 있다.
다음으로, 도 4(f)에 도시한 바와 같이, 예를 들어 500℃ 이상의 열처리(박리 열처리)를 가함으로써 이온 주입층(14)을 벽개면으로서 박리한다. 이로써, 실리콘 단결정 웨이퍼의 일부(17)와 Si1 - XGeX층(12) 및 보호층(13)이 박리층으로서 베이스 웨이퍼 측으로 이설된다.
또한, 도 4(e)에 도시한 보호층(13)의 표면과 베이스 웨이퍼(15)의 표면을 밀착시키는 공정의 전처리로서, 양 웨이퍼의 밀착에 제공되는 면을 플라즈마 처리하여 밀착강도를 높이면, 밀착 후의 박리 열처리를 행함이 없이 이온 주입층(14)에서 기계적으로 박리할 수도 있다.
이어서, 도 4(g)에 도시한 바와 같이, 베이스 웨이퍼 측에 이설된 박리층의 표면을 열산화하여 열산화막(18)을 형성한다. 이때의 열산화는 박리층의 실리콘층(17)과 Si1 - XGeX층(12)의 일부까지 수행한다. 이 경우, 박리층인 Si1 - XGeX층(12)의 일부가 열산화되면, Ge는 산화막 중에는 거의 흡수되지 않기 때문에, 열산화된 부분에 존재한 Ge는 열산화되어 있지 않은 부분으로 이동하고, Ge가 농축된 농축 SiGe층(19)이 형성된다. 또한, 보호층(13)이 실리콘 단결정 층인 경우는 보호층(13)도 Ge가 농축된 SiGe층(19)의 일부로서 이용할 수 있다. 이상과 같이 Si1 - XGeX층(12)을 산화함으로써 농축 SiGe층(19) 중의 Ge 농도가 높아져 농축 SiGe층(19) 중에는 보다 강한 휘어짐(압축휨)이 발생하지만, 농축 SiGe층(19)의 부근에는 화학적 결합이 완전하지 않은 접합 계면이 존재하기 때문에, 그 계면에서 농축 SiGe층(19)의 휨을 완화할 수 있는 미끄럼이 발생하고, 농축 SiGe층(19)의 전위 발생을 억제하면서 격자완화가 달성된다.
이 경우, 실리콘(17)의 표면에는 이온 주입에 의한 데미지가 잔류하고 있어, 박리층 표면을 직접 1000℃보다 고온에서 열산화하면 OSF가 발생하기 쉽기 때문에, 실리콘층(17)의 열산화의 경우에는 데미지층이 열산화막으로 들어갈 때까지는 1000℃ 이하, 바람직하게는 950℃ 이하의 온도에서 열산화하거나, 박리면을 조금 연마(터치 폴리쉬)한 후에 열산화하는 것이 바람직하다.
한편, Si1 - XGeX층(12)을 열산화하는 경우에는, 상술한 바와 같이, Ge는 산화막 안으로 거의 흡수되지 않기 때문에 열산화로 농축 SiGe층(19) 중에 농축되지만, 열산화 온도가 900℃ 미만에서는 열산화막(18)과 농축 SiGe층(19)의 계면에 Ge 석출이 발생하기 쉽기 때문에, 산화온도를 900℃ 이상, 바람직하게는 1000℃ 이상으로 하는 것이 바람직하다. 또한, 산화 후에 Ar, H2, N2 등의 비산화성 분위기에서의 열처리를 추가함으로써 Ge를 확산시키고, 깊이 방향에서 Ge농도가 균일하게 되도록 할 수도 있다.
즉, 실리콘 단결정 웨이퍼(11)의 내부에 이온 주입층을 형성하여 박리를 수행하고, 박리층 표면이 실리콘 층(17)인 경우는 실리콘층(17) 전체가 열산화막으로 변화할 때까지 1000℃ 이하, 바람직하게는 950℃ 이하의 온도로 열처리를 하고, 그 다음에 실리콘층(17)의 하부에 있는 Si1 - XGeX층(12)의 열처리를 할 때에는 900℃ 이상, 바람직하게는 1000℃ 이상의 온도로 산화하는 공정이 적절하다.
다음에, 도 4(h)에 도시한 바와 같이, 형성된 열산화막(18)을 제거하여 격자완화된 농축 SiGe층(19)을 노출한다. 열산화막 제거에는 HF수용액을 사용할 수 있다.
마지막으로, 도 4(i)에 도시한 바와 같이, 노출한 농축 SiGe층(19)의 표면에 기상 성장법으로 실리콘 단결정층(20)을 에피택셜 성장한다. 에피택셜성장은 CVD법이나 MBE법 등으로 수행할 수 있다. CVD법의 경우는 예를 들면, 원료가스로서 SiH4 또는 SiH2Cl2를 이용할 수 있다. 성장조건으로는 온도 600-1000℃, 압력100 Torr 이하로 할 수 있다. 형성된 실리콘 단결정층(20)은, 그 하층인 농축 SiGe층(19)과의 격자정수의 차이로 인해, 인장 휨을 내재하는 왜곡 Si층으로 된다. 전위가 적은 양질의 농축 SiGe층(19) 상에 형성되어 있기 때문에, 양질의 왜곡 Si층으로 된다. 에피택셜 성장하는 실리콘 단결정층(20)의 두께는, 효과적인 휨과 디바이스 제작시의 가공성 및 품질을 확보하기 위해, 10-50nm 정도로 하는 것이 바람직하다.
다음으로, 도 5(a)-(i)는 본 발명의 접합 웨이퍼의 제조공정의 다른 일례를 도시하는 도면이다. 도 5(a), (b)의 실리콘 단결정 웨이퍼(11') 표면에의 Si1 - XGeX층(12')의 형성 및 보호층(13')의 형성은 도 4(a), (b)와 동일한 공정으로 수행할 수 있다.
다음으로, 도 5(c)에 도시한 바와 같이, 상기 보호층(13')을 통하여 소정 도우즈 량으로 수소이온 또는 희가스 이온 중 적어도 하나를 주입하여 Si1 - XGeX층(12') 내부에 이온 주입층(14')을 형성한다. 이 경우, Si1 - XGeX층(12')과 실리콘 단결정 웨이퍼(11')와의 계면에 이온 주입층(14')을 형성할 수 있다. 이온 주입 깊이는 주입 에너지의 크기에 의존하므로, 소정의 주입 깊이가 되도록 주입에너지를 설정하면 된다.
다음으로, 도 5(d), (e)에 도시한 바와 같이, 보호층(13')의 표면을 세척하고, 표면의 유기물이나 금속 불순물을 제거한다. 이 세척도 상술한 도 1(c)에 나타낸 보호막의 세척과 동일한 것이어도 된다. 별도로 마련한 베이스 웨이퍼(15')에도 동일한 세척을 수행한다. 그리고, 보호층(13')의 표면과 베이스 웨이퍼(15')의 표면을 실리콘 산화막(16')을 사이에 두거나 직접 실온에서 밀착시킨다. 이들 공정은 도 4(d), (e)와 동일한 공정으로 수행할 수 있다.
다음으로, 도 5(f)에 도시한 바와 같이, 예를 들어 500℃ 이상의 열처리(박리 열처리)를 가함으로써 이온 주입층(14')을 벽개면으로서 박리한다. 이로 인해, Si1-XGeX층의 일부 또는 전부(17') 및 보호층(13')이 베이스 웨이퍼측으로 이설된다. 역시, 이 경우도, 보호층(13')의 표면과 베이스 웨이퍼(15')의 표면을 밀착시키는 공정의 전처리로서, 양 웨이퍼의 밀착되는 면을 플라즈마 처리함으로써 밀착강도를 높이고, 박리 열처리를 수행함이 없이 이온 주입층(14')에서 기계적으로 박리할 수도 있다.
다음으로, 도 5(g)에 도시한 바와 같이 베이스 웨이퍼측에 이설된 Si1-XGeX층(17')의 표면을 열산화하여 열산화막(18')을 형성한다. 이 경우, 열산화막(18')의 형성으로 Ge가 농축된 농축 SiGe층(19')이 형성된다. 또한, 보호층(13')이 실리콘 단결정층인 경우는 보호층(13')도 Ge가 농축된 SiGe층(19')의 일부로서 이용할 수 있다. 농축 SiGe층(19') 중에는 보다 강한 휘어짐(압축 휨)이 발생하지만, 농축 SiGe층(19') 부근에는 접합 계면이 존재하므로, 그 계면에서 농축 SiGe층(19')의 휨을 완화할 수 있는 미끄럼이 발생하고, 농축 SiGe층(19')의 전위 발생을 억제하면서 격자완화가 달성된다.
이 경우도, 상술한 바와 같이 Ge는 산화막 중에 거의 흡수되지 않기 때문에 열산화로 농축 SiGe층(19') 중에 농축되지만, 열처리 온도가 900℃ 미만에서는 열산화막(18')과 농축 SiGe층(19') 계면에 Ge의 석출이 발생하기 쉬워지기 때문에, 산화 온도를 900℃ 이상, 바람직하게는 1000℃ 이상으로 하는 것이 바람직하다.
또한, 이설된 Si1 - XGeX층(17') 표면의 데미지층을 터치 폴리쉬한 후, 산화 온도를 900℃ 이상, 바람직하게는 1000℃ 이상으로 이설된 Si1 - XGeX층(17')을 열산화하여 Ge의 농축을 수행하는 것이 바람직하다. 이 경우, 박리층 표면에는 Si층이 없고, OSF가 발생하는 등의 문제는 발생하지 않기 때문에, 바로 1000℃ 이상의 온도에서 열처리를 해도 지장이 없다.
다음으로, 도 5(h)에 도시한 바와 같이, 형성된 열산화막(18')을 제거하여 격자완화된 농축 SiGe층(19')을 노출한다. 열산화막(18')의 제거에는 HF수용액을 이용할 수 있다.
그리고, 마지막으로, 도 5(i)에 도시한 바와 같이, 노출한 농축 SiGe층(19') 표면에 기상성장법으로 실리콘 단결정층(20')을 에피택셜 성장한다. 이와 같이 형성된 실리콘 단결정층(20')은 그 하층인 농축 SiGe층(19')과의 격자정수의 차이로, 인장 휨을 내재하는 왜곡 Si층으로 된다. 전위가 적은 양질의 농축 SiGe층(19') 상에 형성되어 있기 때문에, 양질의 왜곡 Si층이 된다. 에피택셜 성장하는 실리콘 단결정층(20')의 두께는 효과적인 휨과 디바이스 제작시의 가공성 및 품질을 확보하기 위해, 10-50nm 정도로 하는 것이 바람직하다.
도 1은 본 발명의 적층기판의 세척공정의 일례를 나타내는 도면이다.
도 2는 본 발명의 적층기판의 세척공정의 다른 일례를 나타내는 도면이다.
도 3은 본 발명의 적층기판의 접합공정을 나타내는 도면이다.
도 4는 본 발명의 접합 웨이퍼 제조공정의 일례를 나타내는 도면이다.
도 5는 본 발명의 접합 웨이퍼의 제조공정의 다른 일례를 나타내는 도면이다.
도 6은 실시예 1, 2 및 비교예 1-3의 샘플 웨이퍼와 베이스 웨이퍼를 접합시킨 경우의 표면에너지 값을 나타내는 도면이다.
도 7은 SC-1 세정액의 액 온도를 변화시킨 경우의 실시예 3과 비교예 4의 샘플 웨이퍼 최표층의 에칭량을 나타내는 도면이다.
이하, 본 발명의 실시예 및 비교예에 의해 본 발명을 구체적으로 설명하지만, 본 발명은 이들에 한정되는 것은 아니다.
(실시예 1, 2, 비교예 1-3)
직경 200nm의 실리콘 단결정 웨이퍼 표면(경면 연마면)에 하기의 표 1에 나 타낸 바와 같이 Ge 농도가 5% 또는 15%인 SiGe층을 에피택셜법으로 50nm만 퇴적하고, 그것을 최표층으로 한 것(비교예 1, 2)과, 또한 그 위에 보호막으로서 보호 실리콘층을 에피택셜법으로 20nm만 퇴적하고, 그것을 최표층으로 한 것(실시예 1, 2)의 총 4 종류의 샘플 웨이퍼를 제조하였다. 또한, 대조용으로서, 상기 에피택셜 층을 형성하지 않는 통상의 경면 연마 실리콘 단결정 웨이퍼(비교예 3)도 마련하였다.
이들 5 종류의 샘플 웨이퍼의 최표층 표면과, 별도 마련한 실리콘 단결정 베이스 웨이퍼(두께 400nm의 열산화막 부착)에 대하여, 하기 조건으로 SC-1 세정을 한 후에 실온에서 접합하고, 350℃, 2시간의 열처리(질소분위기 하)를 한 후, 결합력에 비례하는 접합 계면의 표면 에너지를 면도칼 삽입법에 따라 평가하였다.
SiGe층(50nm) 보호Si층(20nm) 웨이퍼 구조(표면으로부터)
실시예 1 있음 : Ge 5% 있음 보호 Si/SiGe/Si 웨이퍼
실시예 2 있음 : Ge15% 있음 보호 Si/SiGe/Si 웨이퍼
비교예 1 있음 : Ge 5% 없음 SiGe/Si 웨이퍼
비교예 2 있음 : Ge15% 없음 SiGe/Si 웨이퍼
비교예 3 없음 없음 Si 웨이퍼
<SC-1 세정조건>
조성 29wt% NH4OH : 30wt% H2O2 : H2O = 1:1:5(용량비)
액 온도 80℃
세척시간 3분
SC-1 세정 후 각 샘플 웨이퍼의 중심부 부근에서의 최표면층 1㎛각, 10㎛각의 표면 거칠기의 RMS(Root Mean Square : 제곱평균평방근) 값을 AFM(Atomic Force Microscope:원자간력 현미경)으로 측정한 결과와, 각 샘플 웨이퍼를 베이스 웨이퍼와 접합한 경우의 표면 에너지를 면도칼 삽입법으로 측정한 결과를 표 2 및 도 6에 나타낸다. 또한, 샘플 웨이퍼의 최표층의 막 두께를 SC-1 세정 전후에 측정하고, 세척에 의한 최표층의 에칭량을 산출한 결과를 표 3에 나타낸다.
세척 후의 표면 거칠기(RMS값)(nm) 표면에너지 (J/㎡)
1㎛각 10㎛각
실시예 1 0.129 0.087 1.949
실시예 2 0.144 0.087 1.9
비교예 1 0.157 0.103 1.777
비교예 2 0.209 0.121 1.578
비교예 3 - - 1.911
표층막 두께(nm) 에칭량(nm)
세척 전 세척 후
실시예 1 18.93 17.39 1.54
실시예 2 20.53 18.72 1.81
비교예 1 46.43 43.99 2.44
비교예 2 50.11 45.23 4.88
표 2에 나타낸 바와 같이, 세척 후의 표면 거칠기에 대해서, 비교예 1, 2의 값에 대해 실시예 1, 2 값은 작고, 예를 들어, Ge농도 15%로 비교하면 실시예 2에서는 1㎛각의 RMS 값은 0.144nm이었으나, 비교예 2에서는 0.209nm로 큰 차이가 있었다. 이 결과로부터, 실시예 1, 2 값에서는 세척에 의한 최표층의 표면 거침이 방지되어 있음을 알 수 있다. 또한, 표면에너지에 관해서도 표 2 및 도 6에 나타낸 바와 같이, 비교예 1, 2의 값에 비해 실시예 1, 2의 값은 크고, 예를 들어, 비교예 2의 1.578J/㎡에 대해 실시예 2에서는 1.9J/㎡이고, 비교예 3의 SiGe층이 없는 경우의 값인 1.911J/㎡와 동등한 양호한 값이었다. 이 결과로부터, 세척에 의한 접합면에서의 결합력 저하가 방지되어 있음을 알 수 있다.
또한, 표 3에 나타낸 바와 같이, 동일 세척조건이더라도 실시예 1, 2의 에칭량은 비교예 1, 2에 비해 작고, 표면 거칠기가 큰 샘플에서는 에칭 레이트가 높은 것을 확인할 수 있다.
(실시예 3, 비교예 4)
표 1에서 나타낸 실시예 2와 동일 조건으로 제조된 샘플 웨이퍼(실시예 3)와, 비교예 2와 동일 조건으로 제작된 샘플 웨이퍼(비교예 4)를 이용하여, 상술한 SC-1 세정조건 중의 액 온도만을 25℃, 50℃, 80℃로 변화시켜 SC-1 세정을 행하고, 각 샘플 웨이퍼의 최표층의 에칭 량을 비교하였다. 그 결과를 표 4 및 도 7에 나타낸다. 표 4 및 도 7로부터, 어떠한 액 온도에서도 실시예 3의 경우가 비교예 4보다 에칭 량이 적고, 뿐만 아니라 액 온도가 높아지면서 두 경우의 차이가 커졌다. 또한, SC-1 세정액의 액 온도를 낮게 함으로써 에칭량을 적게 할 수 있고, 액 온도의 조절로 에칭량을 조절할 수 있다는 것을 확인할 수 있었다.
에칭 량(nm)
25℃ 50℃ 80℃
실시예 3 0.06 0.41 1.81
비교예 4 0.09 1.01 4.88
다음으로, 실시예 2의 샘플 웨이퍼(보호 Si층: 20nm)에 대해, 액 온도 80℃의 SC-1 세척을 10분간 수행하고, 표층부인 Si층을 약 18nm 제거한 후, 이어서 그것보다 저온인 액 온도 50℃의 SC-1 세척을 6분간 수행함에 의해 SiGe층을 노출시켰다. 노출한 SiGe층의 표면 거칠기를 실시예 1, 2와 마찬가지로 AFM에 따라 측정하였다. 또한, 실시예 1, 2와 동일한 방법으로 표면에너지를 측정하였다. 그 결과, 표면 거칠기는 1㎛각, 10㎛각에서 각각 0.15nm, 0.09nm이었다. 또한, 표면 에너지는 1.88J/㎡로, 실시예 2와 거의 동등한 양호한 결과가 얻어졌다.
(실시예 4)
직경 200mm인 실리콘 단결정 웨이퍼의 표면에 CVD법으로 Si0 .97Ge0 .03층(X=0.03)을 약 150nm 성장시키고, 그 표면에 CVD법으로 실리콘 단결정 보호층을 50nm 형성하였다. 이 실리콘 단결정 보호층을 통해 수소이온(H+)을 주입에너지 40keV, 도우즈 량 5×1016atoms/㎠의 조건으로 이온 주입하고, 실리콘 단결정 웨이퍼의 표층부에 이온 주입층을 형성하였다. 수소이온 주입 후, 실리콘 단결정 보호층 표면에 120℃, 5분간의 황산과산화수소수 세척을 수행하고, 이어서 80℃, 3분간 SC-1 세척을 행하였다. 그 다음, 동일 조건으로 세척을 행한 400nm의 열산화막이 부착된 실리콘 단결정 베이스 웨이퍼와 실온에서 밀착시키고, 아르곤 분위기 하에서 500℃, 30분 박리 열처리를 수행하여 이온 주입층에서 박리하고, 실리콘 단결정 보호층 및 Si0 .97Ge0 .03층과 실리콘층의 일부를 베이스 웨이퍼 측으로 이설시켰다. 다음에 950℃로 열산화를 행하고, 실리콘층을 열산화한 후, 이어서 온도를 1100℃로 올려 Si0 .97Ge0 .03층의 일부를 열산화함으로써, Ge농도가 20% 이상인 농축 SiGe층을 형성하였다. 그 다음 5%HF 수용액으로 산화막을 제거하고, 농축 SiGe층을 노출시키고, 그 표면에 CVD법으로 실리콘층을 50nm 두께만큼 에피택셜 성장시켰다.
이와 같이 제작한 접합 웨이퍼를 20장 마련하고, 표면을 육안으로 보이드 및 블리스터의 발생 수를 세어 본 결과, 한 웨이퍼당 보이드 및 블리스터의 발생 수는 약 0.5개이었다.
(실시예 5)
직경 200nm인 실리콘 단결정 웨이퍼의 표면에 CVD법으로 Si0 .97Ge0 .03층(X=0.03)을 약 150nm 성장시키고, 그 표면에 CVD법으로 아모르퍼스 실리콘 보호층을 50nm 형성하였다. 이 아모르퍼스 실리콘 보호층을 통해 수소이온(H+)을 주입에너지 40keV, 도우즈 량 5×1016atoms/㎠의 조건으로 이온주입하고, 실리콘 단결정 웨이퍼의 표층부에 이온 주입층을 형성하였다. 수소이온 주입 후, 아모르퍼스 실리콘 보호층 표면에 80℃, 3분간 SC-1 세정, 80℃, 3분간 SC-2 세정, 80℃, 3분간 SC-1 세정을 순서대로 수행하였다. 그 다음, 동일 조건으로 세척을 행한 400nm의 열산화막이 부착된 실리콘 단결정 베이스 웨이퍼와 실온에서 밀착시키고, 아르곤 분위기 하에서 500℃, 30분 박리 열처리를 수행하여 이온 주입층에서 박리하고, 아모르퍼스 실리콘 보호층 및 Si0 .97Ge0 .03층과 실리콘층의 일부를 베이스 웨이퍼 측으로 이설시켰다. 다음에 950℃로 열산화를 행하고, 실리콘층을 열산화한 후, 그 다음 온도를 1100℃로 올려 Si0 .97Ge0 .03층의 일부를 열산화함으로써, Ge농도가 20% 이상인 농축 SiGe층을 형성하였다. 그 다음 5% HF 수용액으로 산화막을 제거하고, 농축 SiGe층을 노출시키고, 그 표면에 CVD법으로 실리콘층을 50nm 두께만큼 에피택셜 성장시켰다.
이와 같이 제조한 접합 웨이퍼를 20장 마련하고, 표면을 육안으로 보이드 및 블리스터의 발생 수를 세어 본 결과, 한 웨이퍼당 보이드 및 블리스터의 발생 수는 약 0.8개이었다.
(실시예 6)
직경 200mm인 실리콘 단결정 웨이퍼의 표면에 CVD법으로 Si0.97Ge0.03층(X=0.03)을 약 150nm 성장시키고, 그 표면에 CVD법으로 실리콘 단결정 보호층을 50nm 형성하였다. 이 실리콘 단결정 보호층을 통해 수소이온(H+)을 주입에너지 15keV, 도우즈 량 5×1016atoms/㎠의 조건으로 이온주입하고, Si0 .97Ge0 .03층의 내부에 이온 주입층을 형성하였다. 수소이온 주입 후, 실리콘 단결정 보호층 표면에 120℃, 5분간의 황산과산화수소수 세척을 행하고, 계속하여 80℃, 3분간의 SC-1 세척을 행하였다. 그 다음, 동일 조건으로 세척을 한 400nm의 열산화막이 부착된 실리콘 단결정 베이스 웨이퍼와 실온에서 밀착시키고, 아르곤 분위기 하에서 500℃, 30분의 박리 열처리를 수행하여 이온 주입층에서 박리하고, 실리콘 단결정 보호층 및 Si0.97Ge0.03층의 일부를 베이스 웨이퍼 측으로 이설시켰다. 다음에 1100℃로 열산화를 행하고, Si0 .97Ge0 .03층의 일부를 열산화하였다. 그 다음 5% HF 수용액으로 산화막을 제거하고, 농축 SiGe층을 노출시키고, 그 표면에 CVD법으로 실리콘층을 50nm두께만큼 에피택셜 성장시켰다. 이와 같이 제조한 접합 웨이퍼를 20장 마련하고, 표면을 육안으로 보이드 및 블리스터의 발생 수를 세어 본 결과, 한 웨이퍼당 보이드 및 블리스터의 발생 수는 약 0.5개이었다.
(비교예 5)
직경 200mm인 실리콘 단결정 웨이퍼의 표면에 CVD법으로 Si0 .97Ge0 .03층을 약 150nm 성장시켰다. 이 Si0 .97Ge0 .03층을 통해 수소이온(H+)을 주입 에너지 40keV, 도우즈 량 5×1016atoms/㎠의 조건으로 이온 주입하고, 실리콘 단결정 웨이퍼의 표층에 이온 주입층을 형성하였다. 수소이온 주입 후, Si0 .97Ge0 .03층 표면에 120℃, 5분간 황산과산화수소수 세척을 행하고, 이어서 80℃, 3분간 SC-1 세정을 하였다. 그 다음, 동일 조건으로 세척을 한 400nm의 열산화막이 부착된 실리콘 단결정 베이스 웨이퍼와 실온에서 밀착시키고, 아르곤 분위기 하에서 500℃, 30분의 박리 열처리를 수행하여 이온 주입층으로 박리하고, Si0 .97Ge0 .03층과 실리콘층의 일부를 베이스 웨이퍼 측으로 이설시켰다. 그 다음 1200℃로 수소 어닐링함으로써, 결합강도를 높임과 동시에 표면을 평탄화하였다.
이와 같이 제조한 접합 웨이퍼를 20장 마련하고, 표면을 육안으로 보이드 및 블리스터의 발생 수를 세어 본 결과, 한 웨이퍼당 보이드 및 블리스터의 발생 수는 약 8개이었다.
즉, 본 발명에 따라 제조한 접합 웨이퍼는 보이드 및 블리스터의 발생 수가 현저하게 작고, 본 발명의 효과가 확인되었다.
또한, 본 발명은 상기 실시형태에 한정되는 것은 아니다. 상시 실시형태는 단지 예시로서, 본 발명의 특허청구범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 갖고, 동일한 작용 효과를 나타내는 것은 어떠한 것이라도 본 발명의 기술적 범위에 포함된다.
본 발명에 따르면, 적어도 최표층으로서 SiGe층을 가지는 적층기판을 세척할 때에 발생하는 SiGe층의 표면 거침을 방지할 수 있고, 그 다음의 접합기판의 제조에 있어서 접합면의 결합력 저하를 방지할 수 있다.
나아가, 이온주입 박리법을 이용하여 접합 웨이퍼를 제조할 경우, 이온 주입에 따른 Si1-XGeX층 표면에 부착한 유기물이나 금속 불순물 등의 오염이나 표면 거침에 의한 접합면에서의 보이드나 블리스터 등의 결합 불량의 발생을 방지하고, Si1 -XGeX층에서의 전위발생을 방지할 수 있다.

Claims (16)

  1. 적어도 최표층으로 SiGe층을 갖는 적층기판의 세척방법에 있어서, 적어도 상기 SiGe층의 표면에 보호막을 형성하고, 그 다음에 상기 보호막을 에칭 가능한 제1 세정액으로 상기 보호막이 잔존하도록 상기 적층기판을 세척하는 것을 특징으로 하는 적층기판의 세척방법.
  2. 제 1항에 있어서,
    제1 세정액의 조성 또는 온도 혹은 세척시간을 조절함에 의해 상기 잔존하는 보호막의 두께를 조절하는 것을 특징으로 하는 적층기판의 세척방법.
  3. 제 1항 또는 제 2항에 있어서,
    상기 잔존하는 보호막의 두께를 1nm 이상 100nm 이하가 되도록 세척하는 것을 특징으로 하는 적층기판의 세척방법.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 보호막을 Si로 이루어진 것으로 하고, 제1 세정액을 NH4OH와 H2O2와의 혼합수용액으로 이루어진 것을 특징으로 하는 적층기판의 세척방법.
  5. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 제1 세정액으로 세척한 적층기판을, 상기 보호막을 에칭 가능하고 제1 세정액보다도 상기 보호막에 대한 에칭 레이트가 적은 제2 세정액으로 상기 보호막을 제거하고 상기 SiGe층을 노출시키도록 세척하는 것을 특징으로 하는 적층기판의 세척방법.
  6. 제 5항에 있어서,
    제2 세정액을 NH4OH와 H2O2와의 혼합수용액으로 이루어진 것을 특징으로 하는 적층기판의 세척방법.
  7. 제 5항 또는 제 6항에 있어서,
    제2 세정액의 온도를 제1 세정액의 온도보다도 저온으로 하는 것을 특징으로 하는 적층기판의 세척방법.
  8. 제 1항 내지 제 7항 중 어느 한 항에 기재된 적층기판의 세척방법을 이용하여 세척된 적층기판의 최표층인 SiGe층 또는 보호막의 표면과 다른 기판의 표면을 직접 혹은 절연막을 사이에 두고 접합하는 것을 특징으로 하는 기판의 접합방법.
  9. 접합 웨이퍼의 제조방법에 있어서, 적어도 본드 웨이퍼로 되는 실리콘 단결 정 웨이퍼의 표면에 Si1 - XGeX층(0<X<1)을 형성하고, 그 Si1 - XGeX층의 표면에 보호층을 형성하고, 그 보호층을 통하여 수소이온 또는 희가스이온 중 적어도 하나를 주입함으로써 이온 주입층을 형성하고, 그 이온 주입층이 형성된 본드 웨이퍼를 세척하고, 그 세척 후의 본드 웨이퍼의 보호층 표면과 베이스 웨이퍼를 절연막을 사이에 두거나 또는 직접 밀착시키고, 그 다음 상기 이온 주입층에서 박리를 행하고, 상기 박리에 의해 베이스 웨이퍼 측에 이설한 박리층의 표면을 열산화하여 열산화막을 형성하고, 그 형성한 열산화막을 제거함으로써 Ge가 농축된 농축 SiGe층을 노출시키고, 그 노출한 농축 SiGe층의 표면에 실리콘 단결정층을 에피택셜 성장시키는 것을 특징으로 하는 접합 웨이퍼의 제조방법.
  10. 제 9항에 있어서,
    상기 X를 0.2 미만으로 하는 것을 특징으로 하는 접합 웨이퍼의 제조방법.
  11. 제 9항 또는 제 10항에 있어서,
    상기 보호층으로서 실리콘 단결정층, 아모르퍼스 실리콘층, 폴리 실리콘층, 또는 실리콘 산화막층 중 적어도 하나를 형성하는 것을 특징으로 하는 접합 웨이퍼의 제조방법.
  12. 제 9항 내지 제 11항 중 어느 한 항에 있어서,
    상기 이온 주입을 상기 보호층의 표면에 수직한 방향에서 수행하는 것을 특징으로 하는 접합 웨이퍼의 제조방법.
  13. 제 9항 내지 제 12항 중 어느 한 항에 있어서,
    상기 세척 후의 본드 웨이퍼의 보호층 표면과 상기 베이스 웨이퍼와의 밀착에 사이에 두는 절연막을 상기 베이스 웨이퍼의 표면에만 형성시키는 것을 특징으로 하는 접합 웨이퍼의 제조방법.
  14. 제 9항 내지 제 13항 중 어느 한 항에 있어서,
    상기 베이스 웨이퍼로서 실리콘 단결정 웨이퍼 또는 절연성 웨이퍼를 이용하는 것을 특징으로 하는 접합 웨이퍼의 제조방법.
  15. 제 9항 내지 제 14항 중 어느 한 항에 있어서,
    상기 박리층의 표면을 열산화하여 SiGe층의 Ge를 농축할 때의 온도를 900℃ 이상으로 하는 것을 특징으로 하는 접합 웨이퍼의 제조방법.
  16. 제 9항 내지 제 15항 중 어느 한 항에 있어서,
    상기 박리층의 표면을 열산화하여 표면의 Si층을 열산화막으로 할 때의 온도를 1000℃이하로 하는 것을 특징으로 하는 접합 웨이퍼의 제조방법.
KR1020067004789A 2003-09-10 2004-09-07 적층기판의 세척방법, 기판의 접합방법 및 접합 웨이퍼의제조방법 KR101142138B1 (ko)

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