KR20070002799A - Method for fabricating semiconductor device - Google Patents

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KR20070002799A
KR20070002799A KR1020050058472A KR20050058472A KR20070002799A KR 20070002799 A KR20070002799 A KR 20070002799A KR 1020050058472 A KR1020050058472 A KR 1020050058472A KR 20050058472 A KR20050058472 A KR 20050058472A KR 20070002799 A KR20070002799 A KR 20070002799A
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황창연
최익수
이홍구
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주식회사 하이닉스반도체
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Abstract

A method for manufacturing a semiconductor device is provided to keep a loss amount of a substrate in a uniform range under bit line contact hole and storage node contact hole opening processes by removing the residues of a buffer oxide layer using a blanket etch process. A plurality of gate patterns are formed on a semiconductor substrate(201). A spacer insulating layer is formed on the gate pattern. A spacer(207) is formed at both sidewalls of the gate pattern by performing a blanket etch on the spacer insulating layer. At this time, a portion of the substrate is exposed to the outside between the gate patterns. An etch stop layer(208) is formed on the entire surface of the resultant structure.

Description

반도체 소자 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}Semiconductor device manufacturing method {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}

도 1a 내지 도 1d는 종래기술에 따른 반도체 소자의 제조 공정을 나타낸 단면도.1A to 1D are cross-sectional views illustrating a manufacturing process of a semiconductor device according to the prior art.

도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 제조 공정을 나타낸 단면도.2A to 2D are cross-sectional views illustrating a manufacturing process of a semiconductor device according to the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

201 : 반도체 기판 202 : 게이트 절연막201: semiconductor substrate 202: gate insulating film

203 : 폴리실리콘막 204 : 텅스텐 실리사이드층203: polysilicon film 204: tungsten silicide layer

205 : 하드마스크 질화막 206 : 버퍼 산화막205 hard mask nitride film 206 buffer oxide film

207 : 스페이서 208 : 식각 정지막207 spacer 208 etching stop film

209 : 층간절여막 210 : 랜딩 플러그 콘택 마스크209: interlayer film 210: landing plug contact mask

본 발명은 반도체 소자 제조 기술에 관한 것으로, 특히 반도체소자의 랜딩플러그콘택 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor device manufacturing technology, and more particularly, to a method for manufacturing a landing plug contact of a semiconductor device.

일반적으로, 반도체 소자 제조시, 트랜지스터의 소스/드레인에 연결된 콘택(contact)을 통해 캐패시터 및 비트라인과의 전기적 동작이 가능하다.In general, in the manufacture of semiconductor devices, electrical operation with capacitors and bit lines is possible through contacts connected to the source / drain of the transistor.

그리고, 최근에는 반도체 소자의 집적도가 증가함에 따라 게이트라인과 같은 전도라인 간의 간극이 좁아지고 있으며, 이에 따라 콘택 공정 마진이 줄어들고 있다. 이러한 콘택 공정 마진을 확보하기 위하여 자기정렬콘택(Self Aligned Contact; SAC) 공정을 진행하고 있다. In recent years, as the degree of integration of semiconductor devices increases, gaps between conductive lines such as gate lines have narrowed, and thus, contact process margins have decreased. In order to secure such a contact process margin, a self aligned contact (SAC) process is being performed.

그리고, 최근에는 반도체 장치가 고집적화되면서 반도체장치 제조 공정시 종횡비(Aspect ratio)는 점점 증가하게 된다.In recent years, as semiconductor devices have been highly integrated, aspect ratios have gradually increased in the semiconductor device manufacturing process.

도 1a 내지 도 1d는 종래기술에 따른 반도체 소자의 제조 공정을 나타낸 단면도이다.1A to 1D are cross-sectional views illustrating a manufacturing process of a semiconductor device according to the prior art.

상기 종래기술에 따른 반도체 소자의 제조 공정은 우선, 도 1a에 도시된 바와 같이, 반도체 기판(101)에 활성영역과 소자분리영역을 정의하는 소자분리막을 형성한 후, 상기 소자분리막이 형성된 기판 상에 게이트 절연막(102), 폴리실리콘막(103), 텅스텐 실리사이드층(104) 및 하드마스크 질화막(105)를 순차적으로 증착한다.In the manufacturing process of the semiconductor device according to the prior art, first, as shown in FIG. The gate insulating film 102, the polysilicon film 103, the tungsten silicide layer 104, and the hard mask nitride film 105 are sequentially deposited.

이어서, 상기 폴리실리콘막(103), 텅스텐 실리사이드층(104) 및 하드마스크 질화막(105)을 선택적 식각하여 복수개의 게이트 패턴을 형성하고, 상기 게이트 패턴이 형성된 기판에 라이트 옥시데이션(Light Oxidation) 공정을 진행하여 상기 폴 리실리콘막(103) 및 상기 텅스텐 실리사이드층(104)의 양측벽 및 상기 게이트 패턴의 형성으로 인해 노출된 영역의 상기 게이트 절연막(102) 상에 버퍼 산화막(106)을 형성시킨다.Subsequently, the polysilicon layer 103, the tungsten silicide layer 104, and the hard mask nitride layer 105 are selectively etched to form a plurality of gate patterns, and a light oxidization process is performed on the substrate on which the gate patterns are formed. A buffer oxide film 106 is formed on both sides of the polysilicon film 103 and the tungsten silicide layer 104 and the gate insulating film 102 in the exposed region due to the formation of the gate pattern. .

이때, 상기 게이트 패턴의 형성으로 인해 노출된 영역의 상기 게이트 절연막(102)과 상기 게이트 절연막(102) 상에 형성된 버퍼 산화막(106)은 동일한 산화막으로써, 이후, 버퍼 산화막(106)으로 통칭한다.In this case, the gate insulating film 102 and the buffer oxide film 106 formed on the gate insulating film 102 in the exposed region due to the formation of the gate pattern are the same oxide film, which will be referred to as a buffer oxide film 106.

이어서, 비트라인 콘택이 연결될 BLC 노드 지역을 오픈하는 이온주입 방지막(107)를 형성한 후, 상기 BLC 노드 지역의 상기 기판에 불순물 이온주입 공정을 수행하여 할로 불순물영역을 형성한다.Subsequently, after forming the ion implantation prevention layer 107 that opens the BLC node region to which the bit line contact is to be connected, an impurity ion implantation process is performed on the substrate in the BLC node region to form a halo impurity region.

다음으로, 도 1b에 도시된 바와 같이, 상기 이온주입 방지막(107)을 제거한 후, 상기 이온주입 방지막(107)의 제거 공정으로 인한 이물질을 제거하기 위하여 BOE 세정 공정을 진행한다.Next, as shown in FIG. 1B, after the ion implantation prevention layer 107 is removed, a BOE cleaning process is performed to remove the foreign matter caused by the removal process of the ion implantation prevention layer 107.

이때, 불순물이 주입된 막과 그렇지 않은 막의 식각 선택비의 차이에 의해 상기 BLC 노드 지역의 상기 버퍼 산화막(106)에 손실(Loss)이 발생하게 된다. 따라서, 상기 BLC 노드 지역의 상기 버퍼 산화막(106)과 스토리지 노드 콘택과 연결될 SNC 노드 지역의 상기 버퍼 산화막(106)의 두께가 차이가 나게 된다. 즉, 상기 BLC 노드 지역의 상기 버퍼 산화막(106)의 두께가 상기 손실(Loss)로 인하여 얇아지게 되는 것이다.At this time, a loss (Loss) occurs in the buffer oxide layer 106 in the BLC node region due to the difference in the etching selectivity between the impurity-implanted film and the non-implanted film. Accordingly, the thickness of the buffer oxide layer 106 in the BLC node region and the buffer oxide layer 106 in the SNC node region to be connected to the storage node contact are different. That is, the thickness of the buffer oxide layer 106 in the BLC node region becomes thin due to the loss.

다음으로, 도 1c에 도시된 바와 같이, 상기 BOE 세정 공정을 수행한 상기 기판 상에 스페이서용 절연막을 증착한 후, 건식 식각 공정을 수행하여 상기 게이트 패턴의 양측벽에 스페이서(108)를 형성한다. 그리고, 상기 버퍼 산화막(106)은 잔류한다.Next, as shown in FIG. 1C, after depositing an insulating film for a spacer on the substrate on which the BOE cleaning process is performed, a spacer is formed on both sidewalls of the gate pattern by performing a dry etching process. . The buffer oxide film 106 remains.

이어서, 상기 스페이서(108)가 형성된 기판 상에 랜딩 플러그 콘택(LPC)의 식각정지막(109)을 증착한 후, 층간절연막(110)을 증착한다.Subsequently, the etch stop layer 109 of the landing plug contact LPC is deposited on the substrate on which the spacer 108 is formed, and then the interlayer dielectric layer 110 is deposited.

이때, 상기 식각정지막(109)은 상기 BLC 노드 지역의 상기 버퍼 산화막(106)의 손실로 인해 상기 BLC 노드 지역과 상기 SNC 노드 지역에서 두께차가 발생하게 된다.In this case, the etch stop layer 109 causes a thickness difference between the BLC node region and the SNC node region due to the loss of the buffer oxide layer 106 of the BLC node region.

이어서, 상기 층간절연막(110)에 대한 화학적기계적연마(CMP) 공정을 수행하여 상기 게이트 패턴의 상부 표면을 노출시킨다.Subsequently, a chemical mechanical polishing (CMP) process is performed on the interlayer insulating layer 110 to expose an upper surface of the gate pattern.

다음으로, 도 1d에 도시된 바와 같이, 랜딩 플러그 콘택 형성 공정을 수행하기 위해 상기 BLC 노드 지역 및 상기 SNC 노드 지역을 오픈하는 랜딩 플러그 콘택 마스크(111)을 형성한 후, 상기 BLC 노드 지역 및 상기 SNC 노드 지역의 상기 층간절연막(110)을 제거한다.Next, as shown in FIG. 1D, after forming the landing plug contact mask 111 that opens the BLC node region and the SNC node region to perform a landing plug contact forming process, the BLC node region and the The interlayer insulating film 110 in the SNC node region is removed.

이어서, 상기 BLC 노드 지역 및 상기 SNC 노드 지역의 상기 식각정지막(109)을 제거한다.Subsequently, the etch stop layer 109 of the BLC node region and the SNC node region is removed.

이때, 상기 식각정지막(109)은 상기 BLC 노드 지역과 상기 SNC 노드 지역에서 두께차가 있기 때문에 상기 식각정지막(109)의 식각 공정시, 상기 BLC 노드 지역과 SNC 노드 지역간의 상기 반도체 기판(101)의 손실(Loss)차가 발생하게 된다.In this case, since the etch stop layer 109 has a thickness difference between the BLC node region and the SNC node region, the semiconductor substrate 101 between the BLC node region and the SNC node region during the etching process of the etch stop layer 109. ), A loss (Loss) difference occurs.

따라서, 상기 손실차는 반도체 소자의 특성을 저하시키는 요인이 된다.Therefore, the said loss difference becomes a factor which reduces the characteristic of a semiconductor element.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 자기정렬콘택 식각 공정을 적용하여 랜딩 플러그 콘택을 제조할 때, SNC 노드 지역과 BLC 노드 지역간 잔류하는 버퍼 산화막의 두께 차이로 인해 초래되는 반도체기판의 손실량의 불균일을 방지할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, which is caused by the difference in the thickness of the buffer oxide film remaining between the SNC node region and the BLC node region when manufacturing a landing plug contact by applying a self-aligned contact etching process. SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a semiconductor device capable of preventing the variation of the loss amount of the semiconductor substrate.

상기의 목적을 달성하기 위한 본 발명의 일측면에 따르면, 반도체 기판 상부에 복수의 게이트 패턴을 형성하는 단계, 상기 게이트 패턴 상부에 스페이서용 절연막을 형성하는 단계, 상기 스페이서용 절연막에 대해 블랭킷 식각을 진행하여 상기 게이트 패턴의 양측벽에 접하는 스페이서를 형성하는 동시에 상기 게이트 패턴 사이의 반도체 기판의 표면을 노출시키는 단계,상기 스페이서를 포함한 전면에 식각 정지막을 형성하는 단계, 상기 식각 정지막 상에 상기 게이트 패턴 사이를 채우는 층간절연막을 형성하는 단계, 상기 게이트 패턴의 상부 표면이 드러날때까지 상기 층간절연막을 평탄화시키는 단계, 상기 층간절연막에 대해 자기정렬콘택 식각을 진행하여 상기 게이트 패턴 사이에 콘택홀을 형성하는 단계, 상기 콘택홀 바닥의 식각 정지막을 식각하여 상기 콘택홀 아래의 반도체 기판의 표면을 노출시키는 단계 및 상기 콘택홀에 매립되는 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 제조 방법이 제공된다.According to an aspect of the present invention for achieving the above object, forming a plurality of gate patterns on the semiconductor substrate, forming a spacer insulating film on the gate pattern, blanket etching the spacer insulating film Forming a spacer in contact with both sidewalls of the gate pattern and simultaneously exposing a surface of the semiconductor substrate between the gate patterns; forming an etch stop layer on the entire surface including the spacer, and forming the spacer on the etch stop layer Forming an interlayer insulating layer to fill the patterns; planarizing the interlayer insulating layer until the upper surface of the gate pattern is exposed; and performing a self-aligned contact etching on the interlayer insulating layer to form contact holes between the gate patterns. And etching the etch stop layer at the bottom of the contact hole. A method of manufacturing a semiconductor device is provided that includes exposing a surface of a semiconductor substrate below the contact hole, and forming a contact plug embedded in the contact hole.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 제조 공정을 나타낸 단면도이다.2A to 2D are cross-sectional views illustrating a manufacturing process of a semiconductor device according to the present invention.

상기 본 발명에 따른 반도체 소자의 제조 공정은 우선, 도 2a에 도시된 바와 같이, 반도체 기판(201)에 활성영역과 소자분리영역을 정의하는 소자분리막을 형성한 후, 상기 소자분리막이 형성된 기판 상에 게이트 절연막(202), 폴리실리콘막(203), 텅스텐 실리사이드층(204) 및 하드마스크 질화막(205)를 순차적으로 증착한다.In the manufacturing process of the semiconductor device according to the present invention, first, as shown in FIG. The gate insulating film 202, the polysilicon film 203, the tungsten silicide layer 204, and the hard mask nitride film 205 are sequentially deposited.

이때, 상기 폴리실리콘막(203)은 200Å∼1000Å의 두께, 상기 텅스텐실리사이드층(204)은 500Å∼1500Å의 두께, 상기 하드마스크 질화막(205)은 1000Å∼1500Å의 두께로 형성한다.In this case, the polysilicon film 203 has a thickness of 200 kPa to 1000 kPa, the tungsten silicide layer 204 has a thickness of 500 kPa to 1500 kPa, and the hard mask nitride film 205 has a thickness of 1000 kPa to 1500 kPa.

이어서, 상기 폴리실리콘막(203), 텅스텐 실리사이드층(204) 및 하드마스크 질화막(205)을 선택적 식각하여 복수개의 게이트 패턴을 형성하고, 상기 게이트 패턴이 형성된 기판에 라이트 옥시데이션(Light Oxidation) 공정을 진행하여 상기 폴리실리콘막(203) 및 상기 텅스텐 실리사이드층(204)의 양측벽 및 상기 게이트 패턴의 형성으로 인해 노출된 영역의 상기 게이트 절연막(202) 상에 버퍼 산화막(206)을 형성시킨다.Subsequently, the polysilicon layer 203, the tungsten silicide layer 204, and the hard mask nitride layer 205 are selectively etched to form a plurality of gate patterns, and a light oxidization process is performed on the substrate on which the gate patterns are formed. A buffer oxide film 206 is formed on both sides of the polysilicon film 203 and the tungsten silicide layer 204 and the gate insulating film 202 in the exposed region due to the formation of the gate pattern.

이때, 상기 게이트 패턴 형성 공정시, 상기 하드마스크 질화막(205)은 500W ∼1000W의 파워, 30mtorr∼70mtorr의 압력 및 CF4/CHF3/O2/Ar의 혼합가스를 이용한 레시피로 식각한다.At this time, during the gate pattern forming process, the hard mask nitride film 205 is etched with a recipe using a power of 500 W to 1000 W, a pressure of 30 mtorr to 70 mtorr, and a mixed gas of CF 4 / CHF 3 / O 2 / Ar.

또한, 텅스텐실리사이드(204)와 폴리실리콘(203)의 식각은 500W∼1000W의 파워, 4mtorr∼50mtorr의 압력 및 C2F6/NF3/Cl2/O2/N2/He/HBr의 혼합가스를 이용하여 식각한다.In addition, the etching of the tungsten silicide 204 and the polysilicon 203 is performed at a power of 500 W to 1000 W, a pressure of 4 mtorr to 50 mtorr, and a mixture of C 2 F 6 / NF 3 / Cl 2 / O 2 / N 2 / He / HBr. Etch using gas.

그리고, 상기 게이트 패턴의 형성으로 인해 노출된 영역의 상기 게이트 절연막(202)과 상기 게이트 절연막(202) 상에 형성된 버퍼 산화막(206)은 동일한 산화막으로써, 이후, 버퍼 산화막(206)으로 통칭한다.In addition, the gate insulating film 202 and the buffer oxide film 206 formed on the gate insulating film 202 in the exposed region due to the formation of the gate pattern are the same oxide film, which will be referred to as a buffer oxide film 206.

이어서, 비트라인 콘택이 연결될 BLC 노드 지역을 오픈하는 이온주입 방지막을 형성한 후, 상기 BLC 노드 지역의 상기 기판에 불순물 이온주입 공정을 수행하여 할로 불순물영역을 형성한다.Subsequently, after forming an ion implantation prevention layer for opening a BLC node region to which a bit line contact is to be connected, an impurity ion implantation process is performed on the substrate of the BLC node region to form a halo impurity region.

이어서, 상기 이온주입 방지막을 제거한 후, 상기 이온주입 방지막의 제거 공정으로 인한 이물질을 제거하기 위하여 BOE 세정 공정을 진행한다.Subsequently, after the ion implantation prevention film is removed, a BOE cleaning process is performed in order to remove foreign substances due to the removal process of the ion implantation prevention film.

이때, 불순물이 주입된 막과 그렇지 않은 막의 식각 선택비의 차이에 의해 상기 BLC 노드 지역의 상기 버퍼 산화막(206)에 손실(Loss)이 발생하게 된다. 따라서, 상기 BLC 노드 지역의 상기 버퍼 산화막(206)과 스토리지 노드 콘택과 연결될 SNC 노드 지역의 상기 버퍼 산화막(206)의 두께가 차이가 나게 된다. 즉, 상기 BLC 노드 지역의 상기 버퍼 산화막(206)의 두께가 상기 손실(Loss)로 인하여 얇아지게 되는 것이다.At this time, a loss (Loss) occurs in the buffer oxide layer 206 in the BLC node region due to the difference in the etching selectivity between the impurity-implanted film and the non-implanted film. Thus, the thickness of the buffer oxide layer 206 of the BLC node region and the buffer oxide layer 206 of the SNC node region to be connected to the storage node contact are different. That is, the thickness of the buffer oxide layer 206 in the BLC node region becomes thin due to the loss.

다음으로, 도 2b에 도시된 바와 같이, 상기 BOE 세정 공정을 수행한 상기 기판 상에 스페이서용 절연막인 산화막을 50Å∼200Å 두께로 증착한다.Next, as illustrated in FIG. 2B, an oxide film, which is an insulating film for a spacer, is deposited to a thickness of 50 μs to 200 μs on the substrate on which the BOE cleaning process is performed.

이어서, 자기정렬콘택(SAC) 식각의 레시피를 이용한 블랭킷 식각(Blanket Etch)을 진행하여 상기 SNC 노드 지역과 상기 BLC 노드 지역에 형성된 상기 버퍼 산화막(206)을 제거한다.Subsequently, a blanket etching is performed using a recipe of self-aligned contact (SAC) etching to remove the buffer oxide layer 206 formed in the SNC node region and the BLC node region.

상기의 블랭킷 식각으로 게이트 패턴의 양측벽에는 스페이서(207)가 형성되고, 상기 SNC 노드 지역과 상기 BLC 노드 지역에 형성된 상기 버퍼 산화막(206)의 제거로 인해 상기 반도체기판(201)의 표면이 드러난다.Spacers 207 are formed on both sidewalls of the gate pattern by the blanket etching, and the surface of the semiconductor substrate 201 is exposed due to the removal of the buffer oxide layer 206 formed in the SNC node region and the BLC node region. .

위와 같이, 본 발명은 이온주입공정후 세정 공정에 의해 발생하는 SNC 노드지역과 BLC 노드 지역에서의 상기 버퍼 산화막(206)의 두께 차이를 해결하기 위해 블랭킷 식각 공정을 진행하여 BLC 노드 지역 및 SNC 노드 지역 상부에 잔류하고 있는 모든 버퍼 산화막(206)을 제거해준다.As described above, the present invention performs a blanket etching process to solve the difference in thickness of the buffer oxide film 206 in the SNC node region and the BLC node region generated by the cleaning process after the ion implantation process, the BLC node region and SNC node It removes all the buffer oxide film 206 remaining in the upper region.

이때, 블랭킷 식각 공정시 자기정렬콘택식각(SAC)의 레피시를 이용하는 이유는 상기 버퍼 산화막(206)의 두께 차이로 인해 SNC 노드 지역과 BLC 노드 지역에서 상기 반도체 기판(201)의 식각 손실량의 불균일이 발생하는 것을 방지하기 위한 것으로, 이러한 자기 정렬 콘택 식각 공정의 레시피를 적용하면 상기 반도체 기판(201)과의 높은 선택비에 의해 상기 반도체 기판(201)의 식각 손실은 SNC 노드지역과 BLC 노드 지역에서 차이가 없이 균일해진다.In this case, the reason for using the self-aligned contact etching (SAC) during the blanket etching process is the non-uniformity of the etching loss of the semiconductor substrate 201 in the SNC node region and the BLC node region due to the thickness difference of the buffer oxide film 206. In order to prevent this from occurring, when the recipe of the self-aligned contact etching process is applied, the etching loss of the semiconductor substrate 201 may be reduced by the high selectivity with respect to the semiconductor substrate 201. It becomes uniform without any difference.

바람직하게, 자기 정렬 콘택 식각 공정의 레시피를 이용한 블랭킷 식각 공정은, 15mtorr∼50mtorr의 압력에서 1000W∼2000W의 파워, C4F8/C5F8/C4F6/CH2F2/Ar/O2/Co/N2의 혼합가스를 이용한 레시피로 진행하고, 이러한 레시피로 블랭킷 식각을 진행하면 상기 반도체 기판(201)과의 선택비를 50:1 이상(50:1∼100:1)으로 확보할 수 있다.Preferably, the blanket etching process using the recipe of the self-aligned contact etching process, the power of 1000W to 2000W at a pressure of 15mtorr to 50mtorr, C 4 F 8 / C 5 F 8 / C 4 F 6 / CH 2 F 2 / Ar Proceeding to a recipe using a mixed gas of / O 2 / Co / N 2 , and blanket etching with such a recipe, the selectivity to the semiconductor substrate 201 is 50: 1 or more (50: 1 to 100: 1). It can be secured by

그리고, 상기 블랭킷 식각 공정후에 NF3/He/O2의 혼합가스를 이용한 후처리 공정을 수행하여 반도체 기판(201)의 손실을 제거한다.After the blanket etching process, a post-treatment process using a mixed gas of NF 3 / He / O 2 is performed to remove the loss of the semiconductor substrate 201.

다음으로, 도 2c에 도시된 바와 같이, 상기 스페이서(207)이 형성된 기판 전체 구조에 랜딩 플러그 콘택(LPC) 식각 정지막(208)을 증착한다. 이때, 상기 식각 정지막(208)은 후속 랜딩 플러그 콘택 형성을 위한 자기 정렬 콘택 식각 공정시 정지가 가능하도록 100Å∼300Å 두께를 갖는 질화막으로 형성한다. Next, as shown in FIG. 2C, a landing plug contact (LPC) etch stop layer 208 is deposited on the entire structure of the substrate on which the spacers 207 are formed. In this case, the etch stop layer 208 is formed of a nitride film having a thickness of 100 to 300 Å to allow a stop during the self-aligned contact etching process for forming a subsequent landing plug contact.

이어서, 상기 식각 정지막(208) 상에 층간절연막(209)를 증착한 후, 상기 층간절연막(209)에 대한 화학적기계적연마(CMP) 공정을 수행하여 상기 식각 정지막(208) 상부를 노출시킨다.Subsequently, after the interlayer insulating layer 209 is deposited on the etch stop layer 208, a chemical mechanical polishing (CMP) process is performed on the interlayer insulating layer 209 to expose an upper portion of the etch stop layer 208. .

이때, 상기 층간절연막(209)은 BPSG막을 5000Å∼8000Å 두께로 형성한 것이며, BPSG막 증착 후에 습식 어닐(Wet anneal)공정을 진행하여 복수의 게이트 패턴 사이에 상기 BPSG막이 충분히 갭필되도록 한다. 그리고, 상기 층간절연막(209)의 화학적기계적연마(CMP) 공정은 상기 게이트 패턴의 상기 하드마스크 질화막(205) 위에서 정지하는 조건(Stop On gate hard mask nitride)으로 진행한다.In this case, the interlayer insulating film 209 is formed with a BPSG film having a thickness of 5000 kPa to 8000 kPa, and after deposition of the BPSG film, a wet annealing process is performed to sufficiently fill the BPSG film between the gate patterns. In addition, the chemical mechanical polishing (CMP) process of the interlayer insulating layer 209 proceeds to a condition of stopping on the hard mask nitride layer 205 of the gate pattern (Stop On gate hard mask nitride).

다음으로, 도 2d에 도시된 바와 같이, 평탄화된 상기 층간절연막(209) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 랜딩 플러그 콘택 마스크(210)를 형성한 후, 랜딩 플러그 콘택 마스크(210)를 식각 장벽으로 이용한 자기 정렬 콘택 식각('LPC SAC 식각'이라고 함)으로 복수의 게이트 패턴 사이의 상기 층간절연막(209)을 식각하여 게이트 패턴 사이의 반도체 기판(201)의 표면 상부를 개방시키는 랜딩 플러그 콘택홀을 형성한다. 이때, 상기 식각 정지막(208)은 자기 정렬 콘택 식각시 정지막 역할을 하며, 랜딩 플러그 콘택홀 형성후 상기 식각 정지막(208)을 식각하여 상기 반도체 기판(201)의 표면을 개방시킨다.Next, as shown in FIG. 2D, a photoresist film is coated on the planarized interlayer insulating film 209 and patterned by exposure and development to form a landing plug contact mask 210, and then a landing plug contact mask 210. Is a self-aligned contact etch (called 'LPC SAC etching') using an etch barrier to etch the interlayer insulating layer 209 between the plurality of gate patterns to open the upper surface of the semiconductor substrate 201 between the gate patterns. A plug contact hole is formed. In this case, the etch stop layer 208 serves as a stop layer when etching the self-aligned contact, and forms the landing plug contact hole to etch the etch stop layer 208 to open the surface of the semiconductor substrate 201.

위와 같은 LPC SAC 식각을 이용한 랜딩 플러그 콘택 식각 공정시, 감광막을 이용한 랜딩 플러그 콘택 마스크(210)외에도 하드마스크 질화막과 하드마스크 폴리실리콘막의 적층을 콘택 마스크로 이용할 수도 있다.In the landing plug contact etching process using the above LPC SAC etching, in addition to the landing plug contact mask 210 using the photosensitive film, a stack of a hard mask nitride film and a hard mask polysilicon film may be used as a contact mask.

먼저, 랜딩 플러그 콘택홀을 형성하기 위한 자기 정렬 콘택 식각은 1000W∼2000W의 파워, 15mtorr∼50mtorr의 압력 및 C4F8/C5F8/C4F6/CH2F2/Ar/O2/Co/N2의 혼합가스를 이용한 레시피로 진행한다.First, the self-aligned contact etch for forming the landing plug contact hole has a power of 1000 W to 2000 W, a pressure of 15 mtorr to 50 mtorr, and C 4 F 8 / C 5 F 8 / C 4 F 6 / CH 2 F 2 / Ar / O Proceed to the recipe using a mixed gas of 2 / Co / N 2 .

그리고, 상기 식각 정지막(208)의 식각은 300W∼700W의 파워, 25mtorr∼50mtorr의 압력 및 CF4/CHF3/Ar의 혼합가스를 이용한 레시피로 진행한다. 이러한 식각 정지막(208) 식각시 SNC 노드 지역 및 BLC 노드 지역의 상기 반도체 기판(201)의 표면이 완전히 개방되는데, 이때 미리 상기 버퍼 산화막(206)을 제거한 상태이므로 상기 식각 정지막(208) 식각시 발생하는 SNC 노드와 BLC 노드간 반도체 기판(201)의 손실 차이를 제거할 수 있다.The etch stop film 208 is etched using a power of 300 W to 700 W, a pressure of 25 mtorr to 50 mtorr, and a mixed gas of CF 4 / CHF 3 / Ar. When the etch stop layer 208 is etched, the surface of the semiconductor substrate 201 in the SNC node region and the BLC node region is completely opened. In this case, since the buffer oxide layer 206 is removed in advance, the etch stop layer 208 is etched. The loss difference of the semiconductor substrate 201 between the SNC node and the BLC node generated at the time can be eliminated.

이어서, 도면에 도시하지는 않았으나, 랜딩 플러그 콘택 마스크를 스트립한 다. 여기서, 랜딩 플러그 콘택 마스크를 스트립할 때, 랜딩 플러그 콘택홀 형성시 발생된 폴리머도 동시에 제거할 수 있다.Subsequently, although not shown in the figure, the landing plug contact mask is stripped. Here, when stripping the landing plug contact mask, the polymer generated during the formation of the landing plug contact hole may be removed at the same time.

또한, 스트립 공정 후에 추가로 세정(Cleaning) 공정을 진행하여 스트립 공정 후에 잔류하고 있는 폴리머를 제거하여 랜딩 플러그 콘택홀의 바닥면적을 증가시킬 수도 있다. 이러한 세정 공정은 H2SO4+H2O2, 또흔 300:1 BOE를 이용하여 진행한다.In addition, the cleaning process may be further performed after the strip process to remove polymer remaining after the strip process, thereby increasing the bottom area of the landing plug contact hole. This cleaning process is carried out using H 2 SO 4 + H 2 O 2 , or else 300: 1 BOE.

이어서, 랜딩 플러그 콘택홀을 채울때까지 폴리실리콘막을 500Å∼2000Å 두께로 증착하고, 화학적기계적연마(CMP) 공정 또는 에치백 공정을 진행하여 랜딩 플러그 콘택(Landing Plug Contact)을 형성한다.Subsequently, the polysilicon film is deposited to a thickness of 500 kPa to 2000 kPa until the landing plug contact hole is filled, and then a landing plug contact is formed by performing a chemical mechanical polishing (CMP) process or an etch back process.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 살펴본 바와 같이, 본 발명은 이온주입공정후 세정 공정에 의해 발생하는 SNC 노드지역과 BLC 노드 지역에서의 상기 버퍼 산화막의 두께 차이를 해결하기 위해 블랭킷 식각 공정을 진행하여 BLC 노드 지역 및 SNC 노드 지역 상부에 잔류하고 있는 버퍼 산화막을 제거한다.As described above, the present invention performs a blanket etching process to solve the difference in the thickness of the buffer oxide film in the SNC node region and the BLC node region generated by the cleaning process after the ion implantation process BLC node region and SNC node Remove the buffer oxide film remaining on the top of the area.

따라서, 후속 비트라인 콘택홀 및 스토리지 노드 콘택홀 오픈시 반도체 기판의 손실량을 균일하게 맞출수 있는 것이다.Therefore, the loss amount of the semiconductor substrate can be uniformly matched during the subsequent opening of the bit line contact hole and the storage node contact hole.

상기 반도체 기판의 균일한 손실량은 반도체 소자의 특성을 개선시키며, 수율 향상 및 소자 안정화를 얻는 효과를 갖는다.The uniform loss amount of the semiconductor substrate improves the characteristics of the semiconductor device, and has an effect of obtaining a yield improvement and device stabilization.

Claims (9)

반도체 기판 상부에 복수의 게이트 패턴을 형성하는 단계;Forming a plurality of gate patterns on the semiconductor substrate; 상기 게이트 패턴 상부에 스페이서용 절연막을 형성하는 단계;Forming an insulating film for a spacer on the gate pattern; 상기 스페이서용 절연막에 대해 블랭킷 식각을 진행하여 상기 게이트 패턴의 양측벽에 접하는 스페이서를 형성하는 동시에 상기 게이트 패턴 사이의 반도체 기판의 표면을 노출시키는 단계;Performing a blanket etching on the insulating film for spacers to form a spacer in contact with both sidewalls of the gate pattern, and simultaneously exposing a surface of the semiconductor substrate between the gate patterns; 상기 스페이서를 포함한 전면에 식각 정지막을 형성하는 단계;Forming an etch stop layer on the entire surface including the spacers; 상기 식각 정지막 상에 상기 게이트 패턴 사이를 채우는 층간절연막을 형성하는 단계;Forming an interlayer insulating layer on the etch stop layer to fill the gap between the gate patterns; 상기 게이트 패턴의 상부 표면이 드러날때까지 상기 층간절연막을 평탄화시키는 단계;Planarizing the interlayer insulating film until the top surface of the gate pattern is exposed; 상기 층간절연막에 대해 자기정렬콘택 식각을 진행하여 상기 게이트 패턴 사이에 콘택홀을 형성하는 단계;Forming a contact hole between the gate patterns by performing self-aligned contact etching on the interlayer insulating layer; 상기 콘택홀 바닥의 식각 정지막을 식각하여 상기 콘택홀 아래의 반도체 기판의 표면을 노출시키는 단계; 및Etching the etch stop layer on the bottom of the contact hole to expose a surface of the semiconductor substrate under the contact hole; And 상기 콘택홀에 매립되는 콘택 플러그를 형성하는 단계Forming a contact plug embedded in the contact hole 를 포함하는 반도체 소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 블랭킷 식각 후 노출된 상기 반도체 기판에 대한 후처리 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And performing a post-treatment process on the exposed semiconductor substrate after the blanket etching. 제1항에 있어서,The method of claim 1, 상기 반도체 기판의 표면을 노출시키는 단계는 상기 반도체 기판의 노출 영역이 동일한 손실율을 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.Exposing the surface of the semiconductor substrate, wherein the exposed region of the semiconductor substrate has the same loss rate. 제1항에 있어서,The method of claim 1, 상기 블랭킷 식각은 상기 반도체 기판과의 선택비가 50:1∼100:1이 되는 조건으로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.The blanket etching process is a semiconductor device manufacturing method, characterized in that the progress in the condition that the selectivity with respect to the semiconductor substrate is 50: 1 to 100: 1. 제4항에 있어서,The method of claim 4, wherein 상기 블랭킷 식각은 15mtorr∼50mtorr의 압력에서 1000W∼2000W의 파워, C4F8/C5F8/C4F6/CH2F2/Ar/O2/Co/N2의 혼합가스를 이용한 레시피로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.The blanket etching is performed by using a power of 1000 W to 2000 W at a pressure of 15 mtorr to 50 mtorr, and a mixed gas of C 4 F 8 / C 5 F 8 / C 4 F 6 / CH 2 F 2 / Ar / O 2 / Co / N 2 . A method for manufacturing a semiconductor device, characterized by proceeding to a recipe. 제2항에 있어서,The method of claim 2, 상기 후처리 공정은 NF3/He/O2의 혼합가스를 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.The post-treatment process is a semiconductor device manufacturing method, characterized in that performed using a mixed gas of NF 3 / He / O 2 . 제1항에 있어서,The method of claim 1, 상기 식각 정지막은 100~300Å의 두께를 갖는 질화막인 것을 특징으로 하는 반도체 소자의 제조 방법.The etch stop film is a semiconductor device manufacturing method, characterized in that the nitride film having a thickness of 100 ~ 300Å. 제1항 또는 제7항에 있어서,The method according to claim 1 or 7, 상기 식각 정지막은 300W∼700W의 파워, 25mtorr∼50mtorr의 압력 및 CF4/CHF3/Ar의 혼합가스로 식각되는 것을 특징으로 하는 반도체 소자의 제조 방법.The etch stop film is a semiconductor device manufacturing method characterized in that the etching with a power of 300W to 700W, a pressure of 25mtorr to 50mtorr and a mixed gas of CF 4 / CHF 3 / Ar. 제1항에 있어서,The method of claim 1, 상기 스페이서용 절연막은 50~200Å의 두께인 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The spacer insulating film is a semiconductor device manufacturing method, characterized in that formed by an oxide film having a thickness of 50 ~ 200Å.
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