KR20060068595A - Method for fabricating semiconductor device - Google Patents
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Abstract
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 비트라인 콘택 공정에 관한 것이다. 본 발명은 비트라인 콘택홀 형성을 위한 자기정렬콘택(SAC) 식각시 질화막 하드마스크의 과도한 손실에 의해 유발되는 불량을 방지할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다. 본 발명에서는 근본적으로 디싱을 방지하기 어려운 CMP 공정을 배제하고, 유기막 코팅 후 질화막과 유기막이 비슷한 식각속도를 갖도록 튜딩된 건식 식각 레시피를 적용하여 에치백을 수행함으로써 질화막 하드마스크의 두께 균일도를 확보한 상태에서, 유기막 스트립 및 층간절연막 증착 후 비트라인 콘택홀 형성을 위한 자기정렬콘택(SAC) 식각을 실시한다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a bit line contact process in a semiconductor device manufacturing process. An object of the present invention is to provide a method of manufacturing a semiconductor device capable of preventing a defect caused by excessive loss of a nitride hard mask during etching of a self-aligned contact (SAC) for forming a bit line contact hole. In the present invention, the CMP process, which is difficult to prevent dishing, is essentially excluded, and the thickness uniformity of the nitride film hard mask is secured by performing an etch back by applying a dry etching recipe that is nitrided so that the nitride film and the organic film have a similar etching rate after coating the organic film. In one state, self-aligned contact (SAC) etching for forming a bit line contact hole is performed after the deposition of the organic film strip and the interlayer insulating film.
비트라인 콘택홀, 질화막 하드마스크, 유기물막, 에치백, 불량Bit line contact hole, nitride hard mask, organic film, etch back, bad
Description
도 1a 내지 도 1d는 종래기술에 따른 비트라인 콘택홀 형성 공정을 나타낸 단면도.1A to 1D are cross-sectional views illustrating a bit line contact hole forming process according to the prior art.
도 2는 종래기술에 따라 형성된 비트라인 콘택홀의 단면을 나타낸 전자현미경(SEM) 사진.Figure 2 is an electron microscope (SEM) photograph showing a cross section of a bit line contact hole formed according to the prior art.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 비트라인 콘택홀 형성 공정을 나타낸 도면.
3A to 3D are diagrams illustrating a bit line contact hole forming process according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
20 : 실리콘 기판20: silicon substrate
21 : 소자분리막21: device isolation film
22 : 게이트 폴리실리콘22: gate polysilicon
23 : 게이트 텅스텐실리사이드23: gate tungsten silicide
24 : 질화막 하드마스크24 nitride film hard mask
25 : 질화막 스페이서25: nitride film spacer
26 : 유기물막 26: organic material film
27 : BPSG막
27: BPSG film
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 비트라인 콘택 공정에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a bit line contact process in a semiconductor device manufacturing process.
최근 반도체 메모리 소자의 디자인 룰이 100nm급 이하의 레벨로 급격히 축소됨에 따라 게이트 전극의 선폭 및 게이트 전극간 스페이스 역시 현저히 줄어들고 있다.Recently, as the design rules of semiconductor memory devices are rapidly reduced to the level of 100 nm or less, the line width of the gate electrode and the space between the gate electrodes are also significantly reduced.
그 결과, 전통적인 게이트 전극 재료로서 널리 사용되어 온 도핑된 폴리실리콘은 그 자체의 높은 저항값으로 인하여 적용 한계를 드러내고 있으며, 이에 실리사이드/폴리실리콘 또는 금속/폴리실리콘 적층 구조를 적용하게 되었다. 즉, 게이트 전극 자체의 높이는 기존에 비해 증가할 수밖에 없다.As a result, doped polysilicon, which has been widely used as a traditional gate electrode material, has shown its application limit due to its high resistance value, and has applied silicide / polysilicon or metal / polysilicon stack structure. That is, the height of the gate electrode itself is inevitably increased compared to the conventional.
결국, 고집적화에 따라 게이트 전극 자체의 높이는 증가하고 게이트 전극간 스페이스는 줄어들기 때문에 게이트 전극간 스페이스의 종횡비는 급격히 증가하게 되었다. 이러한 게이트 전극간 스페이스의 종횡비 증가는 후속 비트라인 콘택 공정의 난이도를 높이는 결과를 초래하게 되었다.As a result, the height ratio of the gate electrode itself increases and the space between the gate electrodes decreases with high integration, so the aspect ratio of the space between the gate electrodes increases rapidly. The increase in the aspect ratio of the space between the gate electrodes has resulted in increasing the difficulty of the subsequent bit line contact process.
도 1a 내지 도 1d는 종래기술에 따른 비트라인 콘택홀 형성 공정을 나타낸 단면도이다. 1A to 1D are cross-sectional views illustrating a bit line contact hole forming process according to the prior art.
종래기술에 따른 비트라인 콘택홀 형성 공정은 우선, 도 1a에 도시된 바와 같이 게이트 전극 패턴이 형성된 기판을 준비한다. 여기서, 미설명 도면 부호 10은 실리콘 기판, 11은 소자분리막, 12는 게이트 폴리실리콘, 13은 게이트 텅스텐실리사이드, 14는 질화막 하드마스크, 15는 질화막 스페이서를 각각 나타낸 것이다.In the bit line contact hole forming process according to the related art, first, a substrate on which a gate electrode pattern is formed is prepared, as shown in FIG. 1A. Here,
다음으로, 도 1b에 도시된 바와 같이 전체 구조 상부에 BPSG막(16)을 증착한다. 이때, BPSG막(16)은 게이트 전극 패턴 사이의 스페이스를 충분히 매립할 수 있는 정도의 두께로 증착한다.Next, as shown in FIG. 1B, a
계속하여, 도 1c에 도시된 바와 같이 CMP 공정을 실시하여 질화막 하드마스크(14)이 노출될 정도로 BPSG막(16)을 평탄화하고, 다시 전체 구조 상부에 TEOS 산화막(17)을 증착한다.Subsequently, as illustrated in FIG. 1C, a CMP process is performed to planarize the
이어서, 도 1d에 도시된 바와 같이 비트라인 콘택 영역의 TEOS 산화막(17)을 선택적으로 건식식각(SAC 식각)하여 비트라인 콘택홀을 형성한다.Subsequently, as illustrated in FIG. 1D, the
통상적으로 게이트 전극 패턴을 이루는 질화막 하드마스크(14)의 두께 균일도 확보가 이슈로 대두되고 있으며, 이를 고려하여 전술한 바와 같이 BPSG막(16) 증착 후 CMP 공정을 실시하여 질화막 하드마스크(14)의 두께 균일도를 확보하고 있다.In general, securing the uniformity of the thickness of the nitride film
그런데, 이러한 CMP 공정 과정에서 상기 도 1c에 도시된 바와 같이 게이트 전극 패턴 사이의 스페이스 부분에 디싱 현상이 유발되고, 이러한 디싱 현상에 의해 비트라인 콘택홀 형성을 위한 자기정렬콘택(SAC) 식각시 일부 영역(A)에서 질화막 하드마스크(14)의 과도한 손실이 유발되어 불량을 유발하는 문제점이 있었다.
However, as shown in FIG. 1C, a dishing phenomenon is caused in the space portion between the gate electrode patterns during the CMP process, and a part of the self alignment contact (SAC) etching for forming the bit line contact hole is caused by the dishing phenomenon. Excessive loss of the nitride film
도 2는 종래기술에 따라 형성된 비트라인 콘택홀의 단면을 나타낸 전자현미경(SEM) 사진이다.2 is an SEM image showing a cross section of a bit line contact hole formed according to the prior art.
도 2를 참조하면, 비트라인 콘택홀 형성을 위한 자기정렬콘택(SAC) 식각시 일부 영역(B)에서 질화막 하드마스크의 과도한 손실이 유발되었음을 확인할 수 있다.
Referring to FIG. 2, it can be seen that an excessive loss of the nitride film hard mask is caused in a portion B when etching a self-aligned contact (SAC) for forming a bit line contact hole.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 비트라인 콘택홀 형성을 위한 자기정렬콘택(SAC) 식각시 질화막 하드마스크의 과도한 손실에 의해 유발되는 불량을 방지할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
The present invention is proposed to solve the problems of the prior art as described above, a semiconductor that can prevent a defect caused by excessive loss of the nitride film hard mask when etching a self-aligned contact (SAC) for forming a bit line contact hole Its purpose is to provide a device manufacturing method.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 질화막 하드마스크 및 질화막 스페이서를 구비하는 게이트 전극 패턴이 형성된 기판 전체구조 상부에 유기물막을 도포하는 단계; 소프트 베이크를 실시하여 상기 유기물막 내에 포함된 솔벤트를 증발시키는 단계; 상기 유기물막에 대한 에치백 공정을 실시하되, 상기 질화막 하드마스크와 상기 유기물막의 식각속도가 0.5~2 : 1이 되도록 하는 단계; 잔류하는 상기 유기물막을 제거하는 단계; 상기 유기물막이 제거된 전체 구조 상부에 층간절연막을 형성하는 단계; 비트라인 콘택 영역의 상기 층간절연 막을 선택적으로 건식 식각하여 비트라인 콘택홀을 형성하는 단계를 포함하는 반도체 소자 제조방법이 제공된다.According to an aspect of the present invention for achieving the above technical problem, the method comprising: applying an organic material layer on the entire substrate structure formed with a gate electrode pattern having a nitride film hard mask and a nitride film spacer; Performing a soft bake to evaporate the solvent contained in the organic film; Performing an etch back process on the organic film, wherein the etching rate between the nitride film hard mask and the organic film is 0.5 to 2: 1; Removing the remaining organic film; Forming an interlayer insulating film on the entire structure from which the organic material film is removed; There is provided a method of fabricating a semiconductor device comprising selectively dry etching the interlayer dielectric layer in a bit line contact region to form a bit line contact hole.
바람직하게, 상기 유기물막으로 포토레지스트, 유기반사 방지막으로 사용되는 유기물계 박막 중 어느 하나를 사용한다.Preferably, any one of an organic material thin film used as a photoresist and an organic antireflection film is used as the organic material film.
바람직하게, 상기 에치백 공정은 CHF3, O2, Ar의 혼합 가스를 사용하여 수행한다.Preferably, the etchback process is performed using a mixed gas of CHF 3 , O 2 , Ar.
바람직하게, 상기 유기물막은 1000∼8000Å 두께로 도포한다.Preferably, the organic film is applied to a thickness of 1000 ~ 8000Å.
바람직하게, 상기 층간절연막으로 BPSG막을 사용한다.Preferably, a BPSG film is used as the interlayer insulating film.
나아가, 상기 층간절연막은 1000∼8000Å 두께로 증착하는 것이 바람직하다.Further, the interlayer insulating film is preferably deposited to a thickness of 1000 to 8000 Å.
본 발명에서는 근본적으로 디싱을 방지하기 어려운 CMP 공정을 배제하고, 유기막 코팅 후 질화막과 유기막이 비슷한 식각속도를 갖도록 튜딩된 건식 식각 레시피를 적용하여 에치백을 수행함으로써 질화막 하드마스크의 두께 균일도를 확보한 상태에서, 유기막 스트립 및 층간절연막 증착 후 비트라인 콘택홀 형성을 위한 자기정렬콘택(SAC) 식각을 실시한다.
In the present invention, the CMP process, which is difficult to prevent dishing, is essentially excluded, and the thickness uniformity of the nitride film hard mask is secured by performing an etch back by applying a dry etching recipe that is nitrided so that the nitride film and the organic film have a similar etching rate after coating the organic film. In one state, self-aligned contact (SAC) etching for forming a bit line contact hole is performed after the deposition of the organic film strip and the interlayer insulating film.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 비트라인 콘택홀 형성 공정 을 나타낸 도면이다.3A to 3D illustrate a process of forming a bit line contact hole according to an exemplary embodiment of the present invention.
본 실시예에 따른 비트라인 콘택홀 형성 공정은, 먼저 도 3a에 도시된 바와 같이 게이트 전극 패턴이 형성된 기판 전체구조 상부에 유기물막(26)을 도포하고, 소프트 베이크를 실시하여 유기물막(26) 내에 포함된 솔벤트를 증발시킨다. 이때, 유기물막(26)으로는 모든 광원에 사용되는 포토레지스트, 유기반사 방지막으로 사용되는 유기물계 박막 등이 사용 가능하며, 1000∼8000Å 두께로 도포하는 것이 바람직하다. 한편, 미설명 도면 부호 20은 실리콘 기판, 21은 소자분리막, 22는 게이트 폴리실리콘, 23은 게이트 텅스텐실리사이드, 24는 질화막 하드마스크, 25는 질화막 스페이서를 각각 나타낸 것이다.In the bit line contact hole forming process according to the present embodiment, first, as shown in FIG. 3A, the
다음으로, 도 3b에 도시된 바와 같이 유기물막(26)에 대한 에치백 공정을 실시한다. 이때, 질화막 하드마스크(24)과 유기물막(26)의 식각속도가 0.5~2 : 1 정도가 되도록 건식 식각 레시피를 튜닝하여 실시해야 하며, 이러한 조건에 부합되는 가스로는 CHF3, O2, Ar의 혼합 가스를 사용하는 것이 바람직하다.Next, as illustrated in FIG. 3B, an etch back process is performed on the
이어서, 도 3c에 도시된 바와 같이 잔류하는 유기물막(26)을 제거하고, 전체 구조 상부에 1000∼8000Å 두께의 BPSG막(27)을 증착한다.Subsequently, as shown in FIG. 3C, the remaining
계속하여, 도 3d에 도시된 바와 같이 비트라인 콘택 영역의 BPSG막(27)을 선택적으로 건식식각(SAC 식각)하여 비트라인 콘택홀을 형성한다.Subsequently, as illustrated in FIG. 3D, the
상기와 같은 공정을 진행하는 경우, 유기물막(26)과 질화막 하드마스크(24)의 식각속도가 비슷하게 튜닝된 건식 식각 레시피를 적용하여 기존의 CMP 공정을 대체함으로써 게이트 전극 패턴 사이의 스페이스에서 디싱이 유발되는 것을 방지하고 질화막 하드마스크(24)의 두께 균일도를 확보할 수 있다. 따라서, 비트라인 콘택홀 형성을 위한 SAC 식각시 일부 영역에서 질화막 하드마스크(24)의 과도한 손상이 유발되는 것을 방지할 수 있다.
When the above process is performed, dishing is performed in the space between the gate electrode patterns by replacing the conventional CMP process by applying a dry etching recipe in which the etching rates of the
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
예컨대, 전술한 실시예에서는 층간절연막으로 BPSG막을 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 층간절연막으로 TEOS 산화막과 같은 다른 절연막을 사용하는 경우에도 적용할 수 있다.
For example, in the above-described embodiment, the case where the BPSG film is used as the interlayer insulating film has been described as an example. However, the present invention can be applied to the case where another insulating film such as a TEOS oxide film is used as the interlayer insulating film.
전술한 본 발명은 비트라인 콘택 공정시 불량을 방지하는 효과가 있으며, 이로 인하여 반도체 소자의 신뢰도 및 수율 향상을 기대할 수 있다.
The present invention described above has an effect of preventing defects during the bit line contact process, and thus, the reliability and yield of the semiconductor device can be expected.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9543357B2 (en) | 2014-07-21 | 2017-01-10 | Samsung Electronics Co., Ltd. | Magnetoresistive random access memory devices and methods of manufacturing the same |
| CN106556973A (en) * | 2015-09-28 | 2017-04-05 | 无锡华润上华科技有限公司 | Photoetching method |
| CN107680141A (en) * | 2017-09-21 | 2018-02-09 | 深圳市华星光电半导体显示技术有限公司 | A kind of method of color gamut mapping of color and its gamut mapping apparatus |
-
2004
- 2004-12-16 KR KR1020040107325A patent/KR20060068595A/en not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9543357B2 (en) | 2014-07-21 | 2017-01-10 | Samsung Electronics Co., Ltd. | Magnetoresistive random access memory devices and methods of manufacturing the same |
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