KR20070002627A - Fuse box of semiconductor devices - Google Patents

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Abstract

A fuse box of a semiconductor device is provided to easily perform the fuse blowing by forming a fuse using a second metal line, thereby reducing the depth of a fuse box. A first metal line(69) is formed on a semiconductor substrate(61) having a lower structure. A fuse(75) composed of a second metal line substance is connected to the first metal line. An interlayer dielectric(77), a third metal line and a passivation layer are sequentially formed on the fuse. A fuse box is then formed by etching the passivation layer and the interlayer dielectric on the fuse.

Description

반도체소자의 퓨즈박스{Fuse box of semiconductor devices}Fuse box of semiconductor devices

도 1 은 종래기술의 제1실시예에 따른 반도체소자의 퓨즈박스를 도시한 단면도.1 is a cross-sectional view showing a fuse box of a semiconductor device according to a first embodiment of the prior art;

도 2 는 종래기술의 제2실시예에 따른 반도체소자의 퓨즈박스를 도시한 단면도.2 is a cross-sectional view showing a fuse box of a semiconductor device according to a second embodiment of the prior art;

도 3a 내지 도 3d 는 본 발명의 제1실시예에 따른 반도체소자의 퓨즈박스 형성방법을 도시한 단면도.3A to 3D are cross-sectional views illustrating a method of forming a fuse box of a semiconductor device according to a first embodiment of the present invention.

도 4 는 본 발명의 제2실시예에 따른 반도체소자의 퓨즈박스를 도시한 평면도.4 is a plan view illustrating a fuse box of a semiconductor device according to a second exemplary embodiment of the present invention.

도 5a 및 도 5b 는 본 발명의 제2실시예에 따른 반도체소자의 퓨즈박스를 도시한 단면도.5A and 5B are cross-sectional views illustrating a fuse box of a semiconductor device in accordance with a second embodiment of the present invention.

본 발명은 반도체소자의 퓨즈박스에 관한 것으로, 특히 반도체소자의 고속화를 위하여 3층으로 금속배선을 패터닝하는 경우 퓨즈 블로잉 ( fuse blowing ) 을 통한 리페어 공정시 퓨즈 블로잉의 특성을 향상시키기 기술에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a fuse box of a semiconductor device. More particularly, the present invention relates to a technique for improving the characteristics of fuse blowing during a repair process through fuse blowing when metal wiring is patterned in three layers to increase the speed of the semiconductor device. .

일반적으로, 리페어 공정은 프리 리페어 테스트 ( pre repair test ), 리페어 ( Repair ), 포스트 리페어 테스트 ( post repair test ) 등으로 진행한다. In general, the repair process includes a pre repair test, a repair, a post repair test, and the like.

상기 프리 리페어 테스트 ( pre repair test ) 공정시 페일이 발생하는 메인 셀에 대하여 퓨즈 세트의 퓨즈 블로잉을 통해 페일이 발생한 메인 셀의 어드레스를 리던던시 셀 ( redundancy cell ) 로 대체하게 된다. In the pre repair test process, an address of a main cell in which a fail occurs is replaced with a redundancy cell through fuse blowing of a fuse set for a main cell in which a fail occurs.

셀 효율성을 향상시키기 위하여 더미 퓨즈 ( dummy fuse ) 와 인에이블 퓨즈 ( enable fuse ) 를 사용하지 않고 로우 어드레스 ( row address ( X-Address ))가 코딩된 퓨즈를 사용하는 방법을 이용하고 있다. In order to improve cell efficiency, a row-coded fuse (row address (X-Address)) is used instead of using a dummy fuse and an enable fuse.

도 1 은 종래기술의 제1실시예에 따른 반도체소자의 퓨즈박스를 도시한 단면도이다. 1 is a cross-sectional view illustrating a fuse box of a semiconductor device according to a first embodiment of the prior art.

도 1을 참조하면, 하부구조물이 형성된 반도체기판(11) 상의 소정 영역에 다수의 퓨즈(12)를 패터닝한다. Referring to FIG. 1, a plurality of fuses 12 are patterned in a predetermined region on a semiconductor substrate 11 on which a lower structure is formed.

이때, 상기 퓨즈(12)는 셀부의 캐패시터 형성공정시 형성되는 플레이트전극 형성공정시 증착하고 후속 패터닝 공정으로 형성한 것으로, 다수의 퓨즈(12)가 라인/스페이스 형태로 형성된 것이다. In this case, the fuse 12 is deposited during the plate electrode forming process formed during the capacitor forming process of the cell unit and formed by the subsequent patterning process, and the plurality of fuses 12 are formed in a line / space form.

그 다음, 전체표면상부에 제1층간절연막(13)을 형성하고 이를 통한 비아콘택플러그(미도시)로 상기 퓨즈에 접속되는 제1금속배선(15)을 형성한다.Next, a first interlayer insulating film 13 is formed on the entire surface, and a first metal wiring 15 connected to the fuse is formed by a via contact plug (not shown).

그리고, 전체표면상부에 제2층간절연막(16)을 형성한다. 이때, 상기 제2층간절연막(16)은 상기 제1금속배선(15) 상부를 완전히 도포할 수 있는 두께로 증착하여 형성한 것이다. Then, a second interlayer insulating film 16 is formed over the entire surface. In this case, the second interlayer insulating layer 16 is formed by depositing a thickness to completely coat the upper portion of the first metal wiring 15.

그 다음, 상기 제1금속배선(15)에 제2금속배선(16)을 콘택시키기 위한 비아 콘택 플러그(17)를 형성한다.Next, a via contact plug 17 is formed on the first metal wiring 15 to contact the second metal wiring 16.

이때, 상기 비아콘택플러그(17)는 비아콘택마스크를 이용한 사진식각공정으로 상기 제2층간절연막(16)을 식각하여 형성한 것이다. In this case, the via contact plug 17 is formed by etching the second interlayer insulating layer 16 by a photolithography process using a via contact mask.

그 다음, 상기 제2비아콘택플러그(17)에 접속되는 제2금속배선(19)을 형성함으로써 상기 퓨즈의 바깥쪽을 완전히 감싸는 가아드링 ( guard ring )을 형성한다. Next, by forming a second metal wiring 19 connected to the second via contact plug 17, a guard ring is formed to completely surround the outside of the fuse.

그리고, 전체표면상부에 제3층간절연막(20) 및 보호막(21)을 형성하고 마스크를 이용한 식각공정으로 상기 퓨즈들이 구비되는 영역인 퓨즈박스 영역 상측의 보호막(21) 및 제3,2,1층간절연막(20,16,13)을 식각하여 퓨즈박스(23)를 형성한다. 이때, 상기 제3,2,1층간절연막의 식각공정은 상기 퓨즈(12) 상측에 소정두께의 제1층간절연막(13)이 남도록 실시한다.In addition, the third interlayer insulating film 20 and the protective film 21 are formed on the entire surface, and the protective film 21 and the third, second, and first layers above the fuse box area, which are areas in which the fuses are provided by an etching process using a mask. The interlayer insulating layers 20, 16, and 13 are etched to form a fuse box 23. In this case, the etching process of the third, second and first interlayer insulating films may be performed such that the first interlayer insulating film 13 having a predetermined thickness remains on the fuse 12.

도 2 는 반도체소자가 고속화됨에 따라 3층의 금속배선을 형성한 반도체소자의 퓨즈박스를 도시한 단면도이다.2 is a cross-sectional view illustrating a fuse box of a semiconductor device in which three layers of metal wirings are formed as the semiconductor device is accelerated.

도 2를 참조하면, 하부구조물이 형성된 반도체기판(31) 상의 소정 영역에 다수의 퓨즈(33)를 패터닝한다. Referring to FIG. 2, a plurality of fuses 33 are patterned in predetermined regions on the semiconductor substrate 31 on which the substructures are formed.

이때, 상기 퓨즈(33)는 셀부의 캐패시터 형성공정시 형성되는 플레이트전극 형성공정시 증착하고 후속 패터닝 공정으로 형성한 것으로, 다수의 퓨즈(33)가 라인/스페이스 형태로 형성된 것이다. In this case, the fuse 33 is deposited during the plate electrode forming process formed during the capacitor forming process of the cell unit and formed by the subsequent patterning process, and the plurality of fuses 33 are formed in a line / space form.

그 다음, 전체표면상부에 제1층간절연막(35)을 형성하고 이를 통한 비아콘택플러그(미도시)로 상기 퓨즈에 접속되는 제1금속배선(37)을 형성한다.Next, a first interlayer insulating layer 35 is formed on the entire surface, and a first metal wiring 37 connected to the fuse is formed by a via contact plug (not shown).

그리고, 전체표면상부에 제2층간절연막(39)을 형성한다. 이때, 상기 제2층간절연막(39)은 상기 제1금속배선(37) 상부를 완전히 도포할 수 있는 두께로 증착하여 형성한 것이다. Then, a second interlayer insulating film 39 is formed over the entire surface. In this case, the second interlayer insulating film 39 is formed by depositing a thickness to completely coat the upper portion of the first metal wiring 37.

그 다음, 상기 제1금속배선(37)에 제2금속배선(43)을 콘택시키기 위한 비아 콘택 플러그(41)를 형성한다.Next, a via contact plug 41 for contacting the second metal wire 43 to the first metal wire 37 is formed.

이때, 상기 비아콘택플러그(41)는 비아콘택마스크를 이용한 사진식각공정으로 상기 제2층간절연막(39)을 식각하여 형성한 것이다. In this case, the via contact plug 41 is formed by etching the second interlayer insulating layer 39 by a photolithography process using a via contact mask.

그 다음, 상기 비아콘택플러그(39)에 접속되는 제2금속배선(43)을 형성함으로써 상기 퓨즈의 바깥쪽을 완전히 감싸는 가아드링 ( guard ring )을 형성한다. Next, by forming a second metal wiring 43 connected to the via contact plug 39, a guard ring is formed to completely surround the outside of the fuse.

그리고, 전체표면상부에 제3층간절연막(45)을 형성하고 이를 통하여 상기 제2금속배선(43)에 접속되는 비아콘택플러그(46)를 형성한다. A third interlayer insulating layer 45 is formed on the entire surface of the via layer, thereby forming a via contact plug 46 connected to the second metal wiring 43.

그 다음, 상기 비아콘택플러그(46)에 접속되는 제3금속배선(47)을 형성한다. Next, a third metal wiring 47 connected to the via contact plug 46 is formed.

그리고, 전체표면상부에 제4층간절연막(49) 및 보호막(51)을 형성하고, 마스크를 이용한 식각공정으로 상기 퓨즈들이 구비되는 영역인 퓨즈박스 영역 상측의 보호막(51) 및 제4,3,2,1층간절연막(49,45,39,35)을 식각하여 퓨즈박스(53)를 형성한다. 이때, 상기 제4,3,2,1층간절연막(49,45,39,35)의 식각공정은 상기 퓨즈 상측에 소정두께의 제1층간절연막(35)이 남도록 실시한다.In addition, a fourth interlayer insulating film 49 and a protective film 51 are formed on the entire surface, and the protective film 51 and the fourth and third upper portions of the fuse box region, which are areas where the fuses are provided by an etching process using a mask. The fuse boxes 53 are formed by etching the 2,1 interlayer insulating films 49, 45, 39, and 35. At this time, the etching process of the fourth, third, second, and first interlayer insulating layers 49, 45, 39, and 35 is performed such that the first interlayer insulating layer 35 having a predetermined thickness remains on the fuse.

그러나, 상기 식각공정의 공정 변화가 심하여 리페어 퓨즈박스의 정의가 어렵고 리페어 공정후의 수율을 저하시킬 수도 있는 문제점이 있다. However, there is a problem that the process of the etching process is so severe that it is difficult to define a repair fuse box and may lower the yield after the repair process.

본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위하여, The present invention to solve the above problems according to the prior art,

3층 금속배선 중에서 2층 금속배선의 형성공정시 퓨즈를 형성하고 퓨즈박스의 깊이를 감소시킴으로써 퓨즈 블로잉을 용이하게 실시할 수 있도록 하는 반도체소자의 퓨즈박스를 제공하는데 그 목적이 있다. It is an object of the present invention to provide a fuse box of a semiconductor device that can fuse the fuse easily by forming a fuse in the formation process of the two-layer metal wiring and reducing the depth of the fuse box.

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 퓨즈박스는, In order to achieve the above object, the fuse box of the semiconductor device according to the present invention,

3층 금속배선이 구비되는 반도체소자에 있어서, In a semiconductor device provided with a three-layer metal wiring,

하부구조물이 구비되는 반도체기판 상에 구비되는 제1금속배선과,A first metal wiring provided on the semiconductor substrate on which the lower structure is provided;

상기 제1금속배선에 접속되는 제2금속배선 물질층으로 구비되는 퓨즈와,A fuse provided with a second metal wiring material layer connected to the first metal wiring;

상기 퓨즈 상측에 구비되는 층간절연막, 제3금속배선 및 보호막과,An interlayer insulating film, a third metal wiring and a protective film provided on the fuse;

상기 퓨즈 상측의 보호막 및 층간절연막이 식각된 퓨즈박스를 포함하는 것과,A fuse box having an etched passivation layer and an interlayer insulating layer on the upper side of the fuse;

상기 퓨즈 상측으로 층간절연막의 소정두께가 남겨지는 것과,Leaving a predetermined thickness of the interlayer insulating film above the fuse;

상기 소정두께는 1000 ∼ 3000 Å 인 것을 제1특징으로 한다. The said predetermined thickness makes a 1st characteristic that it is 1000-3000 GPa.

또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 퓨즈박스는 In addition, the fuse box of the semiconductor device according to the present invention to achieve the above object

3층 금속배선이 구비되는 반도체소자에 있어서, In a semiconductor device provided with a three-layer metal wiring,

하부구조물이 구비되는 반도체기판 상의 퓨즈 예정 영역에 제1금속배선이 구비되되, The first metal wiring is provided in a predetermined area of the fuse on the semiconductor substrate on which the lower structure is provided.

일측 에지부로부터 중앙부까지 라인형태로 형성되는 제1패턴과 상기 제1패턴 에 이격되어 타측 에지부에 형성되는 제2패턴으로 구비되는 제1금속배선과, 타측 에지부로부터 중앙부까지 라인형태로 형성되는 제1패턴과 상기 제1패턴과 이격되어 일측 에지부에 형성되는 제2패턴으로 구비되는 제1금속배선이 서로 이웃하며 반복하여 구비되고,A first metal line formed of a first pattern formed in a line form from one side edge portion to a center portion and a second pattern spaced apart from the first pattern and formed in the other edge portion, and formed in a line form from the other edge portion to the center portion. The first metal wiring which is provided as a first pattern and a second pattern formed at one edge portion spaced apart from the first pattern are adjacent to each other and repeatedly provided,

상기 제1패턴과 제2패턴에 콘택되는 제2금속배선 물질로 구비되는 퓨즈를 포함하는 것과,And a fuse including a second metal wiring material contacting the first pattern and the second pattern.

상기 퓨즈는 퓨즈 예정 영역의 중앙부에 형성된 제1금속배선과 이와 이격된 에지부의 제1금속배선에 콘택되어 구비된 것을 제2특징으로 한다. The fuse has a second feature that the fuse is provided in contact with the first metal wiring formed at the center of the predetermined region of the fuse and the first metal wiring spaced apart from the first metal wiring.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다. Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 3a 내지 도 3d 는 본 발명의 제1실시예에 따른 반도체소자의 퓨즈박스 형성방법을 도시한 단면도이다. 3A to 3D are cross-sectional views illustrating a fuse box forming method of a semiconductor device in accordance with a first embodiment of the present invention.

도 3a를 참조하면, 하부구조물이 형성된 반도체기판(61) 상의 소정 영역에 제1금속배선(미도시)에 의하여 콘택되는 연결층(63)을 패터닝한다. Referring to FIG. 3A, a connection layer 63 contacted by a first metal wiring (not shown) is patterned on a predetermined region on a semiconductor substrate 61 on which a lower structure is formed.

도 3b를 참조하면, 전체표면상부에 제1층간절연막(65)을 형성하고 이를 통하여 상기 연결층(63)에 접속되는 제1콘택플러그(67)를 형성한다. 이때, 상기 제1콘택플러그(67)는 가아드링 영역을 형성하기 위한 금속배선 영역에 콘택되도록 위치한 것이다. Referring to FIG. 3B, a first interlayer insulating layer 65 is formed on the entire surface, and a first contact plug 67 connected to the connection layer 63 is formed therethrough. In this case, the first contact plug 67 is positioned to contact the metal wiring region for forming the guard ring region.

그 다음, 상기 제1콘택플러그(67)에 접속되는 제1금속배선(69)을 패터닝한다. Next, the first metal wiring 69 connected to the first contact plug 67 is patterned.

도 3c를 참조하면, 상기 제1금속배선(69) 상부를 평탄화시키는 제2층간절연 막(71)을 형성한다. Referring to FIG. 3C, a second interlayer insulating film 71 is formed to planarize an upper portion of the first metal wiring 69.

상기 제2층간절연막(71)을 통하여 상기 제1금속배선(69)에 접속되는 제2콘택플러그(73)를 형성한다. A second contact plug 73 connected to the first metal wiring 69 is formed through the second interlayer insulating layer 71.

그 다음, 상기 제2콘택플러그(73)에 접속되는 제2금속배선(미도시)을 형성하는 동시에 퓨즈(75)를 형성한다. Next, a second metal wiring (not shown) connected to the second contact plug 73 is formed and a fuse 75 is formed.

이때, 상기 퓨즈(75)는 라인/스페이스 패턴 형태로 형성한다. In this case, the fuse 75 is formed in the form of a line / space pattern.

그 다음, 전체표면상부에 제3층간절연막(77)을 형성하고 이를 통하여 하부구조물에 접속되는 제3콘택플러그(미도시)를 형성한 다음, 이를 통하여 상기 하부구조물에 접속되는 제3금속배선(미도시)을 형성한다. Next, a third interlayer insulating film 77 is formed on the entire surface, and a third contact plug (not shown) connected to the lower structure is formed therethrough, and then a third metal wiring (3) connected to the lower structure is formed. Not shown).

그리고, 상기 제3금속배선 상부를 제4층간절연막(79)을 형성하고 그 상부에 보호막(미도시)을 형성한다. A fourth interlayer insulating layer 79 is formed on the third metal wiring, and a protective film (not shown) is formed on the third interlayer insulating film 79.

그 다음, 퓨즈박스를 형성하기 위한 사진식각공정으로 상기 보호막, 제4층간절연막(79) 및 소정두께의 제3층간절연막(77)을 식각하여 퓨즈박스(81)를 형성한다. Next, the protective film, the fourth interlayer insulating film 79 and the third interlayer insulating film 77 having a predetermined thickness are etched to form a fuse box 81 by a photolithography process for forming a fuse box.

이때, 상기 사진식각공정은 상기 퓨즈(75) 상측의 제3층간절연막(77)이 1000 ∼ 3000 Å 두께로 남도록 실시한 것이다. In this case, the photolithography process is performed so that the third interlayer insulating film 77 on the upper side of the fuse 75 remains 1000 to 3000 Å thick.

도 4, 도 5a 및 도 5b 는 본 발명의 제2실시예에 따른 반도체소자의 퓨즈박스 및 그 형성방법을 도시한 평면도 및 단면도이다. 4, 5A, and 5B are plan views and cross-sectional views illustrating a fuse box and a method of forming the fuse box of the semiconductor device according to the second embodiment of the present invention.

도 4, 도 5a 및 도 5b 를 참조하면, 하부구조물이 형성된 반도체기판(101) 상의 소정 영역에 제1금속배선(미도시)에 의하여 콘택되는 연결층(103)을 패터닝한 다. 4, 5A, and 5B, the connection layer 103 contacted by a first metal wiring (not shown) is patterned on a predetermined region on the semiconductor substrate 101 on which the lower structure is formed.

전체표면상부에 제1층간절연막(105)을 형성하고 이를 통하여 상기 연결층(103)에 접속되는 제1콘택플러그(107)를 형성한다. 이때, 상기 제1콘택플러그(107)는 가아드링 영역을 형성하기 위한 금속배선 영역에 콘택되도록 위치한 것이다. A first interlayer insulating film 105 is formed on the entire surface, and a first contact plug 107 connected to the connection layer 103 is formed. In this case, the first contact plug 107 is positioned to contact the metal wiring region for forming the guard ring region.

그 다음, 상기 제1콘택플러그(107)에 접속되는 제1금속배선(109)을 패터닝한다. Next, the first metal wiring 109 connected to the first contact plug 107 is patterned.

이때, 상기 제1금속배선(109)은 제1퓨즈로 예정된 영역의 일측 에지부로부터 중앙부까지 형성된 제1패턴과, 타측의 에지부에 형성된 제2패턴으로 구비된다. In this case, the first metal wiring 109 is provided with a first pattern formed from one edge portion to a center portion of the region intended as the first fuse and a second pattern formed on the edge portion of the other side.

또한, 상기 제1퓨즈로 예정된 영역에 이웃하는 제2퓨즈로 예정된 영역에 위치한 제1금속배선(109)은 상기 제2퓨즈로 예정된 영역의 일측 에지부에 형성된 제1패턴과 타측 에지부로부터 중앙부까지 형성된 제2패턴으로 구비된다.In addition, the first metal wiring 109 positioned in the region designated as the second fuse adjacent to the region designated as the first fuse may be formed in the center portion from the first pattern formed at one edge portion of the region designated as the second fuse and the other edge portion. It is provided with a second pattern formed up to.

또한, 상기 제2퓨즈로 예정된 영역에 이웃하는 제3퓨즈로 예정된 영역에 위치한 제1금속배선(109)은 상기 제3퓨즈로 예정된 영역의 일측 에지부로부터 중앙부까지 형성된 제1패턴과 타측 에지부에 형성된 제2패턴으로 구비된다.In addition, the first metal wire 109 positioned in the region designated as the third fuse adjacent to the region designated as the second fuse has a first pattern and the other edge portion formed from one edge portion to the center portion of the region designated as the third fuse. It is provided with a second pattern formed in.

여기서, 상기 제1퓨즈, 제2퓨즈 및 제3퓨즈는 상기 제1금속배선(109)으로 형성된 퓨즈들 중에서 일부를 순차적으로 명명한 것이다.Here, the first fuse, the second fuse, and the third fuse sequentially name some of the fuses formed by the first metal wire 109.

상기한 바와 같이, 제1금속배선(109)은 퓨즈로 예정된 영역에 라인 스페이스 형태로 구비되되, 이웃하는 퓨즈 영역의 일측 및 타측으로부터 중앙부까지 연결되는 라인패턴 형태로 일측 및 타측에 번갈아가며 구비된 것이다. As described above, the first metal wire 109 is provided in a line space shape in a predetermined area of the fuse, and alternately provided on one side and the other side in the form of a line pattern connected from one side and the other side to the center of the neighboring fuse area. will be.

그 다음, 전체표면상부에 제2층간절연막(111)을 형성하고 이를 통하여 상기 퓨즈로 예정된 영역의 중앙부에 위치한 제1금속배선(109)과 이와 이격되어 구비된 에지부의 제1금속배선(109)에 제2콘택플러그(113)를 형성한다. Next, a second interlayer insulating film 111 is formed on the entire surface, and through this, the first metal wiring 109 positioned in the center of the region intended as the fuse and the first metal wiring 109 spaced apart from the first metal wiring 109. The second contact plug 113 is formed on the second contact plug 113.

그리고, 상기 제2콘택플러그(113)에 접속되는 제2금속배선층으로 퓨즈(115)를 형성한다. The fuse 115 is formed of a second metal wiring layer connected to the second contact plug 113.

이때, 상기 퓨즈(115)는 상기 퓨즈로 예정된 영역의 중앙부에 위치한 제1금속배선(109)과 이와 이격되어 구비된 퓨즈로 예정된 영역 에지부의 제1금속배선(109)에 각각 접속된 제2콘택플러그(113)에 연결하는 형태로 형성된 것이다. In this case, the fuse 115 is connected to the first metal wiring 109 located at the center of the region intended as the fuse and the second contact connected to the first metal wiring 109 at the edge portion of the region defined as a fuse provided apart from the fuse. It is formed in the form of connecting to the plug 113.

따라서, 상기 퓨즈(115)는 퓨즈로 예정된 영역에서 상기 제1금속배선(109)으로 표현되는 라인 패턴의 반대편에 형성되어, 이웃하는 퓨즈 예정 영역에 상기 퓨즈(115)가 이웃하지 않도록 형성된다. Therefore, the fuse 115 is formed on the opposite side of the line pattern represented by the first metal wiring 109 in a region intended as a fuse, so that the fuse 115 is not adjacent to a neighboring fuse predetermined region.

그 다음, 전체표면상부에 제3층간절연막(117)을 형성하고 이를 통하여 하부구조물에 접속되는 제3콘택플러그(미도시)를 형성한 다음, 이를 통하여 상기 하부구조물에 접속되는 제3금속배선(미도시)을 형성한다. Next, a third interlayer insulating film 117 is formed on the entire surface, and a third contact plug (not shown) connected to the lower structure is formed through the third interlayer insulating film 117, and then a third metal wiring connected to the lower structure is formed. Not shown).

그리고, 상기 제3금속배선 상부를 제4층간절연막(119)을 형성하고 그 상부에 보호막(미도시)을 형성한다. In addition, a fourth interlayer insulating layer 119 is formed on the third metal wiring, and a protective film (not shown) is formed on the third interlayer insulating layer 119.

그 다음, 퓨즈박스를 형성하기 위한 사진식각공정으로 상기 보호막, 제4층간절연막(119) 및 소정두께의 제3층간절연막(117)을 식각하여 퓨즈박스(123)를 형성한다. Next, the protective film, the fourth interlayer insulating film 119 and the third interlayer insulating film 117 having a predetermined thickness are etched to form a fuse box 123 by a photolithography process for forming a fuse box.

이때, 상기 사진식각공정은 상기 퓨즈(115) 상측의 제3층간절연막(117)이 1000 ∼ 3000 Å 두께로 남도록 실시한 것이다. In this case, the photolithography process is performed such that the third interlayer insulating film 117 on the upper side of the fuse 115 remains 1000 to 3000 Å thick.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 퓨즈박스는, 3층 금속배선을 형성하는 경우에 있어 퓨즈를 제2금속배선층을 형성하고 이웃하지 않도록 서로 번갈아 가며 퓨즈 예정 영역의 일측 및 타측에 형성함으로써 퓨즈 블로잉 공정의 특성을 향상시키고 그에 따른 반도체소자의 수율을 향상시킬 수 있는 효과를 제공한다. As described above, the fuse box of the semiconductor device according to the present invention, in the case of forming the three-layer metal wiring, forms the second metal wiring layer and alternately forms the fuses on one side and the other side of the predetermined fuse area so as not to be adjacent to each other. As a result, it is possible to improve the characteristics of the fuse blowing process and thereby improve the yield of the semiconductor device.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (5)

3층 금속배선이 구비되는 반도체소자에 있어서, In a semiconductor device provided with a three-layer metal wiring, 하부구조물이 구비되는 반도체기판 상에 구비되는 제1금속배선과,A first metal wiring provided on the semiconductor substrate on which the lower structure is provided; 상기 제1금속배선에 접속되는 제2금속배선 물질층으로 구비되는 퓨즈와,A fuse provided with a second metal wiring material layer connected to the first metal wiring; 상기 퓨즈 상측에 구비되는 층간절연막, 제3금속배선 및 보호막과,An interlayer insulating film, a third metal wiring and a protective film provided on the fuse; 상기 퓨즈 상측의 보호막 및 층간절연막이 식각된 퓨즈박스를 포함하는 것을 특징으로 하는 반도체소자의 퓨즈박스.And a fuse box in which the passivation layer and the interlayer insulating layer are etched on the upper side of the fuse. 제 1 항에 있어서,The method of claim 1, 상기 퓨즈 상측으로 층간절연막의 소정두께가 남겨지는 것을 특징으로 하는 반도체소자의 퓨즈박스.And a predetermined thickness of the interlayer insulating film is left above the fuse. 제 2 항에 있어서,The method of claim 2, 상기 소정두께는 1000 ∼ 3000 Å 인 것을 특징으로 하는 반도체소자의 퓨즈박스.The predetermined thickness is a fuse box of a semiconductor device, characterized in that 1000 to 3000 kW. 3층 금속배선이 구비되는 반도체소자에 있어서, In a semiconductor device provided with a three-layer metal wiring, 하부구조물이 구비되는 반도체기판 상의 퓨즈 예정 영역에 제1금속배선이 구비되되, The first metal wiring is provided in a predetermined area of the fuse on the semiconductor substrate on which the lower structure is provided. 일측 에지부로부터 중앙부까지 라인형태로 형성되는 제1패턴과 상기 제1패턴에 이격되어 타측 에지부에 형성되는 제2패턴으로 구비되는 제1금속배선과, 타측 에지부로부터 중앙부까지 라인형태로 형성되는 제1패턴과 상기 제1패턴과 이격되어 일측 에지부에 형성되는 제2패턴으로 구비되는 제1금속배선이 서로 이웃하며 반복하여 구비되고,A first metal wiring formed of a first pattern formed in a line form from one side edge portion to a center portion and a second pattern spaced apart from the first pattern and formed in the other edge portion, and formed in a line form from the other edge portion to the center portion. The first metal wiring which is provided as a first pattern and a second pattern formed at one edge portion spaced apart from the first pattern are adjacent to each other and repeatedly provided, 상기 제1패턴과 제2패턴에 콘택되는 제2금속배선 물질로 구비되는 퓨즈를 포함하는 것을 특징으로 하는 반도체소자의 퓨즈박스.And a fuse formed of a second metal wiring material contacting the first pattern and the second pattern. 제 4 항에 있어서, The method of claim 4, wherein 상기 퓨즈는 퓨즈 예정 영역의 중앙부에 형성된 제1금속배선과 이와 이격된 에지부의 제1금속배선에 콘택되어 구비된 것을 특징으로 하는 반도체소자의 퓨즈박스.The fuse is a fuse box of the semiconductor device, characterized in that provided in contact with the first metal wiring formed in the central portion of the predetermined area of the fuse and the first metal wiring of the edge portion spaced apart therefrom.
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