KR20080001587A - Method for fabricating semiconductor device - Google Patents

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KR20080001587A
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최익수
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Abstract

A method for fabricating a semiconductor device is provided to prevent a defect of a repair process by forming an insulation layer with a uniform thickness on a fuse line. A fuse line(54A) is formed in a first region on a substrate(51). A first insulation layer(52) is formed on the resultant structure. A capacitor having an electrode is formed in a second region on the substrate and is patterned on the first insulation layer in the first region in a manner that a conductive layer(59A) constituting the electrode overlaps the fuse line. A second insulation layer(55) is formed on the resultant structure. The second insulation layer is etched by using the conductive layer patterned in the first region as an etch stop. The conductive layer and the first insulation layer are etched in a manner that a predetermined thickness of the first insulation layer is left on the fuse line. The conductive layer includes a metal-based thin film. The second insulation layer is a silicon oxide layer.

Description

반도체 소자의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}

도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도,1A to 1C are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art;

도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.2A to 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a preferred embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

51 : 기판 52 : 제1절연층51 substrate 52 first insulating layer

53 : 비트라인콘택플러그 54 : 비트라인53: bit line contact plug 54: bit line

54A : 퓨즈라인 55 : 제2절연층54A: fuse line 55: second insulating layer

56 : 스토리지노드콘택플러그 57 : 하부전극56: storage node contact plug 57: lower electrode

58 : 유전막 59 : 상부전극58 dielectric layer 59 upper electrode

59A : 식각정지용 도전층 60 : 제3절연층59A: Etch stop conductive layer 60: Third insulating layer

61 : 메탈콘택플러그 62 : 제1메탈라인61: metal contact plug 62: the first metal line

63 : 제4절연층 64 : 제2메탈라인63: fourth insulating layer 64: second metal line

65 : 패시베이션층 66 : 리페어 마스크패턴65: passivation layer 66: repair mask pattern

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 퓨즈 박스를 제조하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing techniques, and more particularly to a method of manufacturing a fuse box of a semiconductor device.

반도체 소자에 불량이 발생할 경우 리페어(REPAIR)를 위해 퓨즈 박스를 형성하고 있으며, 퓨즈 박스는 퓨즈 라인 상에 얇은 절연층이 형성된 구조를 갖는다.When a defect occurs in the semiconductor device, a fuse box is formed for repair, and the fuse box has a structure in which a thin insulating layer is formed on the fuse line.

도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.1A to 1C are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 1a에 도시된 바와 같이, 셀영역과 주변영역을 갖는 반도체 기판(11) 상부에 비트라인콘택플러그(13)를 포함하는 제1절연층(12)과 비트라인(14)을 순차로 형성한다. 여기서, 주변영역의 비트라인(14)을 구성하는 도전층이 주변영역에도 패터닝되어 퓨즈 라인(14A)으로서 형성된다.As shown in FIG. 1A, the first insulating layer 12 including the bit line contact plug 13 and the bit line 14 are sequentially formed on the semiconductor substrate 11 having the cell region and the peripheral region. . Here, the conductive layer constituting the bit line 14 in the peripheral region is also patterned in the peripheral region to be formed as the fuse line 14A.

이어서, 전체구조 상에 제2절연층(15)이 형성되고, 셀영역의 제2절연층(15)을 관통하는 스토리지노드콘택플러그(16)가 형성되며, 셀영역에는 스토리지노드콘택플러그(16)와 연결되는 커패시터가 형성된다. 커패시터는 하부전극(17), 유전막(18) 및 상부전극(19)으로 구성된다.Subsequently, a second insulating layer 15 is formed on the entire structure, and a storage node contact plug 16 penetrating through the second insulating layer 15 of the cell region is formed, and the storage node contact plug 16 is formed in the cell region. Capacitor is formed. The capacitor is composed of a lower electrode 17, a dielectric film 18 and an upper electrode 19.

이어서, 상부전극(19) 상에 제3절연층(20)을 형성한다.Subsequently, a third insulating layer 20 is formed on the upper electrode 19.

도 1b에 도시된 바와 같이, 셀영역의 제3절연층(20)을 관통하는 메탈콘택플러그(21), 메탈콘택플러그(21)와 연결되는 제1메탈라인(22), 제4절연층(23), 제2메 탈라인(24)과 패시베이션층(25)이 순차로 형성된다.As shown in FIG. 1B, the metal contact plug 21 penetrating through the third insulating layer 20 of the cell region, the first metal line 22 connected to the metal contact plug 21, and the fourth insulating layer ( 23), the second metal line 24 and the passivation layer 25 are sequentially formed.

이어서, 퓨즈박스 영역이 오픈된 마스크패턴(26)이 형성된다.Subsequently, a mask pattern 26 having an open fuse box area is formed.

도 1c에 도시된 바와 같이, 제2절연층(15)이 소정 두께만 잔류하도록 패시베이션층(25), 제4절연층(23), 제3절연층(20)과 제2절연층(12)을 순차로 식각한다.As shown in FIG. 1C, the passivation layer 25, the fourth insulating layer 23, the third insulating layer 20, and the second insulating layer 12 so that the second insulating layer 15 remains only a predetermined thickness. Etch sequentially.

위와 같이, 종래에는 제2,3,4절연층(15, 20, 25) 및 패시베이션층(25)을 한번의 식각하여 퓨즈박스를 제조하고 있다. As described above, the fuse box is manufactured by etching the second, third, and fourth insulating layers 15, 20, and 25 and the passivation layer 25 once.

그런데, 리페어 식각시 퓨즈 라인(14A) 위로 2000Å∼3000Å 두께의 균일한 절연층을 남기는 것이 쉽지 않다. 즉, 식각 장비의 취약한 식각 균일성과 두꺼운 피식각층의 조합으로 웨이퍼(Wafer) 내에서 균일한 절연층을 남길 수 없게 된다. 이는 리페어 퓨즈 박스의 역할을 제대로 못하게 되어 수율 저하의 원인이 된다.However, it is not easy to leave a uniform insulating layer having a thickness of 2000 kV to 3000 kV over the fuse line 14A during repair etching. That is, the combination of the weak etching uniformity of the etching equipment and the thick etching layer does not allow to leave a uniform insulating layer in the wafer. This causes the repair fuse box not to function properly and causes a decrease in yield.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 퓨즈라인 상에 균일한 얇은 두께의 절연층을 잔류시켜 개선된 리페어 퓨즈 박스를 갖도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems of the prior art, and provides a method of manufacturing a semiconductor device having an improved repair fuse box by leaving an insulating layer having a uniform thin thickness on a fuse line. have.

상기 목적을 달성하기 위한 본 발명의 일특징적인 반도체 소자의 제조방법은, 기판 상의 제1영역에 퓨즈라인을 형성하는 단계; 상기 퓨즈라인을 포함한 전체구조 상에 제1절연층을 형성하는 단계; 기판 상의 제2영역에 전극을 갖는 커패시터 를 형성하고, 상기 전극을 구성하는 도전층을 상기 퓨즈라인과 오버랩되도록 상기 제1영역의 상기 제1절연층 상에 패터닝하는 단계; 상기 커패시터를 포함한 전체구조 상에 제2절연층을 형성하는 단계; 상기 제1영역에 패턴된 상기 도전층을 식각정지로 하여 상기 제2절연층을 선택적으로 식각하는 단계; 상기 퓨즈라인 상에 상기 제1절연층이 소정 두께 잔류하도록 상기 도전층과 상기 제1절연층을 식각하는 단계를 포함한다.In accordance with another aspect of the present invention, a method of manufacturing a semiconductor device includes: forming a fuse line in a first region on a substrate; Forming a first insulating layer on the entire structure including the fuse line; Forming a capacitor having an electrode in a second region on the substrate, and patterning a conductive layer constituting the electrode on the first insulating layer in the first region so as to overlap the fuse line; Forming a second insulating layer on the entire structure including the capacitor; Selectively etching the second insulating layer using the conductive layer patterned in the first region as an etch stop; Etching the conductive layer and the first insulating layer so that the first insulating layer remains a predetermined thickness on the fuse line.

또한, 본 발명의 다른 특징적인 반도체 소자의 제조방법은, 셀영역과 주변영역을 갖는 반도체소자 제조 방법에 있어서, 기판 상에 제1도전층을 형성하는 단계; 상기 제1도전층을 패터닝하여 상기 셀영역에는 비트라인을 형성하고 상기 주변영역에는 퓨즈라인을 형성하는 단계; 상기 퓨즈라인을 포함한 전체구조 상에 제1절연층을 형성하는 단계; 상기 셀영역에 하부전극, 유전체 및 상부전극이 적층된 커패시터를 형성하고, 상기 상부전극을 구성하는 도전층을 상기 퓨즈라인과 오버랩되도록 상기 주변영역의 상기 제1절연층 상에 패터닝하는 단계; 상기 커패시터를 포함한 전체구조 상에 제2절연층을 형성하는 단계; 상기 주변영역에 패턴된 상기 도전층을 식각정지로하여 상기 제2절연층을 선택적으로 식각하는 단계; 및 상기 퓨즈라인 상에 상기 제1절연층이 소정 두께 잔류하도록 상기 도전층과 상기 제1절연층을 식각하는 단계를 포함한다.In addition, another characteristic semiconductor device manufacturing method of the present invention, comprising: forming a first conductive layer on a substrate in a semiconductor device manufacturing method having a cell region and a peripheral region; Patterning the first conductive layer to form a bit line in the cell region and a fuse line in the peripheral region; Forming a first insulating layer on the entire structure including the fuse line; Forming a capacitor in which a lower electrode, a dielectric, and an upper electrode are stacked in the cell region, and patterning a conductive layer constituting the upper electrode on the first insulating layer in the peripheral region to overlap the fuse line; Forming a second insulating layer on the entire structure including the capacitor; Selectively etching the second insulating layer using the conductive layer patterned in the peripheral area as an etch stop; And etching the conductive layer and the first insulating layer so that the first insulating layer remains a predetermined thickness on the fuse line.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.2A to 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a preferred embodiment of the present invention.

도 2a에 도시된 바와 같이, 기판(51) 상부에 제1절연층(52)을 형성한다. 여기서, 기판(51)은 소자분리막, 웰(Well)을 포함하고 트랜지스터의 게이트라인을 포함할 수 있다. 또한, 제1절연층(52)은 예컨대 게이트라인과 같은 하부 도전층과 후속 비트라인과의 층간절연을 위한 것으로, 실리콘산화막(Silicon Oxide)으로 형성할 수 있다.As shown in FIG. 2A, a first insulating layer 52 is formed on the substrate 51. The substrate 51 may include an isolation layer, a well, and a gate line of a transistor. In addition, the first insulating layer 52 is for interlayer insulation between a lower conductive layer such as a gate line and a subsequent bit line, and may be formed of silicon oxide.

이어서, 제1절연층(52)을 관통하고 하부층과 연결되는 비트라인콘택플러그(53)를 형성한다. 비트라인콘택플러그(56)가 연결되는 하부층은 트랜지스터의 소스 또는 드레인이 될 수 있다. 비트라인콘택플러그(53)는 도전물질로 형성하되, 예컨대 폴리실리콘으로 형성할 수 있다. Subsequently, a bit line contact plug 53 penetrates the first insulating layer 52 and is connected to the lower layer. The bottom layer to which the bit line contact plug 56 is connected may be a source or a drain of the transistor. The bit line contact plug 53 may be formed of a conductive material, for example, polysilicon.

이어서, 도전층을 증착한 다음 이를 패터닝하여 비트라인콘택플러그(53)에 연결되는 비트라인(54)을 형성하고 아울러 주변영역에는 퓨즈라인(54A)을 형성한다.Subsequently, a conductive layer is deposited and then patterned to form a bit line 54 connected to the bit line contact plug 53 and a fuse line 54A in the peripheral region.

이어서, 비트라인(54) 및 퓨즈라인(54A)을 포함한 전체구조 상에 제2절연층(55)을 형성한다. 여기서, 제2절연층(55)은 층간 절연물질로서 예컨대 실리콘산화막으로 형성할 수 있다.Subsequently, a second insulating layer 55 is formed on the entire structure including the bit line 54 and the fuse line 54A. The second insulating layer 55 may be formed of, for example, a silicon oxide film as an interlayer insulating material.

이어서, 셀영역의 제2절연층(55)을 관통하는 스토리지노드콘택플러그(56)를 형성한다. 여기서, 스토리지노드콘택플러그(56)는 하부층과 후속 캐패시터를 연결하기 위한 것으로, 도전물질로 형성하되 예컨대 폴리실리콘으로 형성할 수 있다.Subsequently, a storage node contact plug 56 penetrating through the second insulating layer 55 of the cell region is formed. Here, the storage node contact plug 56 is for connecting the lower layer and the subsequent capacitor, and may be formed of a conductive material, for example, polysilicon.

이어서, 셀영역의 스토리지노드콘택플러그(56)와 연결되는 하부전극(57)을 형성하고, 하부전극(57) 상에 유전막(58)과 상부전극(59)을 형성한다. 이때, 상부전극(59)을 구성하는 도전층을 퓨즈라인(54A)과 오버랩되도록 주변영역의 제2절연층(55) 상에 패터닝 한다. 패턴된 도전층(59A)는 퓨즈라인(54A)보다 선폭이 조금 넓도록 형성할 수 있다. 도전층(59A)은 후속 퓨즈박스 형성을 위한 리페어 식각시 식각정지 기능을 한다. 도전층(59A)은 메탈 계열의 박막일 수 있다.Subsequently, a lower electrode 57 connected to the storage node contact plug 56 of the cell region is formed, and a dielectric layer 58 and an upper electrode 59 are formed on the lower electrode 57. At this time, the conductive layer constituting the upper electrode 59 is patterned on the second insulating layer 55 in the peripheral region so as to overlap the fuse line 54A. The patterned conductive layer 59A may be formed to have a slightly wider line width than the fuse line 54A. The conductive layer 59A functions as an etch stop during repair etching for subsequent fuse box formation. The conductive layer 59A may be a metal thin film.

이어서, 전체구조 상에 제3절연층(60)을 형성한다. 여기서, 제3절연층(60)은 후속 메탈라인과의 층간절연을 위한 것으로, 실리콘산화막으로 형성할 수 있다.Subsequently, a third insulating layer 60 is formed on the entire structure. Here, the third insulating layer 60 is for interlayer insulation with a subsequent metal line and may be formed of a silicon oxide film.

도 2b에 도시된 바와 같이, 셀영역의 제3절연층(60)을 관통하는 메탈콘택플러그(61)를 형성한다. 여기서, 메탈콘택플러그(61)는 도전물질로 형성하되, 예컨대 폴리실리콘으로 형성할 수 있다.As shown in FIG. 2B, a metal contact plug 61 penetrating the third insulating layer 60 of the cell region is formed. Here, the metal contact plug 61 may be formed of a conductive material, for example, polysilicon.

이어서, 메탈콘택플러그(61)에 연결되는 제1메탈라인(62)을 형성한다. Subsequently, a first metal line 62 connected to the metal contact plug 61 is formed.

이어서, 제1메탈라인(62) 상에 제4절연층(63)을 형성한다. 여기서, 제4절연층(63)은 메탈라인 간의 층간절연을 위한 것으로 IMD(Inter Metal Dielectric)이다.Subsequently, a fourth insulating layer 63 is formed on the first metal line 62. Here, the fourth insulating layer 63 is for interlayer insulation between metal lines and is intermetal dielectric (IMD).

이어서, 제4절연층(63) 상에 제2메탈라인(64)을 형성하고, 제2메탈라인(64)을 포함하는 제4절연층(63) 전면에 패시베이션(Passivation)층(65)을 형성한다. Subsequently, a second metal line 64 is formed on the fourth insulating layer 63, and a passivation layer 65 is formed on the entire surface of the fourth insulating layer 63 including the second metal line 64. Form.

도 2c에 도시된 바와 같이, 패시베이션층(65) 상에 퓨즈박스 영역이 오픈된 리페어 마스크패턴(66)을 형성한다.As shown in FIG. 2C, a repair mask pattern 66 having an open fuse box area is formed on the passivation layer 65.

도 2d에 도시된 바와 같이, 마스크패턴(66)을 식각마스크로 패시베이션층(65), 제4,3절연층(63, 60)을 식각 한다. 이때 주변영역의 도전층(59A)에서 식각정지되도록 식각 공정을 설정한다.As shown in FIG. 2D, the passivation layer 65 and the fourth and third insulating layers 63 and 60 are etched using the mask pattern 66 as an etch mask. At this time, the etching process is set to etch stop in the conductive layer (59A) of the peripheral region.

도 2e에 도시된 바와 같이, 도전층(59A)을 식각하고, 계속해서 그 하부의 제2절연층(55)을 식각하는데, 이때 퓨즈라인(54A) 상에 2000Å∼3000Å의 두께의 제2절연층(55)이 잔류하도록 한다. As shown in FIG. 2E, the conductive layer 59A is etched and the second insulating layer 55 below is etched, with a second insulator having a thickness of 2000 kV to 3000 kV on the fuse line 54A. Allow layer 55 to remain.

상술한 바와 같이 본 발명은, 셀영역에 커패시터의 상부전극을 형성할 때, 이 전극층을 구성하는 도전층이 주변영역의 퓨즈라인(54A) 상부에도 패턴되도록 하여, 리페어 식각시 식각정지 기능을 하도록 한다. 그리고 이후에 도전층(59A)과 그 하부의 유전체층 및 제2절연층(55)을 식각하여 퓨즈박스를 완성한다. As described above, when the upper electrode of the capacitor is formed in the cell region, the conductive layer constituting the electrode layer is also patterned on the fuse line 54A in the peripheral region so as to perform an etch stop function during repair etching. do. Subsequently, the fuse layer is etched by etching the conductive layer 59A, the dielectric layer and the second insulating layer 55 thereunder.

따라서, 두번째 리페어 식각 대상이 되는 박막의 두께가 종래보다 얇으므로, 퓨ㅈ박스에 남게되는 절연층의 두께를 균일하게 형성할 수 있다.Therefore, since the thickness of the thin film to be the second repair etching target is thinner than that of the related art, the thickness of the insulating layer remaining in the fuse box may be uniformly formed.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

본 발명은 퓨즈라인 상부에 균일한 두께의 절연층을 형성할 수 있어서 리페 어 공정의 불량을 예방할 수 있고, 이에 의해 수율 향상의 효과가 있다.The present invention can form an insulating layer having a uniform thickness on the fuse line can prevent the defect of the repair process, thereby improving the yield.

Claims (10)

기판 상의 제1영역에 퓨즈라인을 형성하는 단계;Forming a fuse line in the first region on the substrate; 상기 퓨즈라인을 포함한 전체구조 상에 제1절연층을 형성하는 단계;Forming a first insulating layer on the entire structure including the fuse line; 기판 상의 제2영역에 전극을 갖는 커패시터를 형성하고, 상기 전극을 구성하는 도전층을 상기 퓨즈라인과 오버랩되도록 상기 제1영역의 상기 제1절연층 상에 패터닝하는 단계;Forming a capacitor having an electrode in a second region on the substrate, and patterning a conductive layer constituting the electrode on the first insulating layer in the first region so as to overlap the fuse line; 상기 커패시터를 포함한 전체구조 상에 제2절연층을 형성하는 단계;Forming a second insulating layer on the entire structure including the capacitor; 상기 제1영역에 패턴된 상기 도전층을 식각정지로 하여 상기 제2절연층을 선택적으로 식각하는 단계; 및Selectively etching the second insulating layer using the conductive layer patterned in the first region as an etch stop; And 상기 퓨즈라인 상에 상기 제1절연층이 소정 두께 잔류하도록 상기 도전층과 상기 제1절연층을 식각하는 단계Etching the conductive layer and the first insulating layer so that the first insulating layer remains a predetermined thickness on the fuse line. 를 포함하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 도전층은 메탈 계열의 박막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.The conductive layer is a method of manufacturing a semiconductor device characterized in that it comprises a metal-based thin film. 제1항에 있어서,The method of claim 1, 상기 제2절연층은 실리콘산화막인 것을 특징으로 하는 반도체 소자의 제조방법.The second insulating layer is a semiconductor device manufacturing method, characterized in that the silicon oxide film. 제1항에 있어서,The method of claim 1, 상기 퓨즈라인 상에 잔류되는 상기 제1절연층의 두께는 2000Å∼3000Å인 것을 특징으로 하는 반도체 소자의 제조방법.And a thickness of the first insulating layer remaining on the fuse line is in the range of 2000 mW to 3000 mW. 제1항에 있어서,The method of claim 1, 상기 전극은 커패시터의 상부전극인 것을 특징으로 하는 반도체소자의 제조 방법.The electrode is a manufacturing method of a semiconductor device, characterized in that the upper electrode of the capacitor. 셀영역과 주변영역을 갖는 반도체소자 제조 방법에 있어서,In the semiconductor device manufacturing method having a cell region and a peripheral region, 기판 상에 제1도전층을 형성하는 단계;Forming a first conductive layer on the substrate; 상기 제1도전층을 패터닝하여 상기 셀영역에는 비트라인을 형성하고 상기 주변영역에는 퓨즈라인을 형성하는 단계;Patterning the first conductive layer to form a bit line in the cell region and a fuse line in the peripheral region; 상기 퓨즈라인을 포함한 전체구조 상에 제1절연층을 형성하는 단계;Forming a first insulating layer on the entire structure including the fuse line; 상기 셀영역에 하부전극, 유전체 및 상부전극이 적층된 커패시터를 형성하고, 상기 상부전극을 구성하는 도전층을 상기 퓨즈라인과 오버랩되도록 상기 주변영역의 상기 제1절연층 상에 패터닝하는 단계;Forming a capacitor in which a lower electrode, a dielectric, and an upper electrode are stacked in the cell region, and patterning a conductive layer constituting the upper electrode on the first insulating layer in the peripheral region to overlap the fuse line; 상기 커패시터를 포함한 전체구조 상에 제2절연층을 형성하는 단계;Forming a second insulating layer on the entire structure including the capacitor; 상기 주변영역에 패턴된 상기 도전층을 식각정지로하여 상기 제2절연층을 선택적으로 식각하는 단계; 및Selectively etching the second insulating layer using the conductive layer patterned in the peripheral area as an etch stop; And 상기 퓨즈라인 상에 상기 제1절연층이 소정 두께 잔류하도록 상기 도전층과 상기 제1절연층을 식각하는 단계Etching the conductive layer and the first insulating layer so that the first insulating layer remains a predetermined thickness on the fuse line. 를 포함하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제6항에 있어서,The method of claim 6, 상기 도전층은 메탈 계열의 박막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.The conductive layer is a method of manufacturing a semiconductor device characterized in that it comprises a metal-based thin film. 제6항에 있어서,The method of claim 6, 상기 제2절연층은 패시베이션층을 포함하는 복수의 절연막이 적층되어 구성되는 것을 특징으로 하는 반도체 소자의 제조방법.The second insulating layer is a semiconductor device manufacturing method, characterized in that a plurality of insulating films including a passivation layer is laminated. 제6항에 있어서,The method of claim 6, 상기 퓨즈라인 상에 잔류되는 상기 제1절연층의 두께는 2000Å∼3000Å인 것을 특징으로 하는 반도체 소자의 제조방법.And a thickness of the first insulating layer remaining on the fuse line is in the range of 2000 mW to 3000 mW. 제6항에 있어서,The method of claim 6, 상기 주변영역의 상기 제1절연층 상에 패턴되는 상기 도전층은 상기 퓨즈라인 보다 큰 선폭으로 패턴되는 것을 특징으로 하는 반도체소자의 제조 방법.And wherein the conductive layer patterned on the first insulating layer in the peripheral region is patterned with a line width larger than that of the fuse line.
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* Cited by examiner, † Cited by third party
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USD734304S1 (en) * 2014-06-18 2015-07-14 Otto Engineering, Inc. Speaker microphone
USD743950S1 (en) * 2014-06-18 2015-11-24 Otto Engineering, Inc. Speaker microphone
USD744458S1 (en) * 2014-10-21 2015-12-01 Otto Engineering, Inc. Speaker microphone

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