KR20070089525A - Method for forming semiconductor device - Google Patents

Method for forming semiconductor device Download PDF

Info

Publication number
KR20070089525A
KR20070089525A KR1020060019690A KR20060019690A KR20070089525A KR 20070089525 A KR20070089525 A KR 20070089525A KR 1020060019690 A KR1020060019690 A KR 1020060019690A KR 20060019690 A KR20060019690 A KR 20060019690A KR 20070089525 A KR20070089525 A KR 20070089525A
Authority
KR
South Korea
Prior art keywords
region
plasma
mask
semiconductor device
forming
Prior art date
Application number
KR1020060019690A
Other languages
Korean (ko)
Inventor
이상도
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060019690A priority Critical patent/KR20070089525A/en
Publication of KR20070089525A publication Critical patent/KR20070089525A/en

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B09—DISPOSAL OF SOLID WASTE; RECLAMATION OF CONTAMINATED SOIL
    • B09B—DISPOSAL OF SOLID WASTE
    • B09B3/00—Destroying solid waste or transforming solid waste into something useful or harmless
    • B09B3/40—Destroying solid waste or transforming solid waste into something useful or harmless involving thermal treatment, e.g. evaporation
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B03—SEPARATION OF SOLID MATERIALS USING LIQUIDS OR USING PNEUMATIC TABLES OR JIGS; MAGNETIC OR ELECTROSTATIC SEPARATION OF SOLID MATERIALS FROM SOLID MATERIALS OR FLUIDS; SEPARATION BY HIGH-VOLTAGE ELECTRIC FIELDS
    • B03B—SEPARATING SOLID MATERIALS USING LIQUIDS OR USING PNEUMATIC TABLES OR JIGS
    • B03B4/00—Separating by pneumatic tables or by pneumatic jigs
    • B03B4/02—Separating by pneumatic tables or by pneumatic jigs using swinging or shaking tables
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F26—DRYING
    • F26B—DRYING SOLID MATERIALS OR OBJECTS BY REMOVING LIQUID THEREFROM
    • F26B3/00—Drying solid materials or objects by processes involving the application of heat
    • F26B3/02—Drying solid materials or objects by processes involving the application of heat by convection, i.e. heat being conveyed from a heat source to the materials or objects to be dried by a gas or vapour, e.g. air
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F26—DRYING
    • F26B—DRYING SOLID MATERIALS OR OBJECTS BY REMOVING LIQUID THEREFROM
    • F26B9/00—Machines or apparatus for drying solid materials or objects at rest or with only local agitation; Domestic airing cupboards
    • F26B9/06—Machines or apparatus for drying solid materials or objects at rest or with only local agitation; Domestic airing cupboards in stationary drums or chambers
    • F26B9/08—Machines or apparatus for drying solid materials or objects at rest or with only local agitation; Domestic airing cupboards in stationary drums or chambers including agitating devices, e.g. pneumatic recirculation arrangements
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02W—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO WASTEWATER TREATMENT OR WASTE MANAGEMENT
    • Y02W30/00—Technologies for solid waste management
    • Y02W30/20—Waste processing or separation

Abstract

A method for manufacturing a semiconductor device is provided to reduce the distribution of a plate electrode and resistance by completing the etch stop on a plate electrode in a first metal contact forming process. A semiconductor substrate(21) having a cell region and a peripheral region is provided. A bit line is formed on the peripheral region of the substrate. A first interlayer dielectric(22) is formed on the entire surface of the resultant structure. A plate electrode(27) and a capping layer are sequentially formed on the first interlayer dielectric. A second interlayer dielectric(26) is formed on the resultant structure. A mask is formed on the cell and peripheral regions of the second interlayer dielectric. At this time, the width of a first mask portion for the cell region is larger than that of a second mask portion for the peripheral region. A first opening portion(32a) for opening a predetermined region of the plate electrode is formed on the resultant structure by using the mask. A second opening portion(32b) for opening an upper portion of the bit line is formed on the resultant structure by using the mask.

Description

반도체 소자 제조 방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}Semiconductor device manufacturing method {METHOD FOR FORMING SEMICONDUCTOR DEVICE}

도 1은 종래 기술의 문제점을 도시한 사진.1 is a photograph showing the problems of the prior art.

도 2a 내지 도 2c는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 단면도. 2A to 2C are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 3은 본 발명의 실시예에 따른 사진.3 is a photograph according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 반도체 기판 22 : 제1층간절연막21 semiconductor substrate 22 first interlayer insulating film

23 : 비트라인 텅스텐 24 : 비트라인 하드마스크23: bit line tungsten 24: bit line hard mask

25 : 비트라인 스페이서 26 : 제2층간절연막25 bit line spacer 26 second interlayer insulating film

27 : 플레이트 전극 28 : 비정질 실리콘막27 plate electrode 28 amorphous silicon film

29 : 식각정지막 30 : 제3층간절연막29: etching stop film 30: third interlayer insulating film

31 : 마스크 32a, 32b : 오픈 영역 31: mask 32a, 32b: open area

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 제1메탈콘택 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a method of manufacturing a first metal contact of a semiconductor device.

일반적으로 DRAM 소자는 전하의 형태로 정보 데이터를 저장하는 메모리 셀 영역과 그 정보 데이터의 입력 및 출력을 위한 주변 영역으로 구성된다. 또한 DRAM 소자는 하나의 액세스 트랜지스터(Access Transistor)와 하나의 축적 캐패시터를 포함한다.In general, a DRAM device is composed of a memory cell area storing information data in the form of charge and a peripheral area for input and output of the information data. The DRAM device also includes one access transistor and one accumulation capacitor.

캐패시터는 집적도의 증가가 요구되는 반도체 소자에 부응하기 위해 그 크기가 더욱 감소되어야 한다. 그러나, 캐패시터의 크기가 축소됨에 따라 요구되는 축적 용량을 확보하는 것이 점점 어려워지고 있다. 따라서, 최근에는 요구되는 축적 용량을 확보하기 위해 캐패시터 형성을 위해 형성되는 캐패시터 절연막의 높이를 증가시키게 되었다. 이에 따라 캐패시터의 플레이트 전극, 주변영역의 비트라인 및 트랜지스터 소스/드레인에 신호를 인가하기 위한 메탈배선의 높이 또한 증가하게 되었다.Capacitors must be further reduced in size to meet semiconductor devices that require increased integration. However, as the size of the capacitor is reduced, it becomes increasingly difficult to secure the required accumulation capacity. Therefore, in recent years, the height of the capacitor insulating film formed for forming the capacitor has been increased to secure the required storage capacity. As a result, the height of the metal wiring for applying a signal to the plate electrode of the capacitor, the bit line of the peripheral region, and the transistor source / drain also increases.

도 1은 종래 기술의 문제점을 도시한 사진이다.1 is a photograph showing the problems of the prior art.

도 1을 참조하면, 반도체 기판의 셀영역 및 주변영역 상부에 비트라인(11)을 형성되고, 비트라인(11)과 제1메탈 배선(16)을 연결하기 위한 제1메탈콘택(15)이 된다. 이 때, 비트라인(11)은 절취 단면의 방향에 따라 주변영역의 비트라인(11)만 나타난다.Referring to FIG. 1, a bit line 11 is formed over a cell region and a peripheral region of a semiconductor substrate, and a first metal contact 15 for connecting the bit line 11 and the first metal wire 16 is formed. do. At this time, the bit line 11 appears only the bit line 11 of the peripheral area in the direction of the cut section.

계속해서, 셀영역의 반도체 기판 상부에 스토리지노드(13)를 형성하고, 스토리지노드(13) 상부에 플레이트 전극(14)을 형성한다. 이 때, 스토리지노드(13)와 플레이트 전극 사이에 절연층으로 유전막(Dielectric layer)이 형성된다. 한편, 미설명 부호 '12'는 스토리지노드를 형성할 때, 스토리지노드 산화막의 식각 정지용으로 사용하는 식각 정지막(Etch Stop layer)이다.Subsequently, the storage node 13 is formed on the semiconductor substrate in the cell region, and the plate electrode 14 is formed on the storage node 13. At this time, a dielectric layer is formed as an insulating layer between the storage node 13 and the plate electrode. Meanwhile, reference numeral 12 denotes an etch stop layer used for etch stop of the storage node oxide layer when forming the storage node.

그러나, 상술한 종래 기술은 스토리지노드와 플레이트 전극으로 TiN을 사용하는데, 디바이스의 크기가 작아짐에 따라 플레이트 전극의 두께를 1000Å 이상으로 하였을 경우 크랙(Crack)이 발생하여 제1메탈콘택(M1C) 형성시 플레이트 전극을 관통하게 된다. 이 때, 제1메탈콘택과 플레이트 전극 간의 저항 및 저항 분포가 증가하는 문제가 있다.However, the above-described conventional technique uses TiN as the storage node and the plate electrode, and as the size of the device decreases, cracks occur when the thickness of the plate electrode is 1000 Å or more to form the first metal contact M1C. Penetrates the plate electrode. In this case, there is a problem in that resistance and resistance distribution between the first metal contact and the plate electrode are increased.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 제1메탈 콘택과 플레이트 전극 간의 저항 및 저항 분포 증가를 방지하는데 적합한 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a method of manufacturing a semiconductor device suitable for preventing the increase in resistance and resistance distribution between the first metal contact and the plate electrode.

상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자 제조 방법은 셀영역과 주변영역이 정의된 반도체 기판을 준비하는 단계, 상기 반도체 기판의 주변 영역 상부에 비트라인을 형성하는 단계, 상기 비트라인을 포함하는 상기 반도체 기판 전면에 제1층간절연막을 형성하는 단계, 상기 층간절연막 상에 플레이트 전극 및 캡핑막을 차례로 형성하는 단계, 상기 캡핑막을 포함하는 상기 반도체 기판 전면에 제2층간절연막을 형성하는 단계, 상기 셀영역 및 상기 주변영역의 상기 제2층간절연막의 소정 영역 상에 마스크를 형성하되, 상기 셀영역에 형성하는 마스크 너비는 상기 주변영역에 형성하는 마스크 너비보다 넓게 형성하는 단계, 상기 마스크를 사용하여 상기 플레이트 전극의 소정 영역을 개방시키는 제1오픈 영역을 형성하는 단계, 및 상기 마스크를 사용하여 상기 비트라인 상부를 개방시키는 제2오픈 영역을 형성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of fabricating a semiconductor device, the method including: preparing a semiconductor substrate having a cell region and a peripheral region defined therein, forming a bit line on the peripheral region of the semiconductor substrate; Forming a first interlayer insulating film on the entire surface of the semiconductor substrate, sequentially forming a plate electrode and a capping film on the interlayer insulating film, and forming a second interlayer insulating film on the entire surface of the semiconductor substrate including the capping film; Forming a mask on the cell region and a predetermined region of the second interlayer insulating layer in the peripheral region, wherein the mask width formed in the cell region is wider than the mask width formed in the peripheral region, using the mask Forming a first open region to open a predetermined region of the plate electrode, and Using a mask to form a second open region that opens the top of the bit line.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

도 2a 내지 도 2c는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 단면도이다.2A through 2C are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 2a에 도시된 바와 같이, 셀영역과 주변영역이 정의된 반도체 기판(21) 상부에 제1층간절연막(22)을 형성한다. 제1층간절연막(22) 형성 전 소자 분리(STI), 게이트 라인, 소스/드레인 이온 주입 공정 및 랜딩 플러그(Landing Plug) 공정 등이 진행된다.As shown in FIG. 2A, the first interlayer insulating layer 22 is formed on the semiconductor substrate 21 where the cell region and the peripheral region are defined. Before forming the first interlayer dielectric layer 22, device isolation (STI), a gate line, a source / drain ion implantation process, and a landing plug process may be performed.

계속해서, 주변영역 상에 비트라인 텅스텐(23) 및 비트라인 하드마스크(24) 가 차례로 적층된 비트라인(Bit Line, BL)을 형성한다. 이 때, 비트라인(BL) 양측벽엔 비트라인 스페이서(35)를 형성한다. 한편, 주변영역에 비트라인(BL)을 형성할 때 셀영역 상에도 비트라인이 형성되는데 절취 방향에 따라 도면에 도시되지는 않는다.Subsequently, bit lines tungsten 23 and bit line hard masks 24 are sequentially formed on the peripheral region to form bit lines BL. At this time, bit line spacers 35 are formed on both side walls of the bit line BL. Meanwhile, when the bit line BL is formed in the peripheral area, the bit line is also formed on the cell area, which is not shown in the drawing along the cutting direction.

비트라인(BL)을 포함하는 전면에 제2층간절연막(26)을 형성한다. 그리고 나서, 셀영역의 제2층간절연막(26) 상부에 500Å 두께의 TiN막을 플레이트 전극(27)으로 형성한다. 플레이트 전극(27) 형성 전, 스토리지노드콘택플러그(Storage Node Contact Plug), 스토리지노드 및 유전막이 형성되며 도면에는 도시하지 않는다.A second interlayer insulating film 26 is formed on the entire surface including the bit line BL. Then, a 500 nm thick TiN film is formed as the plate electrode 27 on the second interlayer insulating film 26 in the cell region. Before the plate electrode 27 is formed, a storage node contact plug, a storage node, and a dielectric film are formed and are not shown in the drawing.

계속해서, 플레이트 전극(27) 상에 캡핑막을 형성한다. 캡핑막은 800Å 두께의 비정질 실리콘막(28) 및 300Å 두께의 식각 정지막(29)이 차례로 적층된 구조로 형성한다. 여기서 식각 정지막(29)은 후속, 제1메탈콘택 공정시 플레이트 전극(27) 상에서 식각 정지 되게 하기 위한 막이다. Subsequently, a capping film is formed on the plate electrode 27. The capping film is formed in a structure in which an amorphous silicon film 28 having a thickness of 800 m 3 and an etch stop layer 29 having a thickness of 300 m are stacked in this order. Here, the etch stop layer 29 is a film for etch stop on the plate electrode 27 during the first metal contact process.

다음으로 플레이트 전극(27) 및 캡핑막을 포함하는 반도체 기판(21) 전면에 제3층간절연막(30)을 형성한다. 그리고 나서, 제3층간절연막(30)의 소정 영역 상에 마스크(31)를 형성한다. 여기서, 셀영역을 오픈하기 위한 마스크(31) 너비(W1)는 주변영역을 오픈하여 제1메탈콘택을 정의하기 위한 마스크 너비(W2)보다 1.5배 넓게 형성한다. Next, a third interlayer insulating film 30 is formed on the entire surface of the semiconductor substrate 21 including the plate electrode 27 and the capping film. Then, a mask 31 is formed on the predetermined region of the third interlayer insulating film 30. Here, the width W1 of the mask 31 for opening the cell region is 1.5 times wider than the mask width W2 for defining the first metal contact by opening the peripheral region.

셀영역에 형성되는 마스크 너비를 주변영역에 형성되는 마스크 너비 보다 넓게 형성하므로서, 제1메탈 콘택 식각시 콘택 레시피(Contact Recipe)에 의한 로딩 효과(Loading Effect)를 이용해서, 플레이트 전극 상부에서 제1메탈콘택 식각을 정 지시킬 수 있다. 즉, 플라즈마를 사용하여 건식 식각할 때 식각 대상층의 면적이 좁을 때보다 넓게 되면 플라즈마 간의 접촉이 적게 되므로, 식각되는 양도 적어져 종래 기술에서 제1메탈콘택 식각시 플레이트 전극을 관통하는 현상을 방지할 수 있다. The mask width formed in the cell region is formed to be wider than the mask width formed in the peripheral region, so that the loading effect of the contact recipe during the etching of the first metal contact is applied to the first electrode on the plate electrode. Metal contact etch can be stopped. That is, when dry etching using plasma, if the area of the etching target layer becomes wider than when the area of the etching target layer is narrower, contact between the plasmas is less, so that the amount of etching is reduced, thereby preventing the phenomenon of penetrating the plate electrode during the first metal contact etching in the prior art. Can be.

도 2b에 도시된 바와 같이, 마스크(31)를 사용하여 제3층간절연막(30)을 선택적으로 식각하여 셀영역의 식각 정지막(29) 표면에서 식각 정지 되는 오픈 영역(32a)을 형성한다. 이 때, 주변영역에서도 같은 깊이의 오픈 영역(32b)이 형성된다. 이 때, 오픈 영역(32a, 32b)은 제1메탈콘택이 형성될 예정 영역이다.As shown in FIG. 2B, the third interlayer insulating layer 30 is selectively etched using the mask 31 to form an open region 32a which is etched off from the surface of the etch stop layer 29 of the cell region. At this time, the open area 32b of the same depth is formed in the peripheral area. At this time, the open areas 32a and 32b are areas to be formed with the first metal contact.

제3층간절연막(30)을 선택적으로 식각할 때, 식각 정지막(29)과 고선택비를 가지는 클로린계 성분과 플로린계 성분을 함유하는 C4F6 플라즈마와 O2 플라즈마를 혼합 사용하여 식각 정지막(29)까지 식각한다.When the third interlayer dielectric layer 30 is selectively etched, the etch stop layer 29 is etched by using a mixture of C 4 F 6 plasma and O 2 plasma containing a chlorine-based component and a fluorine-based component having a high selectivity. The film is etched up to the film 29.

도 2c에 도시된 바와 같이, 질화막에 대한 식각 선택비는 없지만, 실리콘막과는 선택비를 가지는 클로린계 플라즈마와 플로린계 플라즈마 및 비활성 가스가 혼합된 플라즈마를 사용하여 플레이트 전극(27) 표면에서 식각 정지되는 오픈 영역(32a)을 형성한다. 자세히는, C4F6/CH3F3/O2/Ar을 사용한다.As shown in FIG. 2C, there is no etching selectivity with respect to the nitride film, but etching is performed on the surface of the plate electrode 27 using a plasma mixed with a chlorine plasma, a florin plasma, and an inert gas having a selectivity with respect to the silicon film. The open area 32a is stopped. In detail, C 4 F 6 / CH 3 F 3 / O 2 / Ar is used.

주변영역에서는 비트라인 텅스텐(23)이 드러날 때까지 식각을 진행하여 오픈 영역(32b)을 형성한다. 주변영역의 오픈 영역(32b)은 제1메탈콘택이 형성되는 영역이다. 한편, 셀영역의 오픈 영역(32a)을 형성할 때 식각 정지막(29)을 제1식각하여 식각 정지시킨 후 비정질 실리콘막(28)에서 식각 정지(점선으로 표시한 부분) 될 수 있지만, 식각이 과도한 경우 비정질 실리콘막(28)도 식각하고, 플레이트 전극(27)에서 식각 정지할 수 있다.In the peripheral area, etching is performed until the bit line tungsten 23 is exposed to form the open area 32b. The open area 32b of the peripheral area is an area where the first metal contact is formed. Meanwhile, when the open region 32a of the cell region is formed, the etch stop layer 29 may be first etched to stop the etch, and then the etch stop (marked with a dotted line) may be performed on the amorphous silicon layer 28. In such an excessive case, the amorphous silicon film 28 may also be etched and etched away from the plate electrode 27.

도 3은 본 발명의 실시예에 따른 사진이다.3 is a photograph according to an embodiment of the present invention.

도 3을 참조하면, 플레이트 전극(27) 표면에서 식각 정지된 오픈 영역(32a)을 볼 수 있다.Referring to FIG. 3, the etched stop open area 32a may be seen on the surface of the plate electrode 27.

상술한 바와 같이, 플레이트 전극 상에 형성하는 제1메탈콘택 마스크의 크기를 비트라인 상에 형성되는 제1메탈콘택 패턴보다 약 1.5배 크게 형성시켜, 제1메탈콘택 식각시 콘택 레시피에 의한 로딩 효과(Loading Effect)를 이용해서 플레이트 전극 상에 제1메탈 콘택을 식각 정지시킬 수 있으므로, 제1메탈콘택과 플레이트 전극 강늬 저항 및 저항 분포를 방지하여 소자의 동작 특성을 개선할 수 있다.As described above, the size of the first metal contact mask formed on the plate electrode is formed to be about 1.5 times larger than the first metal contact pattern formed on the bit line, so that the loading effect by the contact recipe when etching the first metal contact is formed. Since the first metal contact is etched off on the plate electrode by using a loading effect, the resistance and resistance distribution of the first metal contact and the plate electrode can be prevented to improve the operating characteristics of the device.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 제1메탈콘택 형성시 플레이트 전극 상에서 식각 정지 시킴으로서, 플레이트 전극 및 저항 분포를 감소시켜 수율 증대 효과를 얻을 수 있다.In the present invention described above, by stopping the etching on the plate electrode when forming the first metal contact, the plate electrode and the resistance distribution can be reduced to obtain a yield increasing effect.

Claims (12)

셀영역과 주변영역이 정의된 반도체 기판을 준비하는 단계;Preparing a semiconductor substrate having a cell region and a peripheral region defined therein; 상기 반도체 기판의 주변영역 상부에 비트라인을 형성하는 단계;Forming a bit line on the peripheral region of the semiconductor substrate; 상기 비트라인을 포함하는 상기 반도체 기판 전면에 제1층간절연막을 형성하는 단계;Forming a first interlayer insulating film over the semiconductor substrate including the bit line; 상기 층간절연막 상에 플레이트 전극 및 캡핑막을 차례로 형성하는 단계;Sequentially forming a plate electrode and a capping film on the interlayer insulating film; 상기 캡핑막을 포함하는 상기 반도체 기판 전면에 제2층간절연막을 형성하는 단계;Forming a second interlayer insulating film on an entire surface of the semiconductor substrate including the capping film; 상기 셀영역 및 상기 주변영역의 상기 제2층간절연막의 소정 영역 상에 마스크를 형성하되, 상기 셀영역에 형성하는 마스크 너비는 상기 주변영역에 형성하는 마스크 너비보다 넓게 형성하는 단계;Forming a mask on the cell region and a predetermined region of the second interlayer dielectric layer in the peripheral region, wherein a mask width formed in the cell region is wider than a mask width formed in the peripheral region; 상기 마스크를 사용하여 상기 플레이트 전극의 소정 영역을 개방시키는 제1오픈 영역을 형성하는 단계; 및Forming a first open region using the mask to open a predetermined region of the plate electrode; And 상기 마스크를 사용하여 상기 비트라인 상부를 개방시키는 제2오픈 영역을 형성하는 단계Forming a second open region using the mask to open the upper portion of the bit line 를 포함하는 반도체 소자 제조 방법.Semiconductor device manufacturing method comprising a. 제1항에 있어서,The method of claim 1, 상기 셀영역에 형성하는 마스크는,The mask formed in the cell region, 상기 주변영역에 형성하는 마스크 보다 1.5배 큰 너비를 갖도록 형성하는 반도체 소자 제조 방법.A method of manufacturing a semiconductor device to form a width 1.5 times larger than the mask formed in the peripheral region. 제1항에 있어서,The method of claim 1, 상기 캡핑막은,The capping film, 비정질 실리콘막과 식각 정지용 질화막이 차례로 적층된 구조로 형성하는 반도체 소자 제조 방법.A method of manufacturing a semiconductor device, in which an amorphous silicon film and an etch stop nitride film are sequentially stacked. 제3항에 있어서,The method of claim 3, 상기 비정질 실리콘막은 800Å, 상기 질화막은 300 Å 두께로 형성하는 반도체 소자 제조 방법.The amorphous silicon film is 800 Å, the nitride film is 300 Å thick semiconductor device manufacturing method. 제1항에 있어서,The method of claim 1, 상기 마스크를 사용하여 상기 플레이트 전극의 소정 영역을 개방시키는 제1오픈 영역을 형성하는 단계; 및Forming a first open region using the mask to open a predetermined region of the plate electrode; And 상기 캡핑막을 2단계 식각하여 상기 제1오픈 영역을 형성하는 단계Etching the capping layer in two steps to form the first open region 를 더 포함하는 반도체 소자 제조 방법.A semiconductor device manufacturing method further comprising. 제5항에 있어서,The method of claim 5, 상기 캡핑막을 2단계 식각하여 상기 제1오픈 영역을 형성하는 단계는,Etching the capping layer in two steps to form the first open region; 식각정지용 질화막이 노출되는 타겟으로 제1식각하는 단계; 및First etching the target to which the etch stop nitride film is exposed; And 비정질 실리콘막이 노출되는 타겟으로 제2식각하는 단계Second etching to the target to which the amorphous silicon film is exposed 로 진행하는 반도체 소자 제조 방법.A semiconductor device manufacturing method to proceed to. 제6항에 있어서,The method of claim 6, 상기 제1식각은,The first etching is, 클로린계 플라즈마와 플로린 플라즈마 혼합된 플라즈마를 사용하는 반도체 소자 제조 방법.A semiconductor device manufacturing method using a chlorinated plasma and a florin plasma mixed plasma. 제7항에 있어서,The method of claim 7, wherein 상기 클로린계 플라즈마와 플로린 플라즈마 혼합된 플라즈마는,The chlorinated plasma and the florin plasma mixed plasma, C4F6 가스를 사용하며, O2 플라즈마를 첨가하는 반도체 소자 제조 방법.A method for manufacturing a semiconductor device using C 4 F 6 gas and adding O 2 plasma. 제1항에 있어서,The method of claim 1, 상기 마스크를 사용하여 상기 비트라인 상부를 개방시키는 제2오픈 영역을 형성하는 단계는,Using the mask to form a second open area that opens the upper part of the bit line, 클로린계 플라즈마와 플로린계 플라즈마 및 비활성 가스가 혼합된 플라즈마를 사용하는 반도체 소자 제조 방법.A semiconductor device manufacturing method using a plasma in which a chlorine plasma, a florin plasma, and an inert gas are mixed. 제9항에 있어서,The method of claim 9, 상기 클로린계 플라즈마와 플로린계 플라즈마 및 비활성 가스가 혼합된 플라즈마는,The plasma in which the chlorine-based plasma, the florin-based plasma, and the inert gas are mixed, C4F6/CH3F3/O2/Ar을 사용하는 반도체 소자 제조 방법.Method for manufacturing a semiconductor device using C 4 F 6 / CH 3 F 3 / O 2 / Ar. 제1항에 있어서,The method of claim 1, 상기 제1오픈 영역은,The first open area is 상기 제2오픈 영역보다 너비를 넓게 형성하는 반도체 소자 제조 방법.And forming a width wider than the second open region. 제1항에 있어서,The method of claim 1, 상기 플레이트 전극은 500Å 두께의 TiN막으로 형성하는 반도체 소자 제조 방법.The plate electrode is a semiconductor device manufacturing method to form a 500N thick TiN film.
KR1020060019690A 2006-02-28 2006-02-28 Method for forming semiconductor device KR20070089525A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060019690A KR20070089525A (en) 2006-02-28 2006-02-28 Method for forming semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060019690A KR20070089525A (en) 2006-02-28 2006-02-28 Method for forming semiconductor device

Publications (1)

Publication Number Publication Date
KR20070089525A true KR20070089525A (en) 2007-08-31

Family

ID=38614508

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060019690A KR20070089525A (en) 2006-02-28 2006-02-28 Method for forming semiconductor device

Country Status (1)

Country Link
KR (1) KR20070089525A (en)

Similar Documents

Publication Publication Date Title
US10763264B2 (en) Method for forming dynamic random access memory structure
US9601588B2 (en) Method for fabricating semiconductor device
KR20090036876A (en) Method for fabricating semiconductor device using dual damascene process
US20150214234A1 (en) Semiconductor device and method for fabricating the same
US7371636B2 (en) Method for fabricating storage node contact hole of semiconductor device
KR20110080783A (en) Method of manufacturing semiconductor device
KR20110024633A (en) Method for fabricating semiconductor device with buried gate
KR20090110568A (en) Method for forming contact hole in semiconductor device and method for forming bitline contact hole using the same
KR100382730B1 (en) Metal contact structure in semiconductor device and forming method thereof
KR20070089525A (en) Method for forming semiconductor device
KR101002519B1 (en) Method of manufacturing a flash memory device
KR20100013948A (en) Semiconductor device and manufacturing method thereof
KR100643567B1 (en) Method for fabricating of Landing Plug Contact
KR100547247B1 (en) Method for fabricating semiconductor memory device
KR100955164B1 (en) Method for manufacturing semiconductor device
KR20070082674A (en) Method for manufacturing of semiconductor device
US7622381B2 (en) Semiconductor structure and the forming method thereof
KR101024814B1 (en) Method for manufacturing semiconductor device
KR100929289B1 (en) Manufacturing method of semiconductor device
KR100844936B1 (en) Semicoductor device and Method for fabricating the same
KR100489517B1 (en) Method for manufacturing non-volatile memory device
KR20070068647A (en) Method for manufacturing a semiconductor device
KR20080024365A (en) Method of fabricating the gate in semiconductor device
KR20060061107A (en) Semiconductor device and manufacturing method thereof
KR20040002228A (en) A method for forming a semiconductor device

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid