KR20060132400A - 실리콘 박막트랜지스터 및 이의 제조방법 - Google Patents
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Abstract
개시된 실리콘 박막트랜지스터는: 기판의 양면에 버퍼층이 형성되고 일측의 버퍼층에 실리콘 채널이 형성된다. 실리콘 채널 위에는 게이트 절연층가 형성되고 게이트 절연층 위에는 게이트가 마련된다. 기판 양면에 형성되는 버퍼층에 의해 기판의 휨이 방지되고 따라서 양질의 동작성능을 갖는다.
다결정, 실리콘, 버퍼층, 스트레스, 휨
Description
도 1은 종래 박막트랜지스터(TFT)의 개략적 단면도이다.
도 2는 본 발명에 따른 박막트랜지스터의 개략적 단면도이다.
도 3은 일면에 버퍼층이 형성된 플라스틱 기판의 휨을 보여주는 사진이다.
도 4a 내지 도 4k는 본 발명에 따른 TFT의 제조방법의 개략적 공정 흐름도이다.
도 5a는 종래 방법에 의해 제조된 다결정 실리콘의 표면 조직을 보인다.
도 5b는 종래 방법에 의해 제조된 TFT의 특성 그래프이다.
도 6a 및 도 6b는 기판이 휘어지는 종래 방법 및 기판이 휘어지지 않는 본 발명의 방법에 따라 제조된 다결정 실리콘을 각각 보인다.
도 7a 및 도 7b는 본 발명에 따른 제조방법 공정 중, 버퍼층의 거칠기(roughness)의 차이에 따른 다결정 실리콘의 표면 조직을 보이는 SEM 이미지이다.
도 8은 본 발명에 따른 TFT의 버퍼층의 두께 변화-최대 레이저 에너지 밀도의 변화를 보인다.
본 발명은 플라스틱과 같은 열에 취약한 기판에 실리콘층이 형성되는 실리콘 박막트랜지스터 및 그 제조방법에 관한 것이다.
다결정 실리콘(poly crystalline Si, poly-Si)은 비정질 실리콘(amorphous Si, a-Si)에 비해 높은 이동도(mobility)를 가지기 때문에 평판 디스플레이 소자 뿐 아니라 태양전지 등 다양한 전자 소자등에 응용된다.
일반적으로 양질의 다결정 실리콘 결정을 얻기 위해서는 열에 강한 재료 예를 들어 유리 등이 이용된다. 유리와 같이 열에 강한 재료에 형성되는 다결정 실리콘의 제조에는 CVD 또는 PECVD 와 같은 고온하에서의 a-Si 증착법이 이용되며 이러한 종래 방법에 의해 얻을 수 있는 결정입자의 최대 크기는 약 3000 ~ 4000Å 정도이며 그 이상의 크기는 얻기 매우 어려운 것으로 알려져 있다. 따라서, 보다 큰 입경을 가지는 다결정 실리콘의 제조 기술의 개발은 하나의 과제로 남아 있다.
한편, 최근에는 플라스틱 기판에 다결정 실리콘 전자소자를 형성하는 방법이 연구되고 있다. 플라스틱의 열변형을 방지하기 위하여 다결정 실리콘 전자소자를 형성하기 위한 스퍼터링과 같은 소위 저온 공정(low temperature process)의 도입이 불가피하다. 이러한 저온 공정은 기판에 대한 열충격을 방지하기 위해서도 필요하고 나아가서는 소자 제조시 고온 공정에서 발생되는 공정 결함을 억제하기 위해서도 필요하다. 플라스틱 기판은 열에 약한 단점 외에 가볍고 유연하면서도 튼튼한 장점을 가지기 때문에 최근에 평판 디스플레이 소자의 기판으로서 연구되고 있다.
캐리 등(Carry et. al, 미국특허 5,817,550호)은 실리콘 채널을 플라스틱 기판에 형성하는 공정에서 플라스틱의 손상을 방지할 수 있는 방법을 제시한다.
도 1은 종래 TFT의 적층구조를 개략적으로 보인다.
플라스틱 등과 같이 열에 약한 기판 위에 SiO2 버퍼층이 마련되고 이 위에 실리콘 채널(channel)이 마련된다. 실리콘 채널의 양측에는 도핑에 의한 소스(source) 및 드레인(drain) 영역이 마련되어 있다. 상기 실리콘 박막의 위에는 SiO2 게이트 절연층이 마련되고, 이 위의 중앙에 게이트(gate)가 형성되어 있다. 게이트의 위에는 SiO2 ILD(interlayer dielectric)이 형성되어 있다. 상기 소오스 전극(source electrode)은 다결정 실리콘의 소오스에 연결되어 있고, 드레인 전극(drain electrode)은 다결정 실리콘의 드레인에 연결되어 있다.
이러한 구조를 가지는 TFT를 제조하는 과정에서 새롭게 발견된 문제는 플라스틱과 플라스틱 위에 형성되는 버퍼층의 스트레스 차이에 따른 휨의 발생이다. 이러한 기판의 휨은 후속되는 공정에서 제조되는 TFT의 성능에 악영향을 미치며 따라서 이러한 휨의 문제를 해결하여야 한다.
본 발명이 이루고자 하는 기술적 과제는 기판의 휨을 효과적으로 방지하는 것이며 이로 인해 양질의 실리콘 박막트랜지스터와 이를 제조하는 방법을 제시하는 것이다.
본 발명에 따른 실리콘 TFT는:
제1면과 그 반대의 제2면을 가지는 기판;
상기 기판의 제1, 제2명에 형성되는 각각 제1, 제2버퍼층과;
상기 제1버퍼층 상에 형성되는 실리콘 채널;
상기 실리콘 채널 위에 형성되는 게이트 절연층; 그리고
상기 게이트 절연층 위에 마련되는 게이트;를 구비한다.
본 발명의 바람직한 실시예에 따르면, 상기 기판은 가요성 플라스틱 기판이다.
본 발명에 따른 TFT의 제조방법은:
제1면과 그 반대의 제2면을 가지는 기판 상에 실리콘 박막, 실리콘 박막에 대응하는 게이트 및 이들 사이의 게이트 절연층을 갖춘 TFT를 제조하는 방법에 있어서,
상기 실리콘 박막을 형성하기 전에 상기 기판의 제1면과 제2면에 버퍼층을 형성하는 단계; 그리고
상기 제1면에 형성된 버퍼층 위에 상기 실리콘 박막을 형성하는 단계를 포함한다.
본 발명의 실시예에 따른 박막트랜지스터의 제조방법은:
상기 실리콘 박막을 형성하는 단계는:
비정질실리콘을 형성하는 단계;와
상기 비정질실리콘을 열처리하여 다결정화하는 단계;를 포함한다.
상기 본 발명의 TFT 및 이의 제조방법에 있어서, 상기 기판의 제1면과 제2면에 형성되는 버퍼층은 동일물질로 형성되며, 바람직하게는 SiO2, SiN, SiN 으로 이루어지는 그룹에서 선택된 어느 하나로 형성된다.
이하 첨부된 도면을 참조하면서 본 발명에 따른 다결정 실리콘 TFT의 바람직한 실시예를 상세히 설명한다.
도 2는 본 발명에 따른 다결정 실리콘 TFT의 개략적 단면도이다.
도 2를 참조하면, 플라스틱 기판(10)의 제1면에 제1버퍼층(11a)이 마련되고 그 반대의 제2면에 제2버퍼층(11a)이 형성되어 있다. 바람직하게는 제1,제2버퍼층은 동일물질(SiO2, SiN, SiON)로 4,000 Å 이상의 두께로 거칠기(roughness)가 40 Å (rms) 이하로 형성된다. 상기 제1, 제2 버퍼층(11a, 11b)은 유연한 기판(10)의 양면에 형성됨으로써 기판(10)의 휨을 방지한다. 이때에 바람직하게는 상기 제1, 제2버퍼층(11a, 11b)는 동일물질로 동일두께로 형성한다. 이러한 기판(10)의 휨 방지는 후속되는 실리콘 공정에서 양질의 실리콘 박막을 얻도록 한다.
상기 제1버퍼층(11a) 위에 전류 채널로서 작용하는 실리콘 박막(12)이 마련된다. 실리콘 박막(12)의 양단 부분에는 도핑에 의한 소스(12a) 및 드레인(12b) 영역이 마련되어 있다. 상기 실리콘 박막(12) 위에는 게이트 절연층(13)이 마련되고, 이 위의 중앙에 게이트(14)가 형성되어 있다. 게이트(14)의 위에는 ILD(interlayer dielectric, 15)이 형성되어 있다. ILD에서 역시 상기 소오스 전극(Source Electrode)과 드레인 전극(Drain Electrode) 대응하는 부분에 관통공이 형성되어 있다. 소오스 전극(16)은 다결정 실리콘의 소오스에 연결되어 있고, 드레인 전극(17)은 다결정 실리콘의 드레인에 연결되어 있다.
위에서 본 발명을 특징지우는 게이트 절연층(13)은 증착(deposition) 에 의한 SiO2 층(13b)구비한다.
이하 첨부된 도면을 참조하면서 본 발명에 따른 TFT의 제조방법의 일례를 설명하다.
도 4a에 도시된 바와 같이, 다결정 실리콘 박막 형성을 위한 플라스틱 기판(10)을 준비한다. 기판(10)의 제1면과 제2면에는 전기적 절연 등을 위한 SiO2, SiN, SiN 등의 산화물질에 의한 제1, 제2버퍼층(11)을 형성한다.
도 4b에 도시된 바와 같이, 상기 기판(10)의 제1버퍼층(11a) 위에 비정질 실리콘 박막(a-Si, 12)을 형성한다. 비정질 실리콘 박막(12)은 스퍼터링 법등의 물리적 증착법(PVD, Physical Vapor Deposition)에 의해 형성한다. 이때에 저온 증착이 가능한 스퍼터링 법을 이용하는 스퍼터링 가스는 희가스 예를 들어 Ar을 이용한다. a-Si 의 두께는 50nm 가 되도록 조절한다. 스퍼터링 파워는 200W 그리고 가스압력은 5mTorr로 조절한다.
도 4c에 도시된 바와 같이 비정질 실리콘 박막(12)을 ELA(Eximer Laser Annealling)에 의해 열처리하여 목적하는 다결정 실리콘(p-Si) 박막을 얻는다.
도 4d에 도시된 바와 같이, 상기 실리콘 박막(12) 위에 SiO2 게이트 절연층 (13)을 형성한다. ICP-CVD, PE-CVD, 스퍼터링 법등에 의해 SiO2 를 150 ~ 200nm 증착하여 목표하는 두께의 SiO2 게이트 절연막(13)을 얻는다.
도 4e에 도시된 바와 같이 상기 게이트 절연층(13) 위에 Al 등의 금속을 증착하여 게이트(14)를 형성한다. 여기에서 위의 게이트 절연층(13)과 게이트(14)는 아직 형태상 주어진 기능을 수행할 수 형상을 가지면 후속되는 과정을 통해서 목적하는 최종 형태로 패터닝된다.
도 4f에 도시된 바와 같이, 제1마스크(M1)를 이용한 건식식각법에 의해 상기 게이트(14)와 게이트 절연층(13)을 식각한다. 상기 마스크(M)는 게이트의 형상에 대응하는 패턴을 가진다. 이러한 패턴에 의해 상기 게이트(21)가 패터닝되고 그 하부의 게이트 절연층(13)도 동일한 형상으로 패터닝된다. 이를 통해서 게이트(14)에 덮히지 않은 부분을 통해 실리콘 박막(12)이 노출된다.
도 4g에 도시된 바와 같이, 이온 샤워를 통해 게이트(21)에 덮히지 않은 부분을 도핑하고 이에 이어 308nm XeCl 엑시머 레이저에 의해 활성화한다.
도 4h에 도시된 바와 같이, 제2마스크(M2)를 이용한 건식식각법에 의해 상기 게이트에 덮이지 않은 실리콘 박막(12)을 패터닝하여 소스(12a)와 드레인(12b)을 형성한다. 상기 게이트(21)의 하부에는 p-Si가 도핑되지 않은 상태로 잔류하며 이후 채널로서의 기능을 하게 된다.
도 4i에 도시된 바와 같이 ICP-CVD, PE-CVD, 스퍼터링 등에 의해 상기 적층물 위에 ILD(interlayer dielectric)으로서 SiO2 제3절연층(15)을 약 3,000nm의 두 께로 형성한다.
도 4j에 도시된 바와 같이, 제3마스크(M3)를 이용하여 상기 SiO2 제3절연층(15)에 소스 콘택홀(15a) 및 게이트 콘택홀(15b)을 형성한다.
도 4k에 도시된 바와 같이, 상기 소스 콘택홀(15a) 및 게이트 콘택홀(15b)위에 소스 전극(16) 및 드레인 전극(17)을 형성하여 목적하는 TFT를 얻는다.
상기와 같은 본 발명은 플라스틱과 같이 열에 약한 기판에 TFT를 형성하는 방법이 가지는 저온 열처리에 따른 문제를 개선한다. 플라스틱에 다결정 실리콘을 형성하는 종래 방법의 기본적인 문제는 기판의 낮은 열전달율 및 이에 따른 ELA 시의 열축적에 따른 실리콘 필름의 국부적 엉김(agglomeration), 실리콘 박막의 높은 표면 거칠기 및 이의 국부적 박리(delamination) 등이다. 이러한 문제는 상호 복합적으로 연관되어 있으며, 기판의 휨이 국부적 박리, 엉김 등에 크게 영향을 미치는 것으로 파악되었다.
도 5a는 국부적인 엉김이 발생된 다결정 실리콘 박막의 SEM 이미지로서 비정질 실리콘에 400mJ/cm2 에너지 밀도의 엑시머 레이저를 5 회 조사하여 얻은 다결정 실리콘의 표면을 보인다. 도 5에 도시된 바와 같이 다결정 실리콘에는 다수의 엉김(사진에서 밝은 영역)이 발생됨으로 알 수 있다.
도 5b는 도 5a에 도시된 종래 방법에 의한 TFT의 특성을 보이는 그래프로서 이동도가 불과 14.8 cm2/Vs 로 다결정 실리콘으로서는 다결정 실리콘이 일반적으로 보이는 100 cm2/Vs 정도의 이동도에 비해 매우 불량한 이동도를 나타내 보인다.
도 6a는 종래 방법에 따라 플라스틱의 기판 일면에만 버퍼층이 형성됨으로써 휘어진 기판에 대해 비정질 실리콘이 형성되고 이 상태에서 ELA 처리된 결과를 보인다. 도 6b는 본 발명의 방법에 따라 플라스틱 기판의 양면, 즉 제1면과 제2면에 SiO2 버퍼층을 형성함으로써 기판의 휨을 방지하고 이러한 기판에 비정질 실리콘의 증착 및 ELA 처리 후의 결과를 보인다. 도 6a와 도 6b를 비교해보면, 본 발명에 의해 얻어진 다결정 실리콘(도 6b)은 종래 방법에 의해 얻어진 다결정 실리콘(도 6a)에 비해 매우 매끈한 즉 표면 칠기가 크게 완화되고 특히 실리콘의 엉김이 현저히 감소했음을 알수 있다.
도 7a 및 도 7b는 버퍼층의 거칠기(roughness)의 차이에 따른 다결정 실리콘의 표면 조직을 보이는 SEM 이미지이다.
도 7a는 100Å 정도의 거칠기를 가지는 버퍼층에 형성된 다결정 실리콘을 보이며, 도 7b는 약 30Å 정도의 거칠기를 가지는 버퍼층에 형성되는 다결정 실리콘을 보인다. 도시된 바와 같이 버퍼층의 거칠기가 낮으면 그렇지 않은 경우에 비해 양질의 다결정 실리콘을 얻을 수 있음을 알 수 있다.
본 발명에 따라 기판의 양면에 버퍼층을 대칭적으로 형성한 후 그 일면에 TFT을 제조한 후 TFT의 특성을 검토한 결과 아래와 같은 데이터를 얻었다.
| TFT parameters | Value (at Vds = 0.1 V ) |
| Ion/Ioff current ratio | > 4 * 106 |
| Ion_max [A] | 2.4 * 10-6 |
| Vth [V] | 2 |
| subthreshold Swing [V/dec.] | 0.1 |
| mobility (μeff.[cm2/Vs] | 258 |
위의 표 1을 통해서 알수 있듯이 다결정 실리콘으로서도 매우 높은 이동도와 더불어 매우 우수한 온오프 전류비를 얻었다. 이때에 테스트된 다결정 실리콘의 폭과 길이는 20/20 (㎛) 이었다.
도 8은 본 발명을 특징지우는 버퍼층의 두께 변화-가용 최대 레이저 에너지 밀도의 변화를 보인다. 여기에서 최대 에너지 밀도는 열처리 후 박막의 박리가 없이 다결정화할 수 있는 최대값이다.
도 8을 참조하면, 버퍼층의 두께가 증가할수록 사용가능한 에너지 밀도가 증가가 한다. 특히 300~500nm의 버퍼층이 적용되면 에너지 밀도는 250 mJ/cm2 으로 일정하다.
또한, 다른 실험에 따르면 다결정화 공정 시의 ELA 에너지는 종래의 기판의 경우 400mJ/cm2 정도 까지에서 실리콘의 엉김발생하지 않았으며, 본 발명에 따르면 약 600mJ/cm2 에 이르기 까지 다결정 실리콘의 엉김이 발생하지 않았다. 이것은 본 발명의 제조방법에 따르면 종래에 비해 높은 600mJ/cm2 정도의 높은 에너지를 이용해 다결정화가 가능하다는 것을 의미한다.
상기와 같은 본 발명에 따르면, 기판이 열적으로 보다 안정화되어 휨이 억제됨으로써 결정의 엉김이 적고 낮은 거칠기를 갖는 양질의 다결정 실리콘 박막을 얻을 수 있다. 특히 높은 에너지 하에서 다결정 공정을 진행할 수 있다. 높은 에너지 하에서의 다결정화 공정은 보다 양질의 다결정 실리콘을 얻을 수 있게 한다.
또한, 대칭적인 버퍼층에 의해 기판이 휨이 없을 뿐 아니라 기판이 버퍼층에 의해 덮혀 있으므로 TFT 제조시 거치게 되는 여러가지 화학적 공정에서 기판이 보호된다. 특히 기판으로의 수분 침투를 방지함으로써 수분에 의한 결함 발생을 방지한다.
이러한 본 발명의 TFT 및 그 제조방법은 플라스틱과 같이 열에 약한 재료를 기판으로 이용하는 평판 표시소자, 예를 들어 AMLCD, AMOLED 등에 제조에 적용될 수 있다.
이러한 본원 발명의 이해를 돕기 위하여 몇몇의 모범적인 실시예가 설명되고 첨부된 도면에 도시되었으나, 이러한 실시예들은 단지 넓은 발명을 예시하고 이를 제한하지 않는다는 점이 이해되어야 할 것이며, 그리고 본 발명은 도시되고 설명된 구조와 배열에 국한되지 않는다는 점이 이해되어야 할 것이며, 이는 다양한 다른 수정이 당 분야에서 통상의 지식을 가진 자에게 일어날 수 있기 때문이다.
Claims (15)
- 제1면과 그 반대의 제2면을 가지는 플라스틱 기판;상기 기판의 제1, 제2명에 형성되는 각각 제1, 제2버퍼층과;상기 제1버퍼층 상에 형성되는 실리콘 채널;상기 실리콘 채널 위에 형성되는 게이트 절연층; 그리고상기 게이트 절연층 위에 마련되는 게이트;를 구비하는 것을 특징으로 하는 실리콘 박막트랜지스터.
- 제 1 항에 있어서,상기 실리콘 채널은 다결정 실리콘으로 형성된 것을 특징으로 하는 실리콘 박막트랜지스터.
- 제 1 항 또는 제 2 항에 있어서,상기 제1, 제2버퍼층의 두께는 4,000 Å 이상인 것을 특징으로 하는 실리콘 박막트랜지스터.
- 제 3 항에 있어서,상기 제1, 제2버퍼층의 거칠기는 40Å 이하인 것을 특징으로 하는 실리콘 박막트랜지스터.
- 제 1 항 또는 제 2 항에 있어서,상기 제1, 제2버퍼층의 거칠기는 40Å이하인 것을 특징으로 하는 실리콘 박막트랜지스터.
- 제 1 항 또는 제 2 항에 있어서,상기 기판의 제1면과 제2면에 형성되는 버퍼층은 동일물질 및 동일두께로 형성되는 것을 특징으로 하는 실리콘 박막 트랜지스터.
- 제 6 항에 있어서, 상기 버퍼층은 SiO2, SiN, SiN 으로 이루어지는 그룹에서 선택된 어느 하나로 형성되는 것을 특징으로 하는 실리콘 박막트랜지스터.
- 제1면과 그 반대의 제2면을 가지는 기판 상에 실리콘 박막, 실리콘 박막에 대응하는 게이트 및 이들 사이의 게이트 절연층을 갖춘 TFT를 제조하는 방법에 있어서,상기 실리콘 박막을 형성하기 전에 상기 기판의 제1면과 제2면에 버퍼층을 형성하는 단계; 그리고상기 제1면에 형성된 버퍼층 위에 상기 실리콘 박막을 형성하는 단계;를 포함하는 것을 특징으로 하는 실리콘 박막트랜지스터의 제조방법.
- 제 8 항에 있어서,상기 제1, 제2버퍼층의 두께는 4,000 Å 이상인 것을 특징으로 하는 실리콘 박막트랜지스터.
- 제 9 항에 있어서,상기 제1, 제2버퍼층의 거칠기는 40Å이하인 것을 특징으로 하는 실리콘 박막트랜지스터.
- 제 8 항 또는 제 9 항에 있어서,상기 제1, 제2버퍼층의 거칠기는 40Å이하인 것을 특징으로 하는 실리콘 박막트랜지스터.
- 기판 상에 실리콘 박막을 형성하는 단계; 그리고상기 산화에 의한 산화막 위에 실리콘 산화물의 증착에 의한 절연막을 단형성하여 상기 산화에 의한 절연막 및 증착에 의한 절연막을 갖는 게이트 절연층을 얻는 단계;를 포함하는 것을 특징으로 하는 실리콘 박막트랜지스터의 제조방법.
- 제 12 항에 있어서,상기 실리콘 박막을 형성하는 단계는:비정질실리콘을 형성하는 단계;와상기 비정질실리콘을 열처리하여 다결정화하는 단계;를 포함하는 것을 특징으로 하는 실리콘 박막트랜지스터의 제조방법.
- 제 12 항 또는 제 13 항에 있어서,상기 기판의 제1면과 제2면에 형성되는 버퍼층은 동일물질로 형성되는 것을 특징으로 하는 실리콘 박막 트랜지스터의 제조방법.
- 제 14 항에 있어서,상기 버퍼층은 SiO2, SiN, SiN 으로 이루어지는 그룹에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 실리콘 박막트랜지스터의 제조방법.
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| US20040108504A1 (en) * | 2002-11-20 | 2004-06-10 | Charles Forbes | Active matrix thin film transistor array backplane |
| WO2004077519A2 (en) * | 2003-02-27 | 2004-09-10 | Mukundan Narasimhan | Dielectric barrier layer films |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103413833A (zh) * | 2013-07-09 | 2013-11-27 | 复旦大学 | 一种柔性ZnO基薄膜晶体管及其制备方法 |
| KR20230174103A (ko) | 2022-06-20 | 2023-12-27 | 이당훈 | 내연기관의 연소촉진을 위한 흡기구 측 연소촉매 공급방법 및 그 시스템 |
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