KR20060124324A - Ｄ/ａ변환기의 차동 전류 스위치 구동회로 - Google Patents
Ｄ/ａ변환기의 차동 전류 스위치 구동회로 Download PDFInfo
- Publication number
- KR20060124324A KR20060124324A KR1020050046188A KR20050046188A KR20060124324A KR 20060124324 A KR20060124324 A KR 20060124324A KR 1020050046188 A KR1020050046188 A KR 1020050046188A KR 20050046188 A KR20050046188 A KR 20050046188A KR 20060124324 A KR20060124324 A KR 20060124324A
- Authority
- KR
- South Korea
- Prior art keywords
- differential
- current switch
- differential signal
- output
- signal
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/76—Simultaneous conversion using switching tree
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/02—Delta modulation, i.e. one-bit differential modulation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Electronic Switches (AREA)
Abstract
본 발명은 D/A 변환기의 동작속도를 향상시킬 수 있는 차동 전류 스위치 구동회로에 관한 것이다. 본 발명에 따른 차동 전류 스위치 구동회로는, 데이터 입력단자를 통해 입력되는 디지털 신호를 제1 인버터 및 전송 게이트를 통해 반전 및 지연시켜 제1 차동 신호를 발생하는 제1 차동 신호 발생부와, 데이터 입력단자를 통해 입력되는 디지털 신호를 제2 및 제3 인버터를 통해 반전 및 지연시켜 제2 차동 신호를 발생하는 제2 차동 신호 발생부 및 외부로부터 입력되는 클럭신호에 따라 제1 및 제2 차동 신호 발생부에서 출력되는 제1 및 제2 차동 신호를 래치하여 차동 전류 스위치로 출력하는 데이터 래치부를 포함하여 이루어진다. 이에 의해, 차동 신호 간에 타이밍 스큐가 발생하여 D/A 변환기의 고속 동작이 제한되는 문제점을 해결할 수 있다.
D/A 변환기, 차동 전류 스위치, 차동신호, 스큐, 전송 게이트
Description
도 1은 일반적인 세그먼트 전류-구동(current-steering) 방식 D/A 변환기를 도시한 도면,
도 2는 도 1에 도시된 하위비트 전류셀 및 상위비트 전류셀 매트릭스를 구성하는 단위 전류셀에 대한 회로도, 그리고,
도 3은 본 발명의 바람직한 실시예에 따른 차동 전류 스위치 구동회로에 대한 회로도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 차동 전류 스위치 구동회로 110 :데이터 입력단자
120 : 제1 차동 신호 발생부 122 : 전송 게이트
130 : 제2 차동 신호 발생부 140 : 데이터 래치부
150 : 출력 드라이버
본 발명은 디지털/아날로그 변환기(Digital to Analog converter, D/A 변환 기)의 차동 전류 스위치를 구동하기 위한 차동 신호를 발생하는 차동 전류 스위치 구동회로에 관한 것으로, 보당 상세하게는, D/A 변환기의 동작속도를 향상시킬 수 있는 차동 신호를 발생하는 차동 전류 스위치 구동회로에 관한 것이다.
일반적으로 D/A 변환기는 디지털 신호를 아날로그 신호로 변환하는 장치로서, 최근 디지털 기술의 발달로 그 응용 분야를 급격히 증가하고 있다. 예를 들면, 이동통신 단말기, 광대역 모뎀 등과 같은 통신 분야, HD(High Definition) TV, 캠코더, 셋톱 박스(Set-top Boxes) 등과 같은 영상 신호 처리 분야, 의료장비, 음성인식, 비디오 그래픽 제어기 센서 등의 컴퓨터 분야 등 산업 전반에 걸쳐 널리 사용되고 있다 .
도 1은 일반적인 세그먼트 전류-구동(current-steering) 방식 D/A 변환기를 도시한 도면으로, 10비트 D/A 변환기에 대한 개략적인 블록도이다.
도 1에 도시된 바와 같이, 전류-구동 방식 D/A 변환기는, 외부로부터 입력되는 상위 6비트의 디지털 코드를 63개의 온도계 코드로 변환하여 출력하는 온도계 디코더(10)와, 상기 온도계 디코더(10)에서 출력되는 63개의 온도계 코드 및 외부로부터 입력되는 4비트 디지털 코드를 외부로부터 입력되는 클럭신호(Clock)에 동기시켜 출력하는 디지털 신호처리부(11), 상기 디지털 신호처리부(11)에서 출력되는 4비트 디지털 코드에 의해 구동되며, 상기 4비트 디지털 코드를 아날로그 전류로 변환하여 출력하는 하위비트 전류셀(12) 및 상기 디지털 신호처리부(11)에서 출력되는 63개의 온도계 코드에 의해 구동되며, 상기 63개의 온도계 코드를 아날로그 전류로 변환하여 출력하는 상위비트 전류셀 매트릭스(13)로 구성된다.
상기에서 하위비트 전류셀(12)은 각기 다른 가중치의 전류를 공급하는 4개의 전류셀로 구성되어 있는데, 4개의 전류셀 각각이 공급하는 전류의 양은 단위 전류셀이 공급하는 전류량의 1배, 2배, 4배, 8배이다. 한편, 상위비트 전류셀 매트릭스(13)는 동일한 전류를 공급하는 63개의 전류셀로 구성되어 있는데, 상기 63개의 전류셀 각각이 공급하는 전류의 양은 단위 전류셀이 공급하는 전류량의 16배이다.
도 2는 도 1에 도시된 하위비트 전류셀(12) 및 상위비트 전류셀 매트릭스(13)를 구성하는 단위 전류셀에 대한 회로도이다.
도 2에 도시된 바와 같이, 단위 전류셀은 게이트 단자에 인가되는 바이어스 전압(Bias)에 따라 소정의 전류를 공급하는 전류원(21)과, 게이트 단자에 입력되는 제1 및 제2 차동 신호에 따라 온/오프 스위칭 동작하는 차동 전류 스위치(22) 및 데이터 입력단자(30)를 통해 입력되는 디지털 신호를 상기 제1 및 제2 차동 신호로 변환하고, 외부로부터 입력되는 클럭신호(Clock)에 따라 상기 제1 및 제2 차동 신호를 래치하여 상기 차동 전류 스위치(22)로 출력하는 차동 전류 스위치 구동회로(40)로 구성된다.
상기에서 차동 전류 스위치 구동회로(40)는, 제1 인버터(INV1)를 구비하여 상기 데이터 입력단자(30)를 통해 입력되는 디지털 신호를 반전 및 지연시켜 제1 차동 신호를 발생하는 제1 차동 신호 발생부(41a)와, 제2 및 제3 인버터(INV2, INV3)를 통해 상기 데이터 입력단자(30)를 통해 입력되는 디지털 신호를 순차적으로 반전 및 지연시켜 제2 차동 신호를 발생하는 제2 차동 신호 발생부(41b)와, 외부로부터 입력되는 클럭신호(Clock)에 따라 스위칭되는 제1 및 제2 스위치(43a, 43b) 및 상기 제1 및 제2 스위치(43a, 43b)를 통해 상기 제1 및 제2 차동 신호 발생부(41a, 41b)에서 출력되는 상기 제1 및 제2 차동 신호를 래치하는 래치(43c)로 구성된 데이터 래치부(43) 및 상기 래치부(43)에서 출력되는 상기 제1 및 제2 차동 신호를 버퍼링하여 상기 차동 전류 스위치(45)로 출력하는 출력 드라이버(45)를 포함하여 구성된다.
종래 차동 전류 스위치 구동회로(40)의 구조에 의하면, 제1 차동 신호 발생부(41a)에서 출력되는 제1 차동 신호와 제2 차동 신호 발생부(41b)에서 출력되는 제2 차동 신호 간에 타이밍 스큐(skew)가 발생하게 된다. 상기 두 신호 간에 타이밍 스큐가 증가할수록 데이터 셋업 타임(set-up time) 및 홀드 타임(hold time)이 감소되어 D/A 변환기의 고속 동작이 제한되는 문제점이 발생한다.
또한, 종래 제1 및 제2 차동 신호 발생부(41a, 41b)의 구조에 의하면, 1 차동 신호 발생부(41a)에서 출력되는 제1 차동 신호에 의한 래치(43c)의 구동시점과 제2 차동 신호 발생부(41b)에서 출력되는 제2 차동 신호에 의한 래치(43c)의 구동시점에 소정의 시간 차가 발생한다. 이에 의해 차동 전류 스위치(22)의 스위칭 속도에 차이가 발생하여, 차동 전류 스위치(22)가 동시에 온(on) 또는 오프(off) 되어 출력신호에 글리치(Glitch)가 발생하게 문제점이 야기된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 입력되는 디지털 신호를 차동 전류 스위치 구동을 위한 차동 신호로 변환하는 과정에서 차동 신호 간에 타이밍 스큐가 발생하는 것을 방지할 수 있는 D/A 변환기의 차동 전류 스위치 구동회 로를 제공하는 데 있다.
상기와 같은 기술적 과제를 해결하기 위한, 본 발명에 따른 D/A 변환기의 차동 전류 스위치를 구동하기 위한 제1 및 제2 차동 신호를 발생하는 차동 전류 스위치 구동회로는, 데이터 입력단자를 통해 입력되는 디지털 신호를 제1 인버터 및 전송 게이트를 통해 반전 및 지연시켜 상기 제1 차동 신호를 발생하는 제1 차동 신호 발생부; 상기 데이터 입력단자를 통해 입력되는 디지털 신호를 제2 및 제3 인버터를 통해 반전 및 지연시켜 상기 제2 차동 신호를 발생하는 제2 차동 신호 발생부; 및 외부로부터 입력되는 클럭신호에 따라 상기 제1 및 제2 차동 신호 발생부에서 출력되는 상기 제1 및 제2 차동 신호를 래치하여 상기 차동 전류 스위치로 출력하는 데이터 래치부를 포함하여 이루어진다.
상기 전송 게이트의 지연시간과 상기 제3 인버터의 지연시간은 동일한 것을 특징으로 한다.
바람직하게느, 상기 제1 및 제2 차동 신호 발생부의 출력단에 각기 접속되어 상기 제1 및 제2 차동 신호가 동일한 전위 레벨을 갖도록 버퍼링하여 출력하는 제4 및 제5 인버터를 더 포함한다.
상기 데이터 래치부는, 상기 클럭신호에 의해 스위칭 동작하여 상기 제1 및 제2 차동 신호 발생부에서 출력되는 상기 제1 및 제2 차동 신호를 선택적으로 출력하는 제1 및 제2 스위치; 및 상기 제1 및 제2 스위치를 통해 입력되는 상기 제1 및 제2 차동 데이터를 래치하는 래치를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명을 보다 상세히 설명한다. 다만, 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다.
먼저, 본 발명에 따른 차동 전류 스위치 구동회로가 적용되는 D/A 변환기의 구성은 도 1에 도시된 일반적인 D/A 변환기의 구성과 동일하므로, D/A 변환기의 구성 및 동작에 대한 설명은 생략한다.
도 3은 본 발명의 바람직한 실시예에 따른 차동 전류 스위치 구동회로에 대한 회로도이다.
도 3에 도시된 바와 같이, 본 발명에 따른 차동 전류 스위치 구동회로(100)는 제1 차동 신호 발생부(120), 제2 차동 신호 발생부(130), 데이터 래치부(140) 및 출력 드라이버(150)를 포함하여 구성된다.
제1 차동 신호 발생부(120)는 데이터 입력단자(110)를 통해 입력되는 디지털 신호를 반전 및 지연시켜 제1 차동 신호를 발생하는 제1 인버터(INV1)와, 상기 제1 인버터(INV1)에서 출력되는 상기 제1 차동 신호를 소정 시간 지연시켜 통과시키는 전송 게이트(TG : Transmission Gate)(122)로 구성되어 있다.
제2 차동 신호 발생부(130)는 데이터 입력단자(110)를 통해 입력되는 디지털 신호를 순차적으로 반전 및 지연시켜 제2 차동 신호를 발생하는 제2 및 제3 인버터(INV2, INV3)로 구성되어 있다.
전송 게이트(122)는 병렬 접속된 NMOS 트랜지스터(Q1)와 PMOS 트랜지스터 (Q2)로 이루어져 있으며, 상기 NMOS 트랜지스터(Q1)의 게이트 단은 전원전압(Vdd)과 연결되고, PMOS 트랜지스터(Q2)의 게이트 단은 접지단(GND)과 연결되어 항상 턴-온(turn-on) 상태를 유지한다. 전송 게이트(122)는 제1 인버터(INV1)에서 출력되는 제1 차동 신호를 NMOS 트랜지스터(Q1) 또는 PMOS 트랜지스터(Q2)를 통해 제4 인버터(INV4)로 전송한다. 예를 들면, 제1 인버터(INV1)에서 출력되는 제1 차동 신호가 하이 레벨의 신호인 경우 NMOS 트랜지스터(Q1)를 통해 전송되고, 제1 인버터(INV1)에서 출력되는 제1 차동 신호가 로우(Low) 레벨의 신호인 경우 PMOS 트랜지스터(Q2)를 통해 전송된다.
상기 제1 인버터(INV1) 및 전송 게이트(122)에 의한 지연시간과 제2 및 제3 인버터(INV2, INV3)에 의한 지연시간을 맞추기 위하여, 전송 게이트(122)를 구성하는 NMOS 트랜지스터(Q1)와 PMOS 트랜지스터(Q2)는 상기 제3 인버터(INV3)의 지연시간과 동일한 지연시간을 갖도록 설계하는 것이 바람직하다. 이에 따라, 데이터 입력단자(110)를 통해 입력되는 디지털 신호를 제1 및 제2 차동 신호로 변환하는 과정에서 시간 차가 발생하는 것을 방지할 수 있다.
제4 및 제5 인버터(INV4, INV5)는 팬아웃(Fan-out) 보강을 위한 것으로, 제1 및 제2 차동 신호 발생부(120, 130)의 출력단에 각기 접속되어, 제1 및 제2 차동 신호 발생부(120, 130)에서 출력되는 제1 및 제2 차동 신호가 동일한 전위레벨을 갖도록 버퍼링하여 출력한다.
데이터 래치부(140)는 외부로부터 입력되는 클럭신호(clock)에 따라 제4 및 제5 인버터(INV4, INV5)를 통해 입력되는 제1 및 제2 차동 신호를 래치한다. 이를 위해, 데이터 래치부(140)는 제1 및 제2 스위치(141, 142)와 래치(143)를 구비한다.
제1 및 제2 스위치(141, 142)는 외부로부터 입력되는 클럭신호(clock)에 따라 스위칭 동작하여 제4 및 제5 인버터(INV4, INV5)를 통해 출력되는 제1 및 제2 차동 신호를 상기 래치(143)로 출력한다. 제1 및 제2 스위치(141, 142)는 NMOS 트랜지스터로 구성되어, 게이트 단자로 하이(High) 레벨의 클럭신호가 인가되는 경우 턴-온 된다.
래치(143)는 제6 및 제7 인버터(INV6, INV7)로 구성되어 상기 제1 및 제2 스위치(141, 142)를 통해 입력되는 제1 및 제2 차동 데이터를 래치한다.
출력 드라이버(150)는 상기 래치(143)의 출력단에 접속되어, 상기 래치(143)로부터 출력되는 제1 및 제2 차동 신호를 버퍼링하여 출력한다. 이를 위해, 출력 드라이버(150)는 제8 및 제9 인버터(INV8, INV9)로 구성되어 상기 제1 차동 신호를 버퍼링하여 출력하는 제1 출력 드라이버(151) 및 제10 및 제11 인버터(INV10, INV11)로 구성되어 상기 제2 차동 신호를 버퍼링하여 출력하는 제2 출력 드라이버(152)를 구비한다.
이상에서 대표적인 실시예를 통하여 본 발명에 대하여 상세하게 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 상술한 실시예에 대하여 본 발명의 범주에서 벗어나지 않는 한도 내에서 다양한 변형이 가능함을 이해할 것이다. 그러므로 본 발명의 권리범위는 설명된 실시예에 국한되어 정해져서는 안 되며, 후술하는 특허청구범위 뿐만 아니라 이 특허청구범위와 균등한 것들에 의 해 정해져야 한다.
지금까지 설명한 바와 같이, 본 발명에 따르면, 전송 게이트를 이용하여 입력되는 디지털 신호를 제1 및 제2 차동 신호로 변환하는 타이밍을 일치시킴으로써, 종래 차동 신호 간에 타이밍 스큐가 발생하여 D/A 변환기의 고속 동작이 제한되는 문제점을 해결할 수 있다.
또한, 제1 및 제2 차동 신호 발생기의 출력단에 팬아웃 보강용 인버터를 추가하여 제1 및 제2 차동 신호가 동일한 전위 레벨을 갖도록 함으로써, 종래 제1 및 제2 차동 신호의 전위 차이로 차동 전류 스위치의 스위칭 동작이 일치하지 않아 출력신호에 글리치가 발생하는 것을 방지할 수 있다.
Claims (4)
- D/A 변환기의 차동 전류 스위치를 구동하기 위한 제1 및 제2 차동 신호를 발생하는 차동 전류 스위치 구동회로에 있어서,데이터 입력단자를 통해 입력되는 디지털 신호를 제1 인버터 및 전송 게이트를 통해 반전 및 지연시켜 상기 제1 차동 신호를 발생하는 제1 차동 신호 발생부;상기 데이터 입력단자를 통해 입력되는 디지털 신호를 제2 및 제3 인버터를 통해 반전 및 지연시켜 상기 제2 차동 신호를 발생하는 제2 차동 신호 발생부; 및외부로부터 입력되는 클럭신호에 따라 상기 제1 및 제2 차동 신호 발생부에서 출력되는 상기 제1 및 제2 차동 신호를 래치하여 상기 차동 전류 스위치로 출력하는 데이터 래치부;를 포함하는 것을 특징으로 하는 D/A 변환기의 차동 전류 스위치 구동회로.
- 제 1 항에 있어서,상기 전송 게이트의 지연시간과 상기 제3 인버터의 지연시간은 동일한 것을 특징으로 하는 D/A 변환기의 차동 전류 스위치 구동회로.
- 제 1항에 있어서,상기 제1 및 제2 차동 신호 발생부의 출력단에 각기 접속되어 상기 제1 및 제2 차동 신호가 동일한 전위 레벨을 갖도록 버퍼링하여 출력하는 제4 및 제5 인버 터;를 더 포함하는 것을 특징으로 하는 D/A 변환기의 차동 전류 스위치 구동회로.
- 제 1항에 있어서, 상기 데이터 래치부는,상기 클럭신호에 의해 스위칭 동작하여 상기 제1 및 제2 차동 신호 발생부에서 출력되는 상기 제1 및 제2 차동 신호를 선택적으로 출력하는 제1 및 제2 스위치; 및상기 제1 및 제2 스위치를 통해 입력되는 상기 제1 및 제2 차동 데이터를 래치하는 래치;를 포함하는 것을 특징으로 하는 D/A 변환기의 차동 전류 스위치 구동회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050046188A KR20060124324A (ko) | 2005-05-31 | 2005-05-31 | Ｄ/ａ변환기의 차동 전류 스위치 구동회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050046188A KR20060124324A (ko) | 2005-05-31 | 2005-05-31 | Ｄ/ａ변환기의 차동 전류 스위치 구동회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20060124324A true KR20060124324A (ko) | 2006-12-05 |
Family
ID=37729092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050046188A KR20060124324A (ko) | 2005-05-31 | 2005-05-31 | Ｄ/ａ변환기의 차동 전류 스위치 구동회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20060124324A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101105263B1 (ko) * | 2009-11-17 | 2012-01-17 | 인하대학교 산학협력단 | 주파수 감지회로를 이용한 전류 구동 방식의 디지털-아날로그 변환기 |
-
2005
- 2005-05-31 KR KR1020050046188A patent/KR20060124324A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101105263B1 (ko) * | 2009-11-17 | 2012-01-17 | 인하대학교 산학협력단 | 주파수 감지회로를 이용한 전류 구동 방식의 디지털-아날로그 변환기 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI393354B (zh) | 多功能傳輸器與資料傳輸方法 | |
| CN110932715B (zh) | 位准移位电路及操作位准移位器的方法 | |
| CN108806583B (zh) | 移位寄存器单元、驱动方法、移位寄存器和显示装置 | |
| JP2009152754A (ja) | レベルシフト回路及びそれを用いたドライバと表示装置 | |
| US20130015993A1 (en) | Synchronous switching in high-speed digital-to-analog converter using quad synchronizing latch | |
| JP5905281B2 (ja) | 負極性レベルシフタ回路、負荷駆動装置、液晶表示装置、テレビ | |
| US7199742B2 (en) | Digital-to-analog converter and related level shifter thereof | |
| KR100429077B1 (ko) | 디지털-아날로그 변환기 및 전압 제한기 | |
| US9929741B1 (en) | Control circuit for current switch of current DAC | |
| US7511556B2 (en) | Multi-function circuit module having voltage level shifting function and data latching function | |
| CN114640337A (zh) | 功率域改变电路以及其操作方法 | |
| TWI493880B (zh) | 用於高速低解析度之電流控制數位－類比轉換器之ｎｍｏｓ緩衝器 | |
| US20100117708A1 (en) | Voltage Level Converter without Phase Distortion | |
| KR101357848B1 (ko) | 차동위상 구동기 | |
| KR20060124324A (ko) | Ｄ/ａ변환기의 차동 전류 스위치 구동회로 | |
| KR20110011988A (ko) | 레벨 시프터 및 이를 이용한 표시 장치 | |
| JP2011004309A (ja) | 差動信号受信回路および表示装置 | |
| JP2008281992A (ja) | 表示装置の駆動回路 | |
| US8514119B2 (en) | High-speed voltage-level converter using capacitor | |
| JP4085324B2 (ja) | ラッチ、ラッチの駆動方法、フラットディスプレイ装置 | |
| TWI398848B (zh) | 源極驅動電路 | |
| KR100464380B1 (ko) | 반도체장치 | |
| WO2022095503A1 (zh) | 电平移位电路以及集成电路 | |
| WO2024011726A1 (zh) | 用于量子测控电路的数模转换器 | |
| KR102428998B1 (ko) | 디스플레이 구동 장치의 디지털 아날로그 컨버터 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |