KR20060117094A

KR20060117094A - Method for measuring overlay of semiconductor device

Info

Publication number: KR20060117094A
Application number: KR1020050039861A
Authority: KR
Inventors: 정진희
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-05-12
Filing date: 2005-05-12
Publication date: 2006-11-16
Also published as: KR100687398B1

Abstract

An overlay measuring method of a semiconductor device is provided to measure precisely the degree of alignment and to reduce errors of alignment by using improved pattern inspection equipment capable of changing a wafer pattern into a gray level. A semiconductor substrate(100) includes a mask. The mask is composed of a lower layer with a first pattern and an upper layer with a second pattern. An overlap structure between the upper and lower layers is measured by using a bit of pattern inspection equipment, wherein the pattern inspection equipment is capable of displaying the overlap structure using a gray level. An alignment error is measured by using the gray level. The mask is rearranged in response to the alignment error.

Description

Method for measuring overlay of semiconductor devices

도 1은 종래의 오버레이 측정 방법에 사용되는 오버레이 키의 레이아웃도이다.1 is a layout diagram of overlay keys used in a conventional overlay measurement method.

도 2a 내지 도 2b는 본 발명에 따른 오버레이 측정 방법을 설명하기 위한 소자의 단면도와 그레이 레벨의 이미지도이다.2A to 2B are cross-sectional views and gray level image diagrams of devices for explaining the overlay measurement method according to the present invention.

<도면의 주요 부분에 대한 설명>Description of the main parts of the drawing

11 : 모 버니어 12 : 자 버니어11: Mo vernier 12: Chair vernier

100 : 반도체 기판 101 : 소자 분리막100 semiconductor substrate 101 device isolation film

102 : 터널 산화막 103 : 폴리 실리콘막102 tunnel oxide film 103 polysilicon film

104 : 포토레지스트 패턴104: photoresist pattern

본 발명은 반도체 장치의 오버레이 측정 방법에 관한 것으로, 특히 반도체 제조 공정 중 반도체 기판의 패턴을 그레이 레벨로 표시하는 패턴 검사 장비로 이미지화 하여 반도체 장치의 오버레이 측정 방법에 관한 것이다.The present invention relates to a method for measuring overlay of a semiconductor device, and more particularly, to a method for measuring overlay of a semiconductor device by imaging the pattern of a semiconductor substrate with a pattern inspection device displaying gray patterns in a semiconductor manufacturing process.

반도체 장치가 고집적화됨에 따라 웨이퍼 상에 형성되는 패턴들의 밀도가 조밀해지고 있는데, 특히 메모리 소자에서는 셀 영역의 패턴 밀도가 주변 영역에 비하여 패턴 밀도가 매우 높다. 한편, 셀 영역이나 주변 영역에 형성되는 소자들은 박막 증착 공정 및 박막 패터닝 공정을 여러번 반복 수행하여 제조된다.As semiconductor devices are highly integrated, densities of patterns formed on wafers are becoming more dense. In particular, in memory devices, the pattern density of the cell region is very high compared to the peripheral region. Meanwhile, devices formed in the cell region or the peripheral region are manufactured by repeatedly performing a thin film deposition process and a thin film patterning process.

이러한 박막 패턴 형성 공정 즉, 사진 식각 공정에서 가장 중요한 요소 중의 하나는 이전 스텝에서 웨이퍼 상에 이미 형성된 박막과 현재 스텝에서 새로이 패터닝될 박막간의 오버레이 정도이다. 이러한 웨이퍼 상에 이미 형성된 박막과 새로이 패터닝될 박막간의 오버레이 정도를 측정하기 위하여 오버레이 키가 사용된다.One of the most important factors in the thin film pattern forming process, that is, the photolithography process, is the degree of overlay between the thin film already formed on the wafer in the previous step and the thin film to be newly patterned in the current step. The overlay key is used to measure the degree of overlay between the thin film already formed on this wafer and the new thin film to be patterned.

도 1은 종래의 오버레이 키를 도시한 것으로서, 모 버니어(11)와 자 버니어(12)를 포함하여 구성된다. 이러한 모 버니어(11)와 자 버니어(12)의 거리를 측정함으로서 이전 스텝에서 웨이퍼 상에 이미 형성된 박막과 현재 스텝에서 형성될 박막간의 오버레이 정도를 측정하게 된다. 이와 같은 오버레이 키는 웨이퍼의 스크라이브 영역에 형성된다. 오버레이 키는 10~20㎛ 정도의 크기로 형성되는데, 현재 오버레이 정밀도는 0.02㎛ 이내로 조절이 요구되는 상황이므로 약간의 오버레이 버니어의 어택(attack)은 심각한 미스어라인(misalign)을 유발할 수 있다. 또한 오버레이 버니어는 웨이퍼의 스크라이브 영역에 형성이 되므로 실제 셀 영역에서의 오버레이 정도를 완벽하게 반영하지 못하는 경우가 존재하게 된다.1 shows a conventional overlay key, and includes a parent vernier 11 and a child vernier 12. By measuring the distance between the parent vernier 11 and the child vernier 12, the degree of overlay between the thin film already formed on the wafer in the previous step and the thin film to be formed in the current step is measured. Such overlay keys are formed in the scribe area of the wafer. The overlay keys are formed in a size of about 10 to 20 μm, and since the overlay precision is currently required to be adjusted to within 0.02 μm, the attack of some overlay vernier may cause serious misalignment. In addition, since the overlay vernier is formed in the scribe area of the wafer, the overlay vernier may not fully reflect the degree of overlay in the actual cell area.

따라서, 본 발명이 이루고자 하는 기술적 과제는 반도체 제조 공정 중 반도체 기판의 패턴을 그레이 레벨로 표시하는 패턴 검사 장비로 이미지화 하여 반도체 장치의 정렬 오차를 측정하는 것이다.Therefore, the technical problem to be achieved by the present invention is to measure the alignment error of the semiconductor device by imaging the pattern of the semiconductor substrate with the pattern inspection equipment to display the gray level in the semiconductor manufacturing process.

본 발명에 따른 반도체 장치의 오버레이 측정 방법은 반도체 기판 상에 제 1 패턴으로 형성된 하부층과, 상기 하부층을 포함한 전체 구조상에 형성된 상부층과, 상기 상부층 상에 제 2 패턴으로 형성된 마스크를 포함한 반도체 기판이 제공되는 단계와, 상기 마스크의 패턴과 상기 상부층과 상기 하부층의 중첩 구조를 그레이 레벨로 나타내는 패턴 검사 장비로 상기 반도체 기판을 측정하는 단계, 및 측정된 상기 그레이 레벨을 이용하여 정렬 오차를 구하고, 상기 정렬 오차에 따라 상기 마스크를 재정렬 하는 단계를 포함하여 이루어진다.An overlay measuring method of a semiconductor device according to the present invention includes a semiconductor substrate including a lower layer formed in a first pattern on a semiconductor substrate, an upper layer formed on an entire structure including the lower layer, and a mask formed in a second pattern on the upper layer. And measuring the semiconductor substrate with a pattern inspection apparatus representing a pattern of the mask and an overlapping structure of the upper layer and the lower layer in gray level, and obtaining an alignment error using the measured gray level. And realigning the mask according to the error.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 2a와 도 2b는 본 발명에 따른 반도체 장치의 오버레이 측정 방법을 설명 하기 위한 소자의 단면도와 그레이 레벨 이미지도이다. 도 2a와 도 2b를 참조하여 본 발명에 따른 반도체 장치의 오버레이 측정 방법을 설명하면 다음과 같다.2A and 2B are cross-sectional views and gray level image diagrams of devices for describing an overlay measurement method of a semiconductor device according to the present invention. Referring to FIGS. 2A and 2B, an overlay measuring method of a semiconductor device according to an exemplary embodiment of the present invention is described as follows.

도 2a를 참조하면, 반도체 기판(100) 상에 소자 분리막(101)과 터널 산화막(102)이 형성되고, 소자 분리막(101)과 터널 산화막(102)을 포함한 반도체 기판(100)의 전체 구조 상에 폴리 실리콘막(103)이 형성된다. 이 후, 폴리 실리콘막(103)을 선택적으로 식각하기 위하여 폴리 실리콘막(103)을 포함한 반도체 기판(100)의 전체 구조상에 포토레지스트 패턴(104)이 형성된다.Referring to FIG. 2A, the device isolation layer 101 and the tunnel oxide layer 102 are formed on the semiconductor substrate 100, and the overall structure of the semiconductor substrate 100 including the device isolation layer 101 and the tunnel oxide layer 102 is provided. A polysilicon film 103 is formed on the substrate. Thereafter, in order to selectively etch the polysilicon film 103, a photoresist pattern 104 is formed on the entire structure of the semiconductor substrate 100 including the polysilicon film 103.

상기에서는 낸드 플래시 메모리 소자의 제조 공정에서 오버레이 측정 방법을 예로써 제시하고 있으며, 이경우 하부층이 소자 분리막(101)이 되고 상부층이 폴리 실리콘막(103)이 된다. 소자 분리막(101), 터널 산화막(102), 폴리 실리콘막(103), 및 포토레지스트 패턴(104)이 형성된 반도체 기판(100)의 표면을 반도체 기판(100)에 형성된 패턴들의 물질이나 두께, 이들의 중첩 상태를 그레이 레벨로 표시하는 스캐닝 장비로 스캐닝(scaning)한다. 그러면, 반도체 기판(100) 상에 형성된 막들의 정렬 상태를 한눈에 확인할 수 있다. 이러한 스캐닝 장비로써 결함 검출 장치(Defect inspection device) 장비가 사용될 수 있다. 이러한 스캐닝 장치는 렌즈가 구비되는 광학장치를 이용하여 광을 반도체 웨이퍼에 조사하고 반사되는 반사광을 신호감지부에서 검출한 다음, 검출된 신호를 이용하여 웨이퍼 상에 구현된 패턴 상태를 그레이 레벨로 나타내는 시스템이다. KLA 장비는 그레이 레벨을 0~255의 밝기 차이로 나타낼 수 있으며 TSK 장비는 그레이 레벨을 0~455의 밝기 차이로 나타낼수 있다.In the above, an overlay measurement method is shown as an example in the manufacturing process of a NAND flash memory device. In this case, the lower layer becomes the device isolation layer 101 and the upper layer becomes the polysilicon layer 103. The material or thickness of the patterns formed on the semiconductor substrate 100 may be formed on the surface of the semiconductor substrate 100 on which the device isolation film 101, the tunnel oxide film 102, the polysilicon film 103, and the photoresist pattern 104 are formed. Scanning is performed with a scanning device that displays the superposition state of the gray level. Then, the alignment of the films formed on the semiconductor substrate 100 can be confirmed at a glance. As such scanning equipment, a defect inspection device may be used. The scanning device irradiates light onto a semiconductor wafer using an optical device equipped with a lens, detects reflected light reflected by the signal detection unit, and then displays the pattern state implemented on the wafer in gray level using the detected signal. System. KLA devices can represent gray levels as brightness differences from 0 to 255, and TSK devices can represent gray levels as brightness differences from 0 to 455.

도시된 바와 같이, 이미지도에서 그레이 레벨 B(Gray Level B)가 나타내는 부분은 반도체 소자에서 소자 분리막(101)과 포토레지스트 패턴(104)이 중첩되어 있는 영역이다. 도 2a를 참조하면, 포토레지스트 패턴(104)이 오차 없이 정렬되어 있는 경우 그레이 레벨 B 영역의 크기 즉, a와 b의 크기가 같게 나타난다.As shown, a portion indicated by gray level B in the image diagram is a region in which the device isolation layer 101 and the photoresist pattern 104 overlap with each other in the semiconductor device. Referring to FIG. 2A, when the photoresist pattern 104 is aligned without error, the size of the gray level B region, that is, the size of a and b is the same.

도 2b는 정렬 오차를 가지는 소자의 단면도와 그것의 그레이 레벨 이미지도이다. 반도체 제조 공정에서 마스크의 오정렬로 인하여 포토레지스트 패턴(104)이 미스어라인되었을 시, 그레이 레벨 B로 나타나는 영역의 크기 즉, c와 d의 크기가 다르게 나타낸다. c의 크기가 d의 크기보다 크게 나타날 경우, 포토레지스트 패턴(104)이 c영역으로 치우쳐 형성된 것을 나타낸다. 또한 d의 크기가 c의 크기보다 크게 나타날 경우, 포토레지스트 패턴(104)이 d영역으로 치우쳐 형성된 것을 나타낸다. 이와 같이 그레이 레벨의 크기(c 및 d)를 측정하여 보정치 값을 계산한다.2B is a cross sectional view of a device with alignment errors and a gray level image thereof. When the photoresist pattern 104 is misaligned due to misalignment of the mask in the semiconductor manufacturing process, the size of the region represented by the gray level B, that is, the size of c and d is different. When the size of c is larger than the size of d, it indicates that the photoresist pattern 104 is formed to be biased toward the c region. In addition, when the size of d is larger than the size of c, it indicates that the photoresist pattern 104 is formed to be biased toward the region d. Thus, the correction values are calculated by measuring the magnitudes c and d of the gray levels.

정렬 오차가 발생한 경우 포토레지스트 패턴(104)을 스트립한 후, 계산된 보정치 만큼 노광 장비를 보정하여 리워크(rework)한다.If an alignment error occurs, the photoresist pattern 104 is stripped and then reworked by correcting the exposure equipment by the calculated correction value.

상기의 공정이 진행되는 동안에도 스크라이브 영역에 오버레이 키를 함께 형성하여 모 버니어와 자 버니어에 의한 오버레이 측정 방법과 병행하여 실시할 수 있다.While the above process is in progress, the overlay key may be formed in the scribe area together with the overlay measurement method by the parent vernier and the child vernier.

상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

따라서 본 발명에 따르면, 포토 레지스트 패턴을 형성후 웨이퍼의 패턴을 그레이 레벨로 표시하는 장치로 이미지화 하여 반도체 장치의 오버레이를 측정할 수 있어 정밀한 정렬도를 측정할 수 있고, 실제 셀 영역을 측정할수 있어 정렬도 오차를 감소시킬 수 있다.Therefore, according to the present invention, after forming the photoresist pattern, the wafer pattern can be imaged with a device displaying gray level to measure the overlay of the semiconductor device, so that precise alignment can be measured and the actual cell area can be measured. Alignment can also reduce errors.

Claims

Providing a semiconductor substrate comprising a lower layer formed in a first pattern on the semiconductor substrate, an upper layer formed on the entire structure including the lower layer, and a mask formed in a second pattern on the upper layer;

Measuring the semiconductor substrate with a pattern inspection apparatus representing a pattern of the mask and an overlapping structure of the upper layer and the lower layer in gray level; And

Obtaining an alignment error using the measured gray level, and rearranging the mask according to the alignment error.

The method of claim 1,

A parent vernier and a child vernier are formed in the scribe region of the semiconductor substrate, and the method for overlay measurement of a semiconductor device further comprising using an alignment error measuring method using the parent vernier and the child vernier in parallel.

The method of claim 1,

And the pattern inspection equipment represents the difference between the structure, the material, and the height of the lower layer, the upper layer, and the mask formed on the semiconductor substrate as the gray level.