KR0170909B1 - Overlay detecting method of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 오버레이 검사 방법에 관한 것으로서, 오버레이 측정 마크가 한쪽으로 기울어지는 경우 오버레이 보정을 위하여 광 차단막 패턴이 링형상의 노출 영역을 갖도록 형성된 노광 마스크를 사용하여 감광막 패턴으로된 내측 마크를 형성하되, 상기 내측 마크를 상기 외측 마크의 내측에 사각 기둥형상으로 형성되는 섬부분과, 상기 섬부분과는 소정의 폭 만큼 이격되어 전표면을 덮는 랜드 부분으로 형성하여 섬부분과 랜드 부분의 측정치를 평균하고 이 값을 외측 마크 측정치와 비교하여 오버레이 보상값을 구하였으므로, 오버레이 측정 마크가 기울어지게 형성되어도 간단하게 오버레이 측정값의 비정확도를 측정하여 보상할 수 있고, 장치나 공정 조건이 변화되어 오버레이 보정치가 변화되는 경우에도 한번의 오버레이 측정 공정으로 정확한 오버레이 보정값을 알 수 있으므로 오버레이 마진이 증가되어 반도체 소자의 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.The present invention relates to a method for inspecting an overlay of a semiconductor device, wherein when the overlay measurement mark is inclined to one side, an inner mark of the photosensitive film pattern is formed by using an exposure mask formed so that the light blocking film pattern has a ring-shaped exposed area for overlay correction. Is formed, the inner mark is formed in a rectangular columnar shape on the inner side of the outer mark, and the island portion is formed as a land portion covering the entire surface spaced apart by a predetermined width to measure the island portion and the land portion Since the overlay compensation value was obtained by averaging and comparing this value to the outer mark measurement value, even if the overlay measurement mark is inclined, it is possible to simply measure and compensate for the inaccuracy of the overlay measurement value, and the device or process conditions are changed. One overlay measurement ball even if the overlay correction value changes So as to find out the exact overlay correction value can be increased overlay margin improves the process yield and reliability of the device operation of the semiconductor device.
Description
제1도는 종래 오버레이 측정 마크의 외측 마크 형성용 노광 마스크의 평면도.1 is a plan view of an exposure mask for forming an outer mark of a conventional overlay measurement mark.
제2도는 종래 오버레이 측정 마크의 내측 마크 형성용 노광 마스크의 평면도.2 is a plan view of an exposure mask for forming an inner mark of a conventional overlay measurement mark.
제3도는 제1도 및 제2도의 노광 마스크를 사용하여 오버레이 측정 마크가 형성된 반도체 웨이퍼의 레이 아웃도.3 is a layout view of a semiconductor wafer on which overlay measurement marks are formed using the exposure masks of FIGS. 1 and 2.
제4도는 종래 기술의 일실시예에 따라 오버레이 측정 마크가 형성된 반도체 웨이퍼의 단면도.4 is a cross-sectional view of a semiconductor wafer with overlay measurement marks formed thereon according to one embodiment of the prior art.
제5도는 종래 기술의 다른 실시예에 따라 오버레이 측정 마크가 형성된 반도체 웨이퍼의 단면도.5 is a cross-sectional view of a semiconductor wafer with overlay measurement marks formed thereon in accordance with another embodiment of the prior art.
제6도는 제4도의 반도체 웨이퍼가 오버레이 측정장치에 각도 θ를 가지고 탑재된 상태의 단면도.6 is a cross-sectional view of the semiconductor wafer of FIG. 4 mounted on the overlay measuring device with an angle θ.
제7도는 종래 기술에 따른 TIS 방법을 설명하기 위한 개략도.7 is a schematic diagram illustrating a TIS method according to the prior art.
제8도는 본 발명의 일실시예에 따른 오버레이 측정 마크의 내측 마크를 형성하기 위한 노광 마스크의 평면도.8 is a plan view of an exposure mask for forming an inner mark of an overlay measurement mark in accordance with an embodiment of the present invention.
제9도는 제8도의 노광 마스크를 사용하여 오버레이 측정 마크가 형성되어있는 반도체 웨이퍼의 레이 아웃도.9 is a layout view of a semiconductor wafer on which overlay measurement marks are formed using the exposure mask of FIG.
제10도는 제9도에서의 선 I-I에 따른 단면도.FIG. 10 is a sectional view along line I-I in FIG. 9. FIG.
제11도는 본 발명의 다른 실시예에 따른 오버레이 측정 마크의 외측 마크를 형성하기 위한 노광 마스크의 평면도.11 is a plan view of an exposure mask for forming an outer mark of an overlay measurement mark in accordance with another embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 반도체 웨이퍼 2 : 외측 마크1 semiconductor wafer 2 outer mark
3 : 내측 마크 5,8,15,18 : 노광 마스크3: inner mark 5,8,15,18 exposure mask
6 : 투명기판 7,9,17,19 : 광 차단막 패턴6: transparent substrate 7,9,17,19: light blocking film pattern
10 : 링형 노광 영역 12 : 내측 마크의 섬부분10 ring-shaped exposure area 12 island portion of inner mark
13 : 내측 마크의 랜드 부분 20 : 감광막13 land part of inner mark 20 photosensitive film
α : 내측 마크의 섬부분의 테두리변α: edge of island part of inner mark
β : 내측 마크의 랜드 부분의 테두리변β: border side of the land portion of the inner mark
γ : 외측 마크의 테두리변γ: edge of outer mark
본 발명은 반도체 소자의 오버레이 검사 방법에 관한 것으로서, 특히 오버레이 측정 마크가 기울게 형성되거나 오버레이 측정시 반도체 웨이퍼가 기울어지는 경우 오버레이 측정 마크의 내측 마크나 외측 마크를 링 형상으로 형성하고, 상기 링의 위치를 오버레이 검사장치로 측정하고 평균하여 보상값을 구하여 오버레이 측정의 오류를 보상하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체 소자의 오버레이 검사 방법에 관한 것이다.The present invention relates to an overlay inspection method of a semiconductor device, and in particular, when the overlay measurement mark is inclined or the semiconductor wafer is inclined during the overlay measurement, the inner mark or the outer mark of the overlay measurement mark is formed in a ring shape, and the position of the ring The present invention relates to an overlay inspection method of a semiconductor device capable of improving process yield and reliability of device operation by compensating for errors in overlay measurement by measuring and averaging the same with an overlay inspection device to obtain a compensation value.
일반적으로 고집적 반도체 소자는 다수개의 노광 마스크가 중첩 사용되는 복잡한 공정을 거치게 되며, 단계별로 사용되는 노광 마스크들간의 정렬은 특정 형상의 마크를 기준으로 이루어진다.In general, a highly integrated semiconductor device undergoes a complicated process in which a plurality of exposure masks are overlapped and used, and alignment between exposure masks used in stages is based on a mark of a specific shape.
상기 마크들은 다른 마스크들간의 정렬(layer to layer alignment)이나, 하나의 마스크에 대한 다이간의 정렬에 사용되는 정렬 키(alignment key) 혹은 정렬마크와, 패턴간의 중첩 정밀도인 오버레이(overlay)를 측정하기 위한 오버레이 측정 마크가 있다.The marks measure layer to layer alignment, or an alignment key or alignment mark used to align between dies for one mask, and an overlay, the precision of the overlap between the patterns. There is an overlay measurement mark.
반도체 소자의 제조 공정에 사용되는 스탭 앤 리비트(step and repeat) 방식의 노광 장비인 스테퍼(steper)는 스테이지가 X-Y 방향으로 움직이며 반복적으로 이동 정렬하여 노광하는 장치이다. 상기 스테이지는 정렬마크를 기준으로 자동 또는 수동으로 웨이퍼의 정렬이 이루어지며, 스테이지는 기계적으로 동작되므로 반복되는 공정시 정렬 오차가 발생되고, 정렬오차가 허용 범위를 초과하면 소자에 불량이 발생된다.A stepper, which is a step and repeat method of exposure equipment used in the manufacturing process of a semiconductor device, is a device in which a stage moves in the X-Y direction and repeatedly moves in alignment. The stage is aligned automatically or manually on the basis of the alignment mark, the stage is mechanically operated, so that an alignment error occurs during the repeated process, and if the alignment error exceeds the allowable range, a defect occurs in the device.
상기와 같이 오정렬에 따른 중첩 정확도의 조정범위는 소자의 디자인 롤(disign rule)에 따르며, 통상 디자인 룰의 20∼30% 이내이다.As described above, the adjustment range of the overlapping accuracy due to misalignment depends on the design rule of the device, and is usually within 20 to 30% of the design rule.
또한 반도체기판상에 형성된 각층들간의 정렬이 정확하게 이루어졌는지를 확인하는 중첩정밀도(overlay accuracy) 측정 마크 또는 오버레이 측정 마크도 정렬 마크와 동일한 방법으로 사용된다.In addition, an overlay accuracy measurement mark or an overlay measurement mark for confirming whether the alignment between the layers formed on the semiconductor substrate is correctly used is also used in the same manner as the alignment mark.
종래 정렬마크 및 오버레이 측정 마크는 반도체 웨이퍼에서 칩이 형성되지 않는 부분인 스크라이브 라인(scribe line) 상에 형성되며, 상기 정렬마크를 이용한 오정렬 정도의 측정 방법으로는 버어니어(venier) 정렬마크를 이용한 시각 점검 방법과, 박스 인 박스(box in box)나 박스 인 바아(box in bar) 정렬 마크를 이용한 자동 점검 방법에 의해 측정한 후, 보상한다.Conventional alignment marks and overlay measurement marks are formed on a scribe line, which is a portion where a chip is not formed in a semiconductor wafer, and a method of measuring misalignment using the alignment marks uses a vernier alignment mark. After the measurement by the visual inspection method and the automatic inspection method using a box in box or a box in bar alignment mark, compensation is performed.
제1도 내지 제3도는 종래 기술에 따른 오버레이 측정 마크를 설명하기위한 도면들로서, 서로 연관시켜 설명한다.1 to 3 are diagrams for explaining the overlay measurement mark according to the prior art, it will be described in relation to each other.
먼저, 제3도에 도시되어있는 바와 같이, 반도체 웨이퍼(1)상에 오버레이 측정 마크용 피식각층을 도포하고, 상기 피식각층을 포지티브형 감광막 패턴을 마스크로 식각하여 사각 링 형상의 피식각층 패턴으로된 외측 마크(2)를 형성한다.First, as shown in FIG. 3, an etched layer for overlaying measurement marks is applied onto the semiconductor wafer 1, and the etched layer is etched with a positive photosensitive film pattern as a mask to form a square ring-shaped etched layer pattern. The outer mark 2 is formed.
이때 상기 감광막 패턴은 제1도에 도시되어있는 바와 같이, 투명기판(6)상에 사각 링 형상의 광 차단막 패턴(7)이 형성되어있는 외측 마크용 노광 마스크(5)를 사용하여 노광하고 현상하여 형성한다.At this time, the photosensitive film pattern is exposed and developed by using an outer mark exposure mask 5 having a square ring-shaped light blocking film pattern 7 formed on the transparent substrate 6, as shown in FIG. To form.
그다음 상기 외측 마크(2) 내측의 반도체 웨이퍼(1)상에 포지티브형 감광막 패턴으로된 사각 기둥형상의 내측 마크(3)를 형성한다. 이때 상기 내측 마크용 감광막 패턴은 제2도에 도시되어있는 바와 같이, 투명기판(6)상에 사각 형상의 광 차단막 패턴(9)이 형성되어있는 내측 마크용 노광 마스크(8)를 사용하여 노광하고 현상하여 형성한다.Next, a square columnar inner mark 3 having a positive photosensitive film pattern is formed on the semiconductor wafer 1 inside the outer mark 2. At this time, the inner mark photoresist pattern is exposed using an inner mark exposure mask 8 having a square light blocking film pattern 9 formed on the transparent substrate 6, as shown in FIG. And develop to form.
상기와 같은 방법으로 형성된 오버레이 측정 마크는 제4도에 도시되어있는 바와 같이, 수직한 측벽을 갖는 내측 마크(3)가 형성되어 있는 경우에는 오버레이 측정장치가 내측 마크(3)가 형성되어 있는 경우에는 오버레이 측정장치가 내측 마크(3)와 외측 마크(2)의 각변을 위치를 측정하여 중첩정밀도를 바로 알 수 있어 그 값을 보정할 수 있다.As shown in FIG. 4, the overlay measurement mark formed by the above-described method has an inner mark 3 when the inner mark 3 having vertical sidewalls is formed. In the overlay measuring device can measure the position of each side of the inner mark (3) and the outer mark (2) to immediately know the overlapping accuracy can correct the value.
그러나, 사입사 노광 공정의 경우 광이 사선방향으로 입사되므로 노광시의 공정 불안정에 의해 제5도에 도시되어있는 바와 같이, 내측 마크(3)가 기울어지게 형성된다.However, in the case of the oblique incidence exposure process, since the light is incident in the oblique direction, the inner mark 3 is formed to be inclined as shown in FIG. 5 due to the process instability at the time of exposure.
또한 오버레이 측정 장비에 탑재된 반도체 웨이퍼(1)가 제6도에 도시되어 있는 바와 같이, 각도 θ만큼 기울어지게 탑재되는 경우도 발생된다.In addition, a case where the semiconductor wafer 1 mounted in the overlay measuring equipment is mounted inclined by the angle θ, as shown in FIG.
여기서 상기 외측 마크(2)는 박막인 피식각층(2) 패턴으로 형성된 것으로서, 두께가 얇으므로 기울어짐에 의한 인식 위치의 변화폭이 매우 작으나, 상기 내측 마크(3)는 1μm 이상의 두께를 갖는 감광막 패턴으로 형성되므로 기울어짐에 의한 인식 위치 변화가 매우 크게 나타난다.Here, the outer mark 2 is formed as a pattern of an etched layer 2 that is a thin film. Since the thickness is thin, the change of the recognition position due to tilting is very small, but the inner mark 3 has a thickness of 1 μm or more. Since the change of the recognition position due to tilting is very large.
오버레이 측정장치는 광반사율차에 의해 패턴을 인식하므로, 제5도 및 제6도에 도시되어있는 경우에는 실제 형성하고자하는 크기가 상부나 하부 에지(3a,3b),(3c,3d) 부분임에도, 오버레이 측정장치는 내측 마크(3)의 위치를 좌측 상부에지(3a)와 우측 하부에지(3b)로 인식하게 되므로 δx만큼의 인식 오차가 발생된다.Since the overlay measuring device recognizes the pattern by the light reflectance difference, the size to be actually formed is shown in the upper or lower edges 3a, 3b, and 3c and 3d as shown in FIGS. 5 and 6. Since the overlay measuring device recognizes the position of the inner mark 3 as the upper left edge 3a and the lower right edge 3b, a recognition error of δx is generated.
상기와 같이 내측 마크가 기울어지게 형성되거나 반도체 웨이퍼가 기울어지게 탑재되는 경우 기울기에 의한 인식 오차를 보상하기 위하여 한번 오버레이 측정을 실시한 반도체 웨이퍼를 180。 회전시켜 탑재하고 다시 오버레이 측정을 실시하는 티.아이.에스(tool indused shift; TIS) 공정을 실시하게 된다.As described above, when the inner mark is formed to be inclined or the semiconductor wafer is mounted inclined, the semiconductor wafer, which has been subjected to overlay measurement once, is rotated by 180 ° to compensate for the recognition error due to the tilt, and the overlay measurement is performed again. A tool indused shift (TIS) process is performed.
제7도는 종래 TIS 공정을 설명하기위한 개략도이다.7 is a schematic diagram illustrating a conventional TIS process.
먼저, 내측 마크(3)와 외측 마크(2)가 형성되어있는 반도체 웨이퍼(1)가 한방향으로 θ만큼 기울어지게 탑재되어 있는 경우 일차 오버레이 측정에서는 좌측 상부에지(3a)와 우측 하부에지(3b)로 인식하게 되므로 외측 마크(2)의 양측에지(2a),(2b)와의 차(3a-2a)와 (3b-2b)이 오정렬값으로 계산된다.First, when the semiconductor wafer 1 on which the inner mark 3 and the outer mark 2 are formed is mounted inclined by θ in one direction, the upper left edge 3a and the lower right edge 3b in the primary overlay measurement. Since the difference between the edges 2a and 2b of the outer mark 2, 3a-2a and 3b-2b, is calculated as misalignment value.
그러나 실제로는 오정렬값이 (3b-2a)와 (3d-2b)이므로 이를 보정하기 위하여 TIS를 실시한다.In practice, however, the misalignment values are (3b-2a) and (3d-2b).
그다음 상기 반도체 웨이퍼(1)를 180°회전시켜 로딩하고 오버레이 측정을 실시하면 (3c)와 (3d)를 인식하게되므로 (3a-2a)와 (3b-2b)를 얻어 오차 δx값인 (3a-3b) 값을 얻을 수 있다.Then, when the semiconductor wafer 1 is rotated by 180 ° and loaded and the overlay measurement is performed, (3c) and (3d) are recognized, (3a-2a) and (3b-2b) are obtained to obtain an error δx value of (3a-3b). ) Value.
따라서 상기의 값을 오버레이 측정장치에 입력하고, 다른 반도체 웨이퍼의 오버레이 측정 작업시에 기준값을 보상한다.Therefore, the above value is input to the overlay measuring device, and the reference value is compensated for in the overlay measuring operation of another semiconductor wafer.
상기와 같은 TIS공정은 오버레이 측정장비에서 발생될 수 있는 고유한 에러값을 사전에 보상하여 오버레이 측정의 정확도를 증가시킬 수 있다.The TIS process as described above may increase the accuracy of the overlay measurement by compensating in advance for the unique error value that may occur in the overlay measuring device.
상기와 같은 종래 기술에 따른 반도체 소자의 오버레이 검사 방법은 TSI 공정에 의해 측정된 보정값을 후속 공정에서는 변경없이 계속적으로 사용하게 되는데, 장비의 변화나 반도체 웨이퍼의 상태 변화등에 의한 보정값을 얻기 위해서는 다시 TIS공정을 진행하여야 한다.In the overlay inspection method of the semiconductor device according to the prior art as described above, the correction value measured by the TSI process is continuously used without a change in a subsequent process, in order to obtain a correction value due to a change in equipment or a change in state of a semiconductor wafer. The TIS process must be carried out again.
그러나 새로운 보정값을 얻기 위한 공정이 256M DRAM의 경우에는 수십번 정도의 오버레이 측정 공정을 실시하여야 하며, 한번의 오버레이 측정 작업 공정이 대략 1시간 정도가 소요되므로 전체적인 보정값을 얻기가 매우 어렵고, 시간이 많이 소요되어 오버레이 측정에 따른 공정 수율 및 소자 동작의 신뢰성이 감소되는 문제점이 있다.However, in the case of 256M DRAM to obtain a new correction value, dozens of overlay measurement processes need to be performed. Since one overlay measurement process takes about 1 hour, the overall correction value is very difficult to obtain. This takes a lot of problems that the process yield and the reliability of the device operation according to the overlay measurement is reduced.
본 발명은 상기와 같은 문제점을 해결하기위한 것으로서, 본 발명의 목적은 오버레이 측정 마크의 내측 마크나 외측 마크를 소정의 간격을 갖는 링 형상으로 형성하여 한번의 오버레이 측정공정으로 감광막 패턴의 기울어짐이나 반도체 웨이퍼의 기울어짐에 의한 오버레이 측정 공정시의 보정값을 구하여 공정이 간단하고, 오버레이 측정 마진이 증가되어 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체 소자의 오버레이 검사 방법을 제공함에 있다.The present invention is to solve the above problems, an object of the present invention is to form an inner mark or an outer mark of the overlay measurement mark in a ring shape having a predetermined interval so that the inclination of the photoresist pattern in one overlay measurement process The present invention provides a method for inspecting an overlay of a semiconductor device in which the process is simple by obtaining a correction value during the overlay measurement process due to the tilting of the semiconductor wafer, and the overlay measurement margin is increased to improve process yield and reliability of device operation.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 오버레이 검사 방법의 특징은, 반도체 웨이퍼상에 피식각층 패턴으로된 사각 링 형상의 외측 마크를 형성하는 공정과, 상기 외측 마크의 내측에 사각 형상으로 형성되는 섬부분과, 상기 섬부분과 소정 간격만큼 이격되어 전표면에 형성된 감광막 패턴으로 형성되는 랜드 부분을 갖는 부분으로 구성되는 내측 마크를 형성하되, 일측으로 기울어지게 형성하는 공정과, 상기 구조의 오버레이 측정 마크를 검사하여 상기 내측 마크의 섬부분에서의 하부 양측변으로 측정되는 값(12a,12d)과 랜드 부분에서의 하부 양측변으로 측정되는 값(13b,13c)를 구하여 평균값 (｜12a-13b｜+｜12a-13b｜)/2를 구하여 오버레이 측정장치의 측정치에서 이값 만큼 보정된 좌표를 내측 마크의 좌표값으로하여 오버레이 정렬을 실시하는 공정을 구비함에 있다.A feature of the overlay inspection method of a semiconductor device according to the present invention for achieving the above object is the step of forming a rectangular ring-shaped outer mark in the pattern of the layer to be etched on the semiconductor wafer, and a square inside the outer mark Forming an inner mark formed of an island portion formed in a shape and a portion having a land portion formed in a photosensitive film pattern formed on a front surface spaced apart from the island portion by a predetermined distance, and forming the inner mark inclined to one side; The overlay measurement mark of the structure is inspected, and the values 12a and 12d measured at the lower both sides at the island portion of the inner mark and the values 13b and 13c measured at the lower both sides at the land portion are obtained and the average value (| 12a-13b | + | 12a-13b |) / 2, and the coordinates corrected by this value in the measured value of the overlay measuring device as the coordinates of the inner mark are overlaid. It consists in a step of performing a column.
이하, 본 발명에 따른 반도체 소자의 오버레이 검사 방법에 관하여 첨부도면을 참조하여 상세히 설명한다.Hereinafter, an overlay inspection method of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
제8도는 본 발명에 따른 반도체 소자의 오버레이 검사 방법을 설명하기위한 도면들로서, 서로 연관시켜 설명한다.8 is a view for explaining an overlay inspection method of a semiconductor device according to the present invention, and will be described in association with each other.
먼저, 제9도 및 제2도에 도시되어있는 바와 같이, 반도체 웨이퍼(1)상에 오버레이 측정 마크용 피식각층(도시되지 않음)을 도포하고, 상기 피식각층을 포지티브형 감광막 패턴을 마스크로 식각하여 사각 링 형상의 피식각층 패턴으로된 외측 마크(2)를 형성한다. 이때 상기 감광막 패턴은 제1도에 도시되어있는 외측 마크용 노광 마스크(5)를 사용하여 노광하고 현상하여 형성한다.First, as shown in FIGS. 9 and 2, an overlay etching mark layer (not shown) is applied on the semiconductor wafer 1, and the etching layer is etched using a positive photoresist pattern as a mask. Thus, the outer mark 2 in the square ring-shaped etching layer pattern is formed. At this time, the photosensitive film pattern is formed by exposing and developing using the exposure mask 5 for outer marks shown in FIG.
그다음 상기 반도체기판(1)의 전표면에 포지티브형 감광막(20)을 도포한 후, 제8도에 도시되어있는 내측 마크용 노광 마스크(15)를 사용하여 상기 감광막을 노광 현상하면, 제10도에 도시되어있는 감광막(20)패턴으로된 내측 마크(12,13)가 형성된다.Next, after the positive photosensitive film 20 is applied to the entire surface of the semiconductor substrate 1, the photosensitive film is exposed to light using the exposure mask 15 for the inner mark shown in FIG. Inner marks 12 and 13 in the photosensitive film 20 pattern shown in FIG.
여기서 상기 내측 마크용 노광 마스크(15)는 투명기판(6)상에 예정된 폭, 예를들어 웨이퍼 상에서 0.05μm∼2μm의 폭(d)을 갖는 링 형상의 노광 영역(10)이 광 차단막 패턴(19)에 의해 정의되어 있으며, 상기 노광 영역(10)의 길이는 외측 마크(2)의 크기에 따라 조절하되 통상의 내측 마크의 크기인 3∼5μm 정도의 크기로 형성한다. 상기 폭(d)는 사용되는 축소 노광 장치의 광원의 파장(λ) 보다 1∼15배 정도 크게 형성한다.Here, the inner mask exposure mask 15 has a ring-shaped exposure region 10 having a predetermined width on the transparent substrate 6, for example, a width d of 0.05 μm to 2 μm on the wafer. 19), the length of the exposure area 10 is adjusted according to the size of the outer mark 2, but is formed in a size of about 3 to 5μm, which is the size of a normal inner mark. The width d is formed to be about 1 to 15 times larger than the wavelength? Of the light source of the reduced exposure apparatus used.
상기의 내측 마크(12),(13)는 외측 마크(2)의 내측에 섬 형상으로 형성되는 섬부분(12)과 상기 섬부분(12)과는 일정 폭 만큼 이격되어 전표면에 도포되어있는 랜드 부분(13)으로 구성된다.The inner marks 12 and 13 are spaced apart from the island portion 12 formed in an island shape inside the outer mark 2 and the island portion 12 by a predetermined width and applied to the entire surface. It consists of the land part 13.
그후, 상기 구조의 반도체 웨이퍼(1)를 오버레이 측정장치에 탑재하여 오버레이를 측정하면, 외측 마크(2)의 양측변(2a,2b)은 정확하게 측정할 수 있으며, 상기 내측 마크(12,13)의 측벽은 일측으로 기울어져 있어 섬부분(12)에서는 상부에서 보이는 양측변인 (12a)과 (12d) 좌표가 검출되고, 랜드 부분(13)에서는 (13b)와 (13c) 부분이 검출된다.Subsequently, when the semiconductor wafer 1 having the structure is mounted on the overlay measuring device to measure the overlay, both sides 2a and 2b of the outer mark 2 can be accurately measured, and the inner marks 12 and 13 The side wall of is inclined to one side, and the island part 12 detects the coordinates (12a) and (12d), which are both sides seen from the top, and the land part 13 detects the (13b) and (13c) parts.
따라서 검출되는 (13b)와 (12a)값의 평균값(IL)고, (13c)와 (12d) 값의 평균값(IR)을 새로운 내측 마크의 위치 좌표로 인식하여 이값을 기준으로 상기 외측 마크(2)와의 간격을 검사하여 오버레이를 보상하여 준다.Therefore, the mean value IL of the detected values (13b) and (12a) is recognized, and the mean value IR of the values (13c) and (12d) is recognized as the position coordinate of the new inner mark, and the outer mark (2) Compensate the overlay by checking the gap with).
상기의 보상값 계산에 대하여 상세히 살펴보면 다음과 같다.Looking at the compensation value calculation in detail as follows.
먼저, 제9도에 도시되어있는 내측 마크(12,13), 및 외측 마크(2)가 형성되어있는 상태에서 변γ의 이미지 위치 정보(X1,Y1)을 계산한 뒤, 차후 읽은 2개의 변 α,β의 위치 정보(X2,Y2)과 (X3,Y3)를 구한 후, (X2,Y2)및 (X3,Y3)의 평균치((X2+X3)/2, (Y2+Y3)/2))을 컴퓨터로 계산하고, (X1,Y1)과의 오정렬된 값(δx,δy)을 δx=(X2+X3)/2+X1및 δy=(Y2+Y3)/2-Y1으로 계산하여 오정렬 값을 계산한다.First, the image position information (X 1 , Y 1 ) of the side γ is calculated in the state where the inner marks 12 and 13 and the outer mark 2 shown in FIG. 9 are formed. two side α, after obtaining the location information of the β (X 2, Y 2) and (X 3, Y 3), (X 2, Y 2) and (X 3, Y 3) an average value ((X 2 + X of 3 ) / 2, (Y 2 + Y 3 ) / 2)) and calculate the misaligned values (δx, δy) with (X 1 , Y 1 ) δx = (X 2 + X3) / 2 Calculate the misalignment value by calculating + X 1 and δy = (Y 2 + Y 3 ) / 2-Y 1 .
상기에서는 내측 마크를 섬부분과 랜드 부분으로 형성하였으나, 내측 마크를 박막 패턴으로 형성하는 경우에는 제11도에 도시되어 있는 바와 같은 광 차단막 패턴(17)을 구비하는 노광 마스크(18)를 사용하여 외측 마크를 섬부분과 랜드 부분으로 형성할 수도 있다.In the above, the inner mark is formed of an island portion and a land portion. However, in the case of forming the inner mark in a thin film pattern, an exposure mask 18 having the light blocking film pattern 17 as shown in FIG. The outer mark may be formed of an island portion and a land portion.
또한 상기 내측 마크를 네가티브 감광막으로 형성하는 경우에는 노광 마스크의 광 차단막 패턴이 링형상으로 형성되어 있어야 하며, 이때 웨이퍼 상에서 1μm 이상의 크기로 형성되도록 하여 감광막 패턴의 쓰러짐을 방지한다.In addition, when the inner mark is formed as a negative photosensitive film, the light blocking film pattern of the exposure mask should be formed in a ring shape. In this case, the photosensitive film pattern may be formed to a size of 1 μm or more on the wafer to prevent the photosensitive film pattern from falling down.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 오버레이 검사 방법은 오버레이 측정 마크가 한쪽으로 기울어지는 경우 오버레이 보정을 위하여 광 차단막 패턴이 링형상의 노출 영역을 갖도록 형성된 노광 마스크를 사용하여 감광막 패턴으로된 내측 마크를 형성하되, 상기 내측 마크를 상기 외측 마크의 내측에 사각 기둥형상으로 형성되는 섬부분과, 상기 섬부분과는 소정의 폭 만큼 이격되어 전표면을 덮는 랜드 부분으로 형성하여 섬부분과 랜드 부분의 측정치를 평균하고 이 값을 외측 마크 측정치와 비교하여 오버레이 보상값을 구하였으므로, 오버레이 측정 마크가 기울어지게 형성되어도 간단하게 오버레이 측정값의 비정확도를 측정하여 보상할 수 있고, 장치나 공정 조건이 변화되어 오버레이 보정치가 변화되는 경우에도 한번의 오버레이 측정 공정으로 정확한 오버레이 보정값을 알 수 있으므로 오버레이 마진이 증가되어 반도체 소자의 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.As described above, in the overlay inspection method of the semiconductor device according to the present invention, when the overlay measurement mark is inclined to one side, a photoresist pattern is formed by using an exposure mask formed such that the light blocking film pattern has a ring-shaped exposed area for overlay correction. The inner mark is formed, wherein the inner mark is formed in a rectangular columnar shape on the inner side of the outer mark, and the island portion is formed as a land portion covering the entire surface spaced apart by a predetermined width and the island portion and Since the overlay compensation value was obtained by averaging the measured value of the land portion and comparing this value with the outer mark measurement value, even if the overlay measurement mark is formed to be inclined, it is possible to simply measure and compensate for the inaccuracy of the overlay measurement value. Even if the condition changes and the overlay correction value changes, Since the overlay measurement process provides an accurate overlay correction value, the overlay margin is increased, thereby improving the process yield and reliability of the operation of the semiconductor device.
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| US6462818B1 (en) | 2000-06-22 | 2002-10-08 | Kla-Tencor Corporation | Overlay alignment mark design |
| US7541201B2 (en) | 2000-08-30 | 2009-06-02 | Kla-Tencor Technologies Corporation | Apparatus and methods for determining overlay of structures having rotational or mirror symmetry |
| US7068833B1 (en) * | 2000-08-30 | 2006-06-27 | Kla-Tencor Corporation | Overlay marks, methods of overlay mark design and methods of overlay measurements |
| US6486954B1 (en) | 2000-09-01 | 2002-11-26 | Kla-Tencor Technologies Corporation | Overlay alignment measurement mark |
| KR100811964B1 (en) * | 2000-09-28 | 2008-03-10 | 동경 엘렉트론 주식회사 | Resist pattern forming apparatus and method thereof |
| US6552790B1 (en) | 2001-02-20 | 2003-04-22 | Advanced Micro Devices, Inc. | System and method for facilitating wafer alignment by mitigating effects of reticle rotation on overlay |
| US7804994B2 (en) * | 2002-02-15 | 2010-09-28 | Kla-Tencor Technologies Corporation | Overlay metrology and control method |
| US20040227944A1 (en) * | 2003-02-28 | 2004-11-18 | Nikon Corporation | Mark position detection apparatus |
| US7075639B2 (en) * | 2003-04-25 | 2006-07-11 | Kla-Tencor Technologies Corporation | Method and mark for metrology of phase errors on phase shift masks |
| US7346878B1 (en) | 2003-07-02 | 2008-03-18 | Kla-Tencor Technologies Corporation | Apparatus and methods for providing in-chip microtargets for metrology or inspection |
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| US7218399B2 (en) * | 2004-01-21 | 2007-05-15 | Nikon Corporation | Method and apparatus for measuring optical overlay deviation |
| KR100577568B1 (en) * | 2004-10-07 | 2006-05-08 | 삼성전자주식회사 | Method for measuring overlay and over mark used the same |
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