KR20060113841A - 약하게 연결된 계층화된 무기 반도체들을 가지는 전계 효과트랜지스터들 - Google Patents
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Abstract
전계-효과 트랜지스터는, 소스, 드레인 및 게이트 전극들; 무기 반도체의 결정 또는 다결정 층; 및 유전체 층을 포함한다. 무기 반도체의 층은 소스 전극으로부터 드레인 전극으로 물리적으로 확장하는 액티브 채널부를 가진다. 무기 반도체는 인트라-층(intra-layer) 결합력들이 공유 결합 또는 이온 결합인 2차원 층들의 스택을 가진다. 층들 중 인접한 층들은 공유 및 이온 결합력들보다 실질적으로 더 약한 힘들에 의해 함께 결합된다. 유전체 층은 게이트 전극과 무기 반도체 재료의 층 간에 삽입된다. 게이트 전극은 무기 반도체 층의 액티브 채널부의 도전율을 제어하기 위하여 구성된다.
전계-효과 트랜지스터, 소스, 드레인, 게이트, 무기 반도체
Description
본 출원은 2003년 9월 22일 제출된 미국 임시 출원 번호 60/504,215호의 이익을 주장한다.
본 발명은 전계-효과 트랜지스터들(FETs) 및 FET들을 제조하는 방법들에 관한 것이다.
FET는 현대의 전자공학에서 매우 중요한 디바이스이다. 많은 FET들에 있어서, 반도체 채널의 표면 조건은 FET의 동작에 중요한 영향을 끼친다. 특히, 반도체 표면 및 임의의 인접한 유전체는 전하들을 트래핑(trap)할 수 있다. 그러한 트래핑된 전하들은 반도체에서의 이동 전하 캐리어들의 밀도를 감소시킬 수 있다. 이러한 이유로, 트래핑된 전하 밀도들 중 고밀도들은 FET의 동작에 부정적인 영향을 준다.
사실, 종래의 무기 FET의 제조는 그러한 트래핑된 전하들의 밀도를 감소시키는 패시베이션 단계를 종종 포함한다. 실리콘 FET들에서, 패시베이션 단계는 수소가 존재하는 경우 FET의 채널의 실리콘 표면을 어닐링(annealing)하는 단계를 포함 한다. 수소는 표면 실리콘 원자들에 댕글링(dangling) 결합들과 결합되고, 따라서, 전하 트랩들로서 그러한 댕글링 결합들을 중화한다.
패시베이션 단계가 최상의 동작 특징들을 가지고 결정 실리콘-기반 FET들의 제조를 인에이블하지만, 결정 실리콘-기반 FET들은 일부 전자공학 애플리케이션들에 대하여 바람직하지 않은 한가지 특성을 가진다. 특히, 결정 실리콘-기반 FET들은 기계적으로 단단하고 일반적으로 단단한 결정 기판들 상에 제조된다. 일부 애플리케이션들에서, FET 및 연관된 기판은 기계적으로 유연한 것이 바람직하다. 유기 FET들이 유연하고 유연한 기판들 상에 제조되었지만, 그들의 동작 특징들은 일반적으로 실질적으로 결정 실리콘-기반 FET들의 동작 특징들보다 열등하다. 기계적으로 유연하고 일반 유기 FET들의 동작 특징들보다 월등한 동작 특징들을 가지는 다른 유형의 FET를 가지는 것이 바람직하다.
다양한 실시예들은 반도체 채널들이 이방성 화학 결합을 가지는 재료를 포함하는 무기 FET들을 제공한다. 이방성 화학 결합으로 인하여, 반도체 채널들은 높은 모빌리티들(mobilities)을 가지고 또한 기계적 유연성을 보여준다.
하나의 실시예는 전계-효과 트랜지스터를 특징으로 한다. 전계-효과 트랜지스터는 소스, 드레인, 및 게이트 전극들; 무기 반도체의 결정 또는 다결정 층; 및 유전체 층을 포함한다. 무기 반도체의 층은 소스 전극으로부터 드레인 전극으로 물리적으로 확장하는 액티브 채널부를 가진다. 무기 반도체는 인트라-층(intra-layer) 결합력들이 공유 결합 또는 이온 결합인 2차원 층들의 스택을 가진다. 층들 중 인접한 층들은 공유 및 이온 결합력들보다 실질적으로 더 약한 힘들에 의해 함께 결합된다. 유전체 층은 게이트 전극과 무기 반도체 재료의 층 간에 삽입된다. 게이트 전극은 무기 반도체 층의 액티브 채널부의 도전율을 제어하기 위하여 구성된다.
다른 실시예는 전계-효과 트랜지스터를 특징으로 한다. 트랜지스터는 소스, 드레인, 및 게이트 전극들; 소스 전극으로부터 드레인 전극으로 물리적으로 확장하는 무기 반도체 층; 및 게이트 전극과 무기 반도체 재료의 층 간에 삽입되는 유전체 층을 포함한다. 상기 무기 반도체는 금속이황화합물(metal dichalcogenide), 금속할로겐화물(metal halide), 및 2가 금속수산화물(bivalent metal hydroxide)로 구성된 그룹으로부터 선택된 화합물을 포함한다. 게이트 전극은 무기 반도체 층의 액티브 채널부의 도전율을 제어하기 위하여 구성된다.
다른 실시예는 전계-효과 트랜지스터를 제조하는 방법을 특징으로 한다. 상기 방법은 결정 또는 다결정 무기 반도체의 층을 제공하는 단계, 소스 및 드레인 전극들을 형성하는 단계, 유전 층을 형성하는 단계, 및 게이트 전극을 형성하는 단계를 포함한다. 상기 반도체는 인트라-층 결합력들이 공유 및/또는 이온 결합인 2차원 층들의 스택을 포함하고, 상기 층들의 인접한 층들은 반 데르 발스 힘들에 의해 함께 결합된다. 반도체의 층의 액티브 채널부는 소스 전극에서 드레인 전극으로 확장한다. 상기 게이트 전극은 유전체 층과 접촉하고, 액티브 채널부의 도전율을 변화시킬 수 있다. 유전체 층은 게이트 전극과 액티브 채널 간에 삽입된다.
도 1은 액티브 채널이 이방성으로(anisotropically) 결합된 무기 반도체인 전계-효과 트랜지스터(FET)의 투시도.
도 2는 도 1의 FET의 단면도.
도 3은 도 1-2의 FET의 반도체 스택 구조를 도시한 사면도.
도 4는 도 1-2의 FET에 대한 예시적인 반도체에서 원자 구조를 도시한 도면.
도 5는 액티브 채널이 이방성으로 결합된 무기 반도체인 FET의 다른 실시예의 단면도.
도 6은 액티브 채널이 이방성으로 결합된 무기 반도체인 FET의 제 3 실시예의 단면도.
도 7은 이방적으로 결합된 무기 반도체들을 가지는 FET들, 예를 들어, 도 1 및 2의 FET들을 제조하는 방법에 대한 흐름도.
도 8은 60°Kelvin에서 측정되었을 때 도 1-2의 FET의 WSe2-기반의 실시예에 대한 게이트 전압의 함수로서 소스-드레인 전류를 도시한 도면.
도면 및 본문에서, 유사한 참조 번호들은 유사한 기능들을 가진 요소들을 지시한다.
다양한 실시예들은 도면들 및 다음의 설명에 의해 더 완전하게 기술된다. 그러나, 본 발명은 다양한 형태들로 실현될 수 있고, 도면들 및 상세 설명에서 기술된 실시예들에 제한되지 않는다.
도 1-2는 무기 반도체를 가진 전계-효과 트랜지스터(FET)(10)를 도시한다. FET(10)는 소스 및 드레인 전극들(12, 14)을 포함한다. 대표적인 소스 및 드레인 전극들은 금속, 예를 들어, 은, 금, 구리 또는 알루미늄같은 금속 또는 탄소와 같은 도전성 재료 또는 많이 도핑된(doped) 반도체로 제조된다. 소스 및 드레인 전극들(12, 14)은 액티브 반도체 채널(16)의 말단들에 전기적 연결들을 제공한다. 액티브 반도체 채널(16)은 높은 이방성으로 결합된 무기 반도체의 층(18)의 부분이다. FET(10)는 또한 게이트 전극(20) 및 게이트 유전체 층(22)를 포함하는 제어 게이트 구조를 포함한다. 게이트 전극(20)을 위한 대표적인 도전체들은 소스 및 드레인 전극(12, 14)에 대하여 위에 나열된 도전체들을 포함한다. 게이트 유전체 층(22)은 게이트 전극(20)과 높은 이방성으로 결합된 무기 반도체의 층(18) 간에 삽입된다. 대표적인 게이트 유전체 층들(22)은 무기 또는 유기 유전체들, 예를 들어, 중합체 유전체들(polymeric dielectrics)로 형성된다.
FET(10)는 기판(24)의 평면의 표면 상에 위치된다. 기판(24)은 다양한 유전체 또는 반도체 재료들로부터 선택될 수 있다. 대표적인 재료들은 실리카 글래스, 결정 실리콘, 중합체들, 플라스틱들을 포함한다. 특히, 높은 이방성으로 결합된 무기 반도체 및/또는 전극들(12, 14, 20)은 기계적으로 유연하고 결정 표면 상에 제조될 필요가 없다. 따라서, FET(10) 및 지지 기판(24) 모두 기계적으로 유연할 수 있다.
도 3을 참조하면, 도 1-2의 반도체 층(18)은 높은 이방성 화학 결합 구조를 가진 결정 무기 재료이다. 특히, 결정 무기 재료는 2차원(2D) 시트들(sheets)(28)의 스택(26)이다. 개별의 2D 시트들(28)의 원자들은 인트라-시트 공유 및/또는 이 온 결합들, 즉, 강한 화학 결합들을 통하여 결합된다. 실질적으로, 약한 힘들, 예를 들어, 반 데르 발스 힘들은 스택(26)의 인접한 2D 시트들(28)을 결합시킨다. 실질적으로 약한 인터-시트(inter-sheet) 힘들은 포인트 결함 사이트들(point defect sites) 및/또는, 2D 시트들(28) 또는 개별의 결정들의 측면 가장자리들(30)에서 단리된(isolated) 공유/이온 결합을 포함할 수 있다. 그럼에도 불구하고, 공유 및/또는 이온 결합에 의한 강한 화학 결합은 실질적으로 2D 시트들(28)의 인접한 시트들 간에 존재하지 않는다.
인터-시트 공유 또는 이온 결합의 실질적 부재의 하나의 결과는 도 3의 결정 재료가 실질적으로 스택(26)의 상부 및 하부 표면들(32)을 따라, 즉 포인트 결함들 또는 측면 가장자리들로부터 떨어져 대글링 화학 결합들을 가지지 않는 것이다.도 1-2의 FET(10)에서, 2D 시트(28)의 표면들(32)은 액티브 채널(16)의 표면(32)을 따라서 어떠한 대글링 공유 또는 이온 결합들도 없다고 확신하기 위하여 액티브 채널(16)쪽으로 향하게 된다. 대글링 결합들의 부재는 실질적으로 액티브 채널(16)의 표면(32)에서, 즉, 표면(30) 상의 포인트 결함들 및/또는 유전체 층(22)에서를 제외하고, 트래핑된 전하들을 제거한다. 그러한 대글링 결합들은, 종래의 실리콘 MOSFET들에서, 트래핑된 전하들의 하나의 중요한 소스이다.
층(18)의 표면들에서 대글링 화학 결합들의 실질적 부재는 액티브 채널(16)로 하여금 높은 전하 캐리어 모빌리티 및 낮은 임계 게이트 전압을 가지게 한다. 예를 들어, 층(18)의 액티브 채널(16)의 WSe2 실시예들의 전하 캐리어 모빌리티들은 일반적으로 유기 FET들의 액티브 채널들에서 전하 캐리어 모빌리티들의 값들보다 큰 크기의 차수들(orders)이다.
인터-시트 공유 또는 이온 결합의 실질적 부재의 다른 결과는 도 3의 결정 재료가 일반적으로 기계적으로 유연하다는 것이다. 도 3의 스택(26)의 적층된 2D 층들(28) 간의 매우 약한 결합이 2D 층들(28)로 하여금 층(18)이 벤딩될 때, 서로 슬랑이딩 오버(slide over)하게 하기 때문에, 도 1-2의 결정 반도체의 층(18)을 밴딩(bending)하는 것은 일반적으로 손상을 야기하지 않는다. 이러한 이유로, 기판(24), 유전체 층(22) 및 전극들(12, 14, 20)은 또한 유연한 재료들로 만들어진 도 1-2의 FET(10)은 기계적으로 유연할 수 있다.
여러 클래스들(classes)이 도 1-2에서 높은 이방성으로 결합된 반도체 층에 대한 후보들을 제공한다. 클래스들은 전이금속이황화합물들, 일부 비전이금속이황화합물들, 금속할로겐화물들, 및 2가금속수산화물들을 포함한다.
전이금속이황화합물들은 일반적인 식 TX2를 가지고, 여기서, T가 전이금속이고 X가 이황화합물, 예를 들어, 셀레늄(Se: Selenium), 황(S: Sulfur), 또는 텔루르(Te: Tellurium)이다. 대표적인 전이금속이황화합물들은 MoSe2, HfS2, 및 WSe2를 포함한다. 여기서, Mo, Hf, 및 W는 각각 몰리브덴, 하프늄, 및 텅스텐이다.
비전이금속이황화합물들은 일반적인 식 MX2를 가지고, 여기서, M은 금속이고, X는 이황화합물이다. 전이금속이황화합물의 예는 SnSe2이다. 여기서, Sn은 주석(tin)이다.
금속 할로겐화물은 식 MY2 또는 MY3이고, 여기서, M은 금속이고, Y는 할로겐 화물, 예를 들어, 염소, 브롬 또는 요오드이다. 대표적인 금속 할로겐화물들은 CdCl2, CdI2, PbI2, SbI3, 및 CrCl3을 포함한다. 여기서, Cd, Pb, Sb, 및 Cr은 각각 카드늄, 납, 안티몬, 및 크롬이다. 일부 금속 할로겐화물은, 예를 들어, 평상시의 공기 중에서 습도에 의해 부정적인 영향을 받기 때문에, FET들에 덜 적합할 수 있다.
2가 금속 수산화물들은 일반적인 식 M(OH)2을 가지고, M은 2가 금속이고 (OH)는 수산화물 기능 그룹이다. 대표적인 2가 금속 수산화물은 Cu(OH)2, Ni(OH)2, 및 Zn(OH)2을 포함한다. 여기서, Cu, Ni, 및 Zn은 각각 구리, 니켈, 및 아연이다.
도 4는 도 3의 스택(26)의 2개의 인접한 층들(28)에서 W 및 Se 원자들의 상대적인 배치를 도시함으로써 WSe2의 결정 구조를 도시한다. 하나의 층(28) 내에서, 각각의 W 원자 및 인접한 6개의 Se 원자들은 한쌍의 삼방정계주(trigonal prism)들을 형성한다. 삼방정계주의 W 및 Se 원자들은 서로 공유/이온 결합된다. 반면에, c 격자 방향을 따라서 인접한 층들의 Se 원자들은 단지 약한 반 데르 발스 힘에 의해 결합된다.
도 5 및 6은 FET들 10', 10"의 대안의 실시예들을 도시한다. FET 10'에서, 게이트 구조들(20, 22) 및 소스/드레인 전극들(12, 14)은 높은 이방성으로 결합된 무기 반도체의 층(18)의 반대면들 상에 있다. FET 10"에서, 게이트(20) 및 게이트 유전체 층(22)은 기판(24) 상에 위치하는 반면에 소스/드레인 전극들(12, 14) 및 높은 이방성으로 결합된 무기 반도체의 층(18)은 게이트 유전체(22) 상에 위치된 다.
도 7는 예를 들어, 도 1-2에 도시된 바와 같이, 높은 이방성으로 결합된 무기 반도체의 층을 가진 FET를 제조하는 방법(40)이 도시된다.
방법(40)은 유전체 또는 반도체 기판의 평면의 상부 표면 상에 이방성으로 결합된 반도체의 얇은 층을 제공하는 단계(단계 42)를 포함한다. 반도체의 층은, 예를 들어, 전이금속이황화합물, 금속이황화합물, 금속할로겐화물, 또는 2가 금속수산화물와 같은 위에 기술한 재료들 중 하나로 형성된다. 이방성으로 결합된 반도체의 얇은 층은 예를 들어, 단지 약간의 2D 시트들을 가지거나, 많은 상기 2D 시트들을 가질 수 있다. 반도체 층은 결정 또는 다결정이고, 2D 시트들이 기판의 상부 표면에 수직 방향으로 적층되도록 조정된다. 예시적인 반도체 WSe2에 대하여, 원자적으로 편평한 (a,b)는, 예를 들어, 기판의 편평한 상부 표면과 접촉할 수 있다.
제공 단계는 개별의 환경에서 반도체의 전체 결정을 성장시키고(growing), 그후, 기판의 상부 표면 상에 전체 결정을 위치시키는 단계를 포함한다. 대안으로, 제공 단계는 적합한 종래의 박막 증착 공정을 통하여 기판의 상부 표면 상에 반도체의 얇은 결정 또는 다결정 막을 직접적으로 증착 또는 성장시키는 단계를 포함한다.
WSe2 결정들에 대하여, 예시적인, 성장(growth) 공정은 다음 단계들을 포함한다. 우선, W 파우더(power) 및 Se 샷(shot)은 정확한 화학량 비율 1:2로 혼합된다. 다음, W 및 Se 혼합물은 진공 상태로 봉합된 앰풀로 옮겨진다. 다음, 봉합된 앰풀은 실온에서 1000℃까지 천천히 가열된다. 1000℃로 온도를 올리는 것은, 예를 들어, 2일이 걸릴 수 있다. 가열은 고체 W 및 액체 Se의 혼합물을 생성한다. 쟁반 형태의 결정 WeSe2는 가열된 W 및 Se 혼합물의 표면 상에서 성장한다. 그후, 앰풀은 천천히 냉각되고 WeSe2의 전체 결정은 FET를 위한 기판 상부 표면 상에 위치되기 위하여 앰풀로부터 제거된다.
다른 WSe2 결정들을 제조하는 공정은 다음의 단계을 포함한다. 우선, 정제된 W 파우더는 다-단계 공정을 통하여 획득된다. 이 공정에서, WO3는 폐쇄된 튜브 내에서 약 800℃로 반복적으로 승화된다. 각각의 승화는 정제된 노란 WO3 파우더를 생성하고, 승화 소스에 불순 잔재를 남긴다. 승화-정제된 WO3는 대기압에서 약 800℃로 H2 기체를 유입한다. H2는 WO3 파우더를, W에 대한 불순물들의 몰 비율(molar ratio)이 약 10-5보다 작을 수 있는 회색의 파우더의 정제된 W로 환원된다. 부가하여, W는 불순물들을 끓여서 제거하기 위하여 높은 진공률에서 플롯 조닝(float zoning)에 의해 더 정제될 수 있다. 다음으로, 고체 W는 생성물을 생성하기 위하여 폐쇄된 석영 튜브에서 약 925℃에서 Se와 반응된다. 생성물은 센티미터 당 2℃의 온도 변화도 상에서 운송된다. 변화도의 더 차가운 영역에서, WSe2의 접시 같은 결정들이 형성될 것이다. 튜브를 냉각시킨 후에, WeSe2의 전체 결정은 FET을 위한 기판의 상부 표면 상에 위치시키기 위하여 제거된다.
방법(40)은 또한 이방적으로 결합된 반도체의 위에 제공된 층의 상부 표면 상에 드레인 및 소스 전극들을 형성하는 단계(단계 44)를 포함한다. 형성 단계는 이방적으로 결합된 반도체의 층의 표면 상에서의 금 또는 은과 같은 금속 막의 마스크 제어된 증발-증착을 포함할 수 있다. 대안으로, 형성 단계는 예를 들어, 탄소 입자들같은 도전 입자들의 콜로이드 현탁물을 반도체의 층의 표면 상에 페인팅하고, 도전 소스 및 드레인 전극들을 생성하기 위하여 용액을 증발시키는 단계를 포함할 수 있다.
방법(40)은 무기 또는 유기 유전체 층, 즉, 게이트 유전체로 이방적으로 결합된 반도체 층의 채널부분을 코팅하는 단계(단계 46)을 또한 포함한다. 코팅 단계는, 예를 들어, 유전체의 반도체 상에 마스크-제어된 증착 또는 반도체 상에 스핀 코팅 유전체(spin coating dielectric)를 수행할 수 있다. 예시적인 코팅 단계는 반도체 층 상에 파릴렌의 등각의 중합체 코팅을 형성하는 단계를 포함한다. 예를 들어, 파릴렌 층은 약 1㎛의 두께를 가질 수 있다. 잘 알려진 바와 같이, 물리적 운송 공정은 실온 조건하에서 그러한 파릴렌을 생성할 수 있다. 물리적 운송 공정은 약 100℃에서 2분자체들의 파라실리렌(paraxylylene)을 증발시키는 단계; 약 700℃의 온도에서 개별의 열분해 존에서 2분자체들을 쪼개는 단계; 및 그후, 중합 반응이 실온에서 파릴렌 층을 형성하는 반도체의 층으로 쪼개진 2분자들을 운송하는 단계를 포함한다.
방법(30)은 또한 유전체 층 상에서 게이트 전극을 형성하는 단계를 포함하고, 여기서, 게이트 전극은 반도체 층의 채널 부분 상에 있도록 배열된다(단계 48). 게이트 전극의 형성 단계는 금속의 증발-증착 또는 반도체 층 상에 도전 입자들의 콜로이드 현탁 물질의 페인팅을, 즉, 소스 및 드레인 전극들의 형성을 위하여 위에 기술된 공정들을 통하여 포함할 수 있다.
도 1-2 및 5-6의 FET들 10, 10', 10"의 다양한 실시예들은 캐리어가 전극들(12, 14)로부터 액티브 채널(16)으로 주입되는 쇼트키 유형 트랜지스터들로서 기능한다. 대칭적인 단일 채널 FET들 10, 10', 10"의 다양한 구성들은 이중 캐리어 행동, 즉, 다수 전하 캐리어들이 전자들인 도전성을 보여준다. 액티브 채널이 전이금속이황화합물 WSe2이면, 이중 행동은 관찰되고, 게이트 전압이 소스/드레인 전극들에서 밴드 밴딩(band bending)의 부호(sign)를 바꿀 수 있기 때문이다.
도 8은 암페어(A)로 측정된 소스-드레인 전류 ISD를 약 60˚Kelvin에서 측정된 하나의 그러한 WSe2-기반의 FET의 실시예에 대하여 볼트(V)로 측정된 게이트 전압(Vg)의 함수로서 그린 그래프이다. 측정된 데이터 포인트의 2개의 개별 경로들은 이력 효과들을 초래한다. 측정된 데이터 포인트들은, WSe2 기반의 FET가 양 및 음의 적용된 게이트 전위들 모두, 즉, 전자 및 정공 전하 캐리어들 모두에 대하여 전도되는 것을 도시한다. 실온에서, WSe2-기반의 FET는 약 100cm2/(V-seconds) 내지 500cm2/(V-seconds)의 진성 모빌리티(intrinsic mobility)를 가진다. 2개의 프로브(probe) 지오메트리들(geometries)에 기초하여, 측정들은, 측정 프로브들과 반도체 간의 실질적 컨택 저항(contact resistance)으로 인하여 모빌리티에 대하여 명백한 더 낮은 값들, 즉, 약 100cm2/(V-seconds)까지의 모빌리티을 가진다.
측정된 WSe2-기반의 FET는, 실온에서 동작되었을 때보다 낮은 온도, 예를 들어, 60˚Kelvin에서 동작될 때, 더 높은 소스-드레인 전류의 온/오프(ON/OFF) 비율을 갖는다. 온/오프(ON/OFF) 비율의 더 높은 저온값들은 저온들에서 더 낮은 벌크 도전율을 가지는 FET의 반도체로부터 초래한다. 실온에서의 상대적으로 더 높은 벌크 도전율은 의도하지 않은 WSe2의 반도체의 p-타입 도핑으로부터 초래한다. 그러한 도핑은 반도체에서의 W 대 Se의 몰 비율이 1:2가 아닐 때 일어난다.
이방적으로 결합된 반도체의 의도하지 않은 도핑은 반도체의 형성 동안, 예를 들어, WSe2는 구성 요소들, 예를 들어, W 및 Se의 화학량적인 비율들에서의 에러들로부터 초래한다. 그러한 의도하지 않은 도핑을 감소시키는 형성 방법들은 실온에서 FET의 소스-드레인 전류를 위하여 더 높은 온/오프 비율들을 생성해야 한다.
공개, 도면들, 및 청구범위로부터, 본 발명의 다른 실시예들이 당업자들에게 명확하다.
Claims (10)
- 전계-효과 트랜지스터를 포함하는 장치에 있어서,상기 트랜지스터는,소스, 드레인, 및 게이트 전극들;상기 소스 전극으로부터 상기 드레인 전극으로 물리적으로 확장하는 액티브 채널부를 갖는 무기 반도체의 결정 또는 다결정 층으로서, 상기 무기 반도체는 인트라-층(intra-layer) 결합력들이 공유 결합 또는 이온 결합인 2차원 층들의 스택을 가지며, 상기 층들 중 인접한 층들은 공유 및 이온 결합력들보다 실질적으로 더 약한 힘들에 의해 함께 결합되는, 상기 무기 반도체의 결정 또는 다결정 층; 및상기 게이트 전극과 상기 무기 반도체 재료의 층 간에 삽입된 유전체 층으로서, 상기 게이트 전극은 상기 무기 반도체 층의 액티브 채널부의 도전율을 제어하기 위하여 구성되는, 상기 유전체 층을 포함하는, 장치.
- 제 1 항에 있어서, 비결정이며 기계적으로 유연한 기판을 더 포함하고, 상기 전계 효과 트랜지스터는 상기 기판 상에 위치되는, 장치.
- 제 1 항에 있어서, 상기 층들은 실질적으로 상기 액티브 채널 내에서 도전 방향의 횡으로 적층되는, 장치.
- 제 1 항에 있어서, 상기 채널은 상기 액티브 채널에서 다수 전하 캐리어들이 정공들인 도전 및 다수 전하 캐리어들이 전자인 도전을 생성할 수 있는, 장치.
- 제 1 항에 있어서, 상기 무기 반도체는 금속이황화합물(metal dichalcogenide), 금속할로겐화물(metal halide), 및 2가 금속수산화물(bivalent metal hydroxide)로 구성된 그룹으로부터 선택된 화합물을 포함하는, 장치.
- 제 1 항에 있어서, 상기 무기 반도체는 전이금속이황화합물(transition metal dichalcogenide)을 포함하는, 장치.
- 전계-효과 트랜지스터를 제조하는 방법에 있어서,결정 또는 다결정 무기 반도체의 층을 제공하는 단계로서, 상기 반도체는 인트라-층 결합력들이 공유 및/또는 이온 결합인 2차원 층들의 스택을 포함하고, 상기 층들의 인접한 층들은 반 데르 발스 힘들(van der Waals forces)에 의해 함께 결합되는, 상기 제공하는 단계;소스 및 드레인 전극들을 형성하는 단계로서, 상기 반도체 층의 액티브 채널부는 상기 소스 전극으로부터 상기 드레인 전극으로 확장하는, 상기 소스 및 드레인 전극 형성 단계;유전 층을 형성하는 단계; 및게이트 전극을 형성하는 단계로서, 상기 게이트 전극은 상기 유전 층과 접촉 하고 상기 채널의 상기 도전률을 변화시킬 수 있으며, 상기 유전 층은 상기 게이트 전극과 상기 액티브 채널 간에 삽입되는, 상기 게이트 전극 형성 단계를 포함하는, 전계-효과 트랜지스터 제조 방법.
- 제 7 항에 있어서, 상기 방법은 기판 상에 전계 효과 트랜지스터를 제조하는 단계를 포함하고, 상기 기판은 비결정이고 기계적으로 유연한, 전계-효과 트랜지스터 제조 방법.
- 제 7 항에 있어서, 상기 무기 반도체는 금속이황화합물, 금속할로겐화물, 및 2가 금속수산화물로 구성된 그룹으로부터 선택된 화합물을 포함하는, 전계-효과 트랜지스터 제조 방법.
- 제 7 항에 있어서, 상기 무기 반도체는 전이금속이황화합물 또는 2가 금속수산화물을 포함하는, 장치.
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