KR20060113830A - 반도체 소자의 리세스 게이트용 트렌치 형성방법 - Google Patents

반도체 소자의 리세스 게이트용 트렌치 형성방법 Download PDF

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KR20060113830A
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Abstract

본 발명의 반도체 소자의 리세스 게이트용 트렌치 형성방법은, 반도체 기판 내에 액티브 영역을 한정하는 트렌치 소자분리막이 배치되고, 액티브 영역 위에 패드 산화막이 배치되는 구조체를 형성하는 단계; 패드산화막 및 트렌치 소자분리막 위에 하드마스크막을 형성하는 단계; 하드마스크막 및 패드산화막을 패터닝하여 반도체 기판의 일부 표면을 노출시키는 하드마스크막 패턴 및 패드산화막 패턴을 형성하는 단계; 패드산화막의 측면을 일정 두께만큼 리세스시키는 단계; 및 하드마스크막 패턴 및 패드산화막 패턴에 의해 노출되는 반도체 기판을 일정 깊이만큼 식각하여 둥근 프로파일의 모서리를 갖는 리세스 게이트용 트렌치를 형성하는 단계를 포함한다.
리세스 , 플라즈마 식각, 트렌치

Description

반도체 소자의 리세스 게이트용 트렌치 형성방법{Method of fabricating the recess trench for recess gate in semiconductor device}
도 1 내지 도 3은 종래 기술에 따른 반도체 소자의 리세스 게이트용 트렌치 형성방법을 설명하기 위해 나타내 보인 도면들이다.
도 4 내지 도 12는 본 발명에 따른 반도체 소자의 리세스 게이트용 트렌치 형성방법을 설명하기 위하여 나타내 보인 도면들이다.
도 13은 본 발명에 따른 리세스 게이트용 트렌치 형성방법에 의해 만들어진 리세스 게이트용 트렌치를 나타내보인 템(TEM) 사진이다.
도 14는 도 13의 'F' 부분을 확대하여 나타내보인 템(TEM) 사진이다.
도 15는 본 발명에 따른 반도체 소자의 리세스 게이트용 트렌치 형성방법에 의해 만들어진 리세스채널을 갖는 반도체 소자의 항복전압 특성을 나타낸 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
50 : 반도체 기판 70 : 하드마스크막
80 : 하드마스크막 패턴 90 : 패드산화막 패턴
110 : 리세스 게이트용 트렌치
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 반도체 소자의 리세스 게이트용 트렌치 형성방법에 관한 것이다.
최근 디램(DRAM) 셀의 고집적화로 인하여 소자의 디자인 룰이 작아짐에 따라, 셀 트랜지스터의 크기가 감소되고 있고, 트랜지스터의 채널 길이 또한 짧아지고 있다. 트랜지스터의 채널의 길이가 짧아지게 되면 문턱전압의 감소, 누설 전류의 증가 및 리프레시 특성의 저하를 유발하는 단채널 효과(Short Channel Effect)가 발생한다. 따라서 최근에는 채널 길이를 증가시켜 단채널 효과를 억제하는 리세스 트렌치를 갖는 반도체 소자가 제안되어 있다.
도 1 내지 도 3은 종래 기술에 따른 반도체 소자의 리세스 게이트용 트렌치 형성방법을 설명하기 위해 나타내 보인 도면들이다. 도 4는 리세스 게이트용 트렌치의 상부 모서리 부위를 확대하여 나타낸 도면이다.
먼저 도 1에 도시된 바와 같이, 반도체 기판(10)에 트렌치 소자분리막(11)을 형성하여 활성영역(X)을 한정한다. 그리고 상기 반도체 기판(10) 위에 리세스 트렌치가 형성될 영역(A)을 정의하는 마스크막 패턴(12)을 형성한다. 이어서 도 2에 도시된 바와 같이, 마스크막 패턴(12)을 이용하여 반도체 기판(10)을 일정 깊이만큼 식각하여 리세스 트렌치(20)를 형성한다. 리세스 트렌치(20)를 형성한 후에는 상기 마스크막 패턴(12)을 제거한다. 그리고 도 3에 도시된 바와 같이, 상기 리세스 트렌치를 포함하는 반도체 기판(10) 위에 소정의 공정을 거쳐 게이트 절연막(30) 및 게이트 스택(31)을 형성한다. 그러면 상기 반도체 기판(10)이 리세스된 길이(B)만큼 유효 채널 길이(C)가 증가되어 채널 영역에 도핑 농도를 증가시키지 않고서도 채널의 마진(margin) 확보가 가능하게 되어 디램 셀의 리프레시 특성 저하를 방지할 수 있다.
그런데 종래 기술에 따른 리세스 게이트용 트렌치를 형성하기 위해서는 건식식각 방법을 사용하여 반도체 기판(10)을 식각하며, 이 경우 도 4에 도시된 바와 같이, 리세스 트렌치의 상부 모서리(top corner)(40) 부위가 날카롭게(sharply) 되는 프로파일을 갖게 된다. 이처럼 상부 모서리(40)가 날카로운 프로파일을 갖게 되면, 이후 게이트 스택(31)의 형성을 위해 게이트 절연막(30)을 증착시 상부 모서리 (40)부위에는 게이트 절연막(30)이 얇게 증착되는 씨닝(thinning) 현상이 발생된다. 또한, 게이트 스택(31)을 형성하고 게이트에 전압을 인가하면 날카로운 프로파일을 갖게 되는 리세스 게이트용 트렌치의 상부 모서리(40) 부위에 전계가 집중되게 되고, 이로 인해 게이트 절연막(30)의 항복전압(Breakdown Voltage: BV)이 감소하게 되어 리프레시 특성을 저하시킴으로서 반도체 소자의 특성저하를 유발한다.
본 발명이 이루고자 하는 기술적 과제는 리세스용 트렌치의 상부 모서리 영 역이 굴곡을 갖도록 하여 게이트 절연막이 얇게 형성되는 씨닝 현상과 게이트 절연막의 항복전압 감소를 방지하는 반도체 소자의 리세스 게이트용 트렌치 형성방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 리세스 게이트용 트렌치 형성방법은, 반도체 기판 내에 액티브 영역을 한정하는 트렌치 소자분리막이 배치되고, 상기 액티브 영역 위에 패드 산화막이 배치되는 구조체를 형성하는 단계; 상기 패드산화막 및 트렌치 소자분리막 위에 하드마스크막을 형성하는 단계; 상기 하드마스크막 및 패드산화막을 패터닝하여 상기 반도체 기판의 일부 표면을 노출시키는 하드마스크막 패턴 및 패드산화막 패턴을 형성하는 단계; 상기 패드산화막의 측면을 일정 두께만큼 리세스시키는 단계; 및 상기 하드마스크막 패턴 및 패드산화막 패턴에 의해 노출되는 반도체 기판을 일정 깊이만큼 식각하여 둥근 프로파일의 모서리를 갖는 리세스 트렌치를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 액티브 영역 위에 패드 산화막이 배치되는 구조체를 형성하는 단계는, 반도체 기판 위에 패드산화막 및 패드질화막을 형성하는 단계; 상기 패드질화막을 패터닝하여 패드산화막의 일부를 노출시키는 단계; 상기 패드질화막을 마스크로 패드산화막 및 반도체 기판을 일정 깊이로 식각하여 트렌치를 형성하는 단계; 상기 트렌치 내부를 매립하고, 평탄화를 실시하는 단계; 상기 패드질 화막을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 하드마스크막은 도핑되지 않은 폴리실리콘막을 이용할 수 있다.
상기 하드마스크막 패턴 및 패드산화막 패턴을 형성하는 단계는, 하드마스크막 위에 식각마스크막 패턴을 형성하는 단계; 상기 식각마스크막 패턴을 이용한 상기 하드마스크막에 대한 식각공정으로 상기 패드산화막의 일부 표면을 노출시키는 하드마스크막 패턴을 형성하는 단계; 상기 식각마스크막 패턴을 제거하는 단계; 및 상기 하드마스크막 패턴에 의해 노출되는 패드산화막의 일부를 제거하여 상기 반도체 기판의 일부 표면을 노출시키는 패드산화막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 한다.
상기 하드마스크막 패턴을 형성하는 단계는, HBr, Cl₂, 및 O₂ 가스를 이용한 플라즈마 식각방법을 사용하여 수행할 수 있다.
상기 패드산화막 패턴을 형성하는 단계는, CF₄가스를 이용한 플라즈마 식각방법을 사용하여 수행할 수 있다.
상기 패드산화막의 측면은 10-150Å의 두께만큼 리세스 시키는 것이 바람직하다.
상기 패드산화막의 측면을 일정 두께만큼 리세스 시키는 단계는, 습식 세정을 사용해서 수행할 수 있다.
상기 습식 세정은 HF를 포함하는 수용액을 이용하여 수행하되, 상기 HF를 포함하는 수용액은, 탈이온수: HF = 50:1의 비율로 혼합된 것을 특징으로 한다.
상기 습식 세정은 BOE 용액을 이용하여 수행하되, 상기 BOE 용액은 HF : NH ₄F = 0.06:17의 비율로 혼합된 것을 특징으로 한다.
상기 습식세정을 수행한 후에 NH₄OH : H₂O₂: H₂O = 1:4:20 의 비율로 혼합된 수용액을 이용하여 2차 세정을 수행하는 단계를 더 포함할 수 있다.
상기 리세스 트렌치를 형성하는 단계는 건식식각법을 사용하여 수행하되, 상기 건식식각은 CF₄, HBr, Cl₂및 O₂의 혼합 가스를 이용하여 수행하는 것이 바람직하다.
상기 리세스 트렌치는 1000-2000Å의 깊이를 갖도록 형성하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 5 내지 도 12는 본 발명의 바람직한 실시예에 따른 반도체 소자의 리세스 게이트용 트렌치 형성방법을 설명하기 위하여 나타내 보인 도면들이다.
먼저 도 5를 참조하면, 반도체 기판(50) 위에 패드산화막(52) 및 패드질화막(54)을 순차적으로 증착한다. 여기서 패드산화막(52)은 패드질화막(54)의 인력에 의한 반도체 기판(50)의 스트레스를 완화하는 역할을 한다. 이어서 패드질화막(50) 위에 활성 영역을 한정하는 마스크막 패턴(도시하지 않음)을 형성한다.
다음에 도 6을 참조하면, 마스크막 패턴을 이용해 패드질화막(54)을 식각하여 패드산화막(52)의 일부를 노출시킨다. 이어서 패드질화막(54)을 식각마스크로 패드산화막(52) 및 반도체 기판(50)의 일부를 일정 깊이로 식각하여 트렌치를 형성한다. 계속하여 트렌치 내부를 산화막으로 매립한 후, 화학적기계적연마(Chemical Mechanical Polishing: CMP)를 실시하고 패드 질화막(54)을 제거한다. 그러면 반도체 기판(50)에 트렌치 소자분리막(60)이 형성되어 활성영역(X) 및 소자분리영역(Y)이 정의된다.
그리고 도 7에 도시한 바와 같이, 패드산화막(52) 및 트렌치 소자분리막(60) 위에 도핑되지 않은 폴리실리콘막으로 700-900Å의 두께의 하드마스크막(70)을 형성한다. 여기서 상기 하드마스크막(70)의 형성은 450-600Å의 온도를 갖는 플라즈마 챔버내에서 수행될 수 있다. 이 경우를 보다 구체적으로 설명하면 먼저 도 6의 구조체를 플라즈마 장비 내에 로딩한 후에 소스가스로서 실레인(SiH₄) 및 질소 (N₂)를 공급하고, 적절한 소스파워를 인가하여 플라즈마 챔버 내에 플라즈마를 형성한다. 다음에 플라즈마 상태로 여기된 이온들이 웨이퍼에 흡착되어 화학 반응하도록 적절한 바이어스 파워를 인가함으로써 하드마스크막(70)이 패드산화막(52) 및 트렌치 소자분리막(60) 위에 형성되도록 한다. 계속해서 상기 하드마스크막(70) 위에 감광막을 도포 및 패터닝하여 감광막 패턴(72)을 형성해 리세스 트렌치가 형성될 영역(D)을 정의한다.
이어서 도 8에 도시한 바와 같이, 감광막 패턴(72)을 식각마스크로 하드마스크막(70)을 식각하여 패드산화막(52)의 일부 표면을 노출시키는 하드마스크막 패턴 (80)을 형성한다. 여기서 하드마스크막 패턴(80)의 형성은 활성화된 플라즈마를 이용한 건식식각 방법으로 수행한다. 이때, 플라즈마를 활성화시키기 위한 가스로는 HBr, Cl₂, O₂등이 일정한 비율로 혼합된 혼합 가스를 사용할 수 있다.
그리고 도 9에 도시한 바와 같이, 하드마스크막 패턴(80)에 의해 노출되는 패드산화막의 일부를 제거하여 상기 반도체 기판(50)의 일부 표면을 노출시키는 패드산화막 패턴(90)을 형성한 후, 감광막 패턴(72)을 제거한다. 여기서 패드산화막 패턴(90)의 형성은 플라즈마를 이용한 건식 식각 방법으로 수행한다. 이때 플라즈마를 활성화시키기 위한 가스로는 CF₄ 가스를 이용한다. 또한, 식각마스크막 패턴(72)은 O₂분위기의 열처리 공정을 통한 애싱(ashing)을 수행하여 제거한다.
그리고 도 10에 도시한 바와 같이, 패드산화막 패턴(90)의 측면을 일정 두께만큼 리세스 시킨다. 여기서 패드산화막 패턴(90)은 대략 49%의 HF를 포함하는 수용액을 탈이온수(Deionized water)와 대략 50: 1의 비율로 희석한 HF 습식 세정액을 이용하여 80-100초간 세정을 실시하여 리세스 시킨다. 이때, 상기 습식 세정은 불화수소(HF)와 플루오르화암모늄(NH₄F)을 0.06:17의 비율로 혼합한 BOE(Buffer Oxide Etchant) 수용액을 이용하여 수행할 수도 있다. 습식 세정액을 이용하여 리세스 되는 패드산화막 패턴(90)의 측면은 10-150Å의 두께만큼 리세스 되도록 하며, 바람직하게는 대략 90Å의 두께만큼 리세스 되도록 한다.
계속하여 리세스된 패드산화막 패턴(90)을 포함한 반도체 기판(50)에 수산화암모늄(NH₄OH)과 과산화수소(H₂O₂)와 물(H₂O)을 1: 4 : 20의 비율로 혼합한 SC-1용액을 사용하여 2차 세정을 실시한다. 그러면 패드산화막 패턴(90)은 하드마 스크막 패턴(80)보다 선폭이 작게 형성되어 이후 반도체 기판(50)을 식각하여 리세스 트렌치를 형성하는 플라즈마 식각공정시 패드산화막 패턴(80)보다 선폭이 큰 하드마스크막 패턴(90)에 의해 플라즈마가 반사되어 리세스 트렌치의 상부 모서리 부위에 굴곡을 가진 프로파일을 형성할 수 있게 된다.
그리고 도 11에 도시한 바와 같이, 하드마스크막 패턴(80) 및 패드산화막 패턴(90)에 의해 노출되는 반도체 기판(50)을 1000-2000Å의 깊이만큼 식각하여 리세스 게이트용 트렌치(110)를 형성한다. 여기서 반도체 기판(50)은 CF₄, HBr, Cl₂및 O₂의 혼합 가스를 공급하여 플라즈마를 이용한 건식 식각 방법으로 수행한다. 그러면 플라즈마의 이방성(anisotropy) 특성에 의하여 도면에서 화살표(120)로 나타낸 바와 같이, 리세스 게이트용 트렌치(110)의 상부 모서리(130)부분이 플라즈마 식각에 의해 영향을 받아 굴곡을 가진 프로파일이 만들어진다. 이때 플라즈마 식각이 이루어지는 동안 하드마스크막 패턴(80)도 함께 제거되어, 도 12에 도시된 바와 같이, 리세스 게이용 트렌치(110)이 만들어진 반도체 기판(50)의 표면에는 패드산화막 패턴(90)이 노출된다.
도 13은 본 발명에 따른 리세스 게이트용 트렌치 형성방법에 의해 만들어진 리세스 게이트용 트렌치를 나타내보인 템(TEM) 사진이다. 그리고 도 14는 도 13의 'F' 부분을 확대하여 나타내보인 템(TEM) 사진이다.
도 13 및 도 14에 나타낸 바와 같이, 리세스 게이트용 트렌치(110)의 모서리 부분(E)이 굴곡을 가진 프로파일로 형성되며, 이에 따라 게이트 절연막(30)도 충분한 두께로 형성된다는 것을 알 수 있다.
도 15는 본 발명에 따른 반도체 소자의 리세스 게이트용 트렌치 형성방법에 의해 만들어진 리세스 채널을 갖는 반도체 소자의 항복전압 특성을 나타낸 도면이다. 도 15를 참조하면, 도 15에서 참조부호 '151'로 나타낸 종래 방법에 따라 만들어진 소자에 비하여, 도 15에서 참조부호 '152'로 나타낸 본 발명에 따라 만들어진 소자의 경우 항복전압이 증가한다는 것을 알 수 있다.
상술한 바와 같이, 본 발명은 반도체 소자의 리세스 게이트용 트렌치 형성 과정에서 플라즈마 식각 공정으로 굴곡이 있는 프로파일로 만듬으로써 리세스 게이트용 트렌치의 상부 모서리 부분에 전계가 집중되는 것을 방지하고, 항복전압이 증가하여 소자의 안정성을 개선할 수 있다.

Claims (13)

  1. 반도체 기판 내에 액티브 영역을 한정하는 트렌치 소자분리막이 배치되고, 상기 액티브 영역 위에 패드 산화막이 배치되는 구조체를 형성하는 단계;
    상기 패드산화막 및 트렌치 소자분리막 위에 하드마스크막을 형성하는 단계;
    상기 하드마스크막 및 패드산화막을 패터닝하여 상기 반도체 기판의 일부 표면을 노출시키는 하드마스크막 패턴 및 패드산화막 패턴을 형성하는 단계;
    상기 패드산화막의 측면을 일정 두께만큼 리세스시키는 단계; 및
    상기 하드마스크막 패턴 및 패드산화막 패턴에 의해 노출되는 반도체 기판을 일정 깊이만큼 식각하여 둥근 프로파일의 모서리를 갖는 리세스 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 리세스 게이트용 트렌치 형성방법.
  2. 제1항에 있어서, 상기 액티브 영역 위에 패드 산화막이 배치되는 구조체를 형성하는 단계는,
    반도체 기판 위에 패드산화막 및 패드질화막을 형성하는 단계;
    상기 패드질화막을 패터닝하여 패드산화막의 일부를 노출시키는 단계;
    상기 패드질화막을 마스크로 패드산화막 및 반도체 기판을 일정 깊이로 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 내부를 매립하고, 평탄화를 실시하는 단계;
    상기 패드질화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 리세스 게이트용 트렌치 형성방법.
  3. 제1항에 있어서,
    상기 하드마스크막은 도핑되지 않은 폴리실리콘막을 이용하는 것을 특징으로 하는 반도체 소자의 리세스 게이트용 트렌치 형성방법.
  4. 제1항에 있어서, 상기 하드마스칵 패턴 및 패드산화막 패턴을 형성하는 단계는,
    하드마스크막 위에 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 이용한 상기 하드마스크막에 대한 식각공정으로 상기 패드산화막의 일부 표면을 노출시키는 하드마스크막 패턴을 형성하는 단계;
    상기 감광막 패턴을 제거하는 단계; 및
    상기 감광막 패턴에 의해 노출되는 패드산화막의 일부를 제거하여 상기 반도체 기판의 일부 표면을 노출시키는 패드산화막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 리세스 게이트용 트렌치 형성방법.
  5. 제4항에 있어서,
    상기 하드마스크막 패턴을 형성하는 단계는, HBr, Cl₂, 및 O₂ 가스를 이용한 플라즈마 식각방법을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 리세스 게이트용 트렌치 형성방법.
  6. 제4항에 있어서,
    상기 패드산화막 패턴을 형성하는 단계는, CF₄가스를 이용한 플라즈마 식각방법을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 리세스 게이트용 트렌치 형성방법.
  7. 제1항에 있어서,
    상기 패드산화막의 측면은 10-150Å의 두께만큼 리세스 시키는 것을 특징으로 하는 반도체 소자의 리세스 게이트용 트렌치 형성방법.
  8. 제1항에 있어서,
    상기 패드산화막의 측면을 일정 두께만큼 리세스 시키는 단계는, 습식 세정 을 사용해서 수행하는 것을 특징으로 하는 반도체 소자의 리세스 게이트용 트렌치 형성방법.
  9. 제8항에 있어서,
    상기 습식 세정은 HF를 포함하는 수용액을 이용하여 수행하되, 상기 HF를 포함하는 수용액은, 탈이온수: HF = 50:1의 비율로 혼합된 것을 특징으로 하는 반도체 소자의 리세스 게이트용 트렌치 형성방법.
  10. 제8항에 있어서,
    상기 습식 세정은 BOE 용액을 이용하여 수행하되, 상기 BOE 용액은 HF : NH₄F = 0.06%:17%의 비율로 혼합된 것을 특징으로 하는 반도체 소자의 리세스 게이트용 트렌치 형성방법.
  11. 제8항에 있어서,
    상기 습식세정을 수행한 후에 NH₄OH : H₂O₂: H₂O = 1:4:20 의 비율로 혼합된 수용액을 이용하여 2차 세정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 리세스 게이트용 트렌치 형성방법.
  12. 제1항에 있어서,
    상기 리세스 트렌치를 형성하는 단계는 건식식각법을 사용하여 수행하되,
    상기 건식식각법은 CF₄, HBr, Cl₂및 O₂의 혼합 가스를 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 리세스 게이트용 트렌치 형성방법.
  13. 제1항에 있어서,
    상기 리세스 트렌치는 1000-2000Å의 깊이를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 리세스 트렌치 형성방법.
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