KR20060113417A

KR20060113417A - 클럭 생성회로 및 텔레텍스트 브로드캐스팅 데이터 샘플링회로

Info

Publication number: KR20060113417A
Application number: KR1020060035983A
Authority: KR
Inventors: 겐지 야마시타
Original assignee: 엔이씨 일렉트로닉스 가부시키가이샤
Priority date: 2005-04-28
Filing date: 2006-04-21
Publication date: 2006-11-02
Also published as: KR100789680B1; US20060244862A1; CN1855804A; TW200640213A; TWI303935B

Abstract

본 발명의 실시형태에서, 최대값 검출회로 및 최소값 검출회로는 각각 CRI 가 "1" 또는 "0" 을 나타내는 텔레텍스트 브로드캐스팅의 텍스트 신호에 포함되는 최대값 피크 및 최소값 피크를 검출한다. 기준 타이밍 생성회로는 샘플링 클럭의 개시 타이밍을 식별하도록 최대 및 최소값 피크를 이용하여 기준 타이밍을 계산한다. 기준 타이밍은 샘플링 클럭의 개시 타이밍이다. 또한, 펄스 생성기는 기준으로서 샘플링 클럭 기준 타이밍으로 미리 등록된 주기를 이용하여 샘플링 클럭을 생성한다.

클럭 생성 회로

Description

클럭 생성회로 및 텔레텍스트 브로드캐스팅 데이터 샘플링 회로 {CLOCK GENERATION CIRCUIT AND TELETEXT BROADCASTING DATA SAMPLING CIRCUIT}

도 1 은 텔레텍스트 브로드캐스팅 신호를 설명하는 도면.

도 2 는 텔레텍스트 브로드캐스팅으로부터 데이터 샘플링을 설명하는 도면.

도 3 은 외부 노이즈로 인해 텍스트 신호에서 지연이 발생시 텔레텍스트 브로드캐스팅 데이터 샘플링을 설명하는 도면.

도 4 는 종래 기술에 따른 텔레텍스트 데이터 샘플링 회로의 개략적인 구성을 도시하는 회로 블록도.

도 5 는 종래 기술에 따른 샘플링 클럭 생성의 구성을 도시하는 블록도.

도 6 은 종래 기술에 따른 샘플링 클럭 생성 회로의 동작을 도시하는 타이밍 도면.

도 7 은 종래 기술에 따른 텍스트 신호와 펄스 (604) 사이의 관계를 도시하는 도면.

도 8 은 외부 노이즈로 인해 텍스트 신호의 DC 성분이 너무 높은 경우, 텔레텍스트 브로드캐스팅 데이터 샘플링을 도시하는 도면.

도 9 는 본 발명의 제 1 실시형태에 따른 텔레텍스트 브로드캐스팅 데이터 샘플링 회로의 구성을 도시하는 개략도.

도 10 은 본 발명의 제 1 실시형태에 따른 샘플링 클럭 생성 회로의 구성을 도시하는 도면.

도 11 은 본 발명의 제 1 실시형태에 따른 최대 및 최소의 검출을 설명하는 도면.

도 12 는 본 발명의 제 1 실시형태에 따른 최대 및 최소로부터의 샘플링 클럭 생성의 동작을 설명하는 도면.

도 13 은 본 발명의 제 1 실시형태에 따른 최대, 최소, 및 이들의 카운터 사이의 관계를 도시하는 도면.

도 14 는 본 발명의 제 1 실시형태에 따른 샘플링 클럭 생성 회로의 구성을 도시하는 도면.

도 15 는 본 발명의 제 1 실시형태에 따른 텔레텍스트 브로드캐스팅 데이터 샘플링 회로의 구성을 도시하는 개략도.

도 16 은 본 발명의 제 2 실시형태에 따른 회로의 구성을 도시하는 도면.

도 17 은 본 발명의 제 2 실시형태에 따른 외부 노이즈로 인해 왜곡된 신호의 부정확한 검출을 방지하기 위한 동작을 설명하는 도면.

도 18 은 본 발명의 제 2 실시형태에 따른 외부 노이즈로 인해 텍스트 신호의 DC 성분이 너무 높은 경우, 샘플링 클럭을 생성하기 위한 동작을 설명하는 도면.

※ 도면의 주요 부분에 대한 부호의 설명 ※

401 : 비교기 402 : 샘플링 클럭 생성 회로

403 : 데이터 샘플링 회로 404 : 슬라이스 레벨 생성 회로

501 : 제 1 AND 502 : 제 2 펄스 생성기

503 : 제 1 카운터 회로 504 : 발진기

505 : 제 1 펄스 생성기 506 : 제 2 AND

507 : 제 2 카운터 회로 508 : 가산기

509 : 제 3 펄스 생성기 902 : 샘플링 클럭 생성 회로

904 : 슬라이스 레벨 생성 회로 1001 : 최대값 검출 회로

1002 : 최소값 검출 회로 1003 : 최대값 카운터 회로

1004 : 최소값 카운터 회로 1005 : 기준 타이밍 생성 회로

1006 : 펄스 생성기 1401 : 시스템 클럭

1501 : 지연 회로 1502 : 슬라이스 데이터

1503 : 지연 데이터 1608 : 에러 검출 회로

1609 : 데이터 홀딩 회로 1610 : 선택기

발명의 배경

1. 발명의 분야

본 발명은 텔레비젼 비디오 신호의 텔레텍스트 브로드캐스팅 데이터 수신회로에 사용하는데 적합한 샘플링 클럭 생성 회로 및 텔레텍스트 브로드캐스팅 데이 터 샘플링 회로에 관한 것이다.

2. 관련 기술의 설명

텔레텍스트 브로드캐스팅은 디지털 신호의 형태로 텍스트 및 단순한 그래픽을 포함하는 정적 이미지와 같은 정보를 송신하는 방송 전파상에 수퍼임포우즈 (superimpose) 한다. 수신기는 디지털 신호를 메모리 등에 저장하고, 그 후, 디지털 신호는 텔레비젼 수신기상에 디스플레이 되도록 텔레비젼 비디오 신호로 변환된다. 텍스트 및 그래픽을 데이터 형태로 텔레캐스트와 함께 송신하기 위한 시스템을 국제적으로 텔레텍스트로 칭한다.

텔레텍스트 브로드캐스팅의 신호 (이하 텍스트 신호로 칭함) 는 도 1 에서 도시된 바와 같이, 텔레비젼 비디오 신호의 수직공백간격에 수퍼임포우즈되고, 컬러 버스트 신호후에 존재한다. 이진 NRZ 코드가 텍스트 신호의 송신 코드용으로 채택되고, 페디스털 (pedestal) 레벨이 0% 이고 화이트 레벨 (white level) 이 100% 인 경우, 논리값 "0" 이 0% 로서 송신되고 논리값 "1" 이 70% 로서 송신된다. 텍스트 신호는 16 비트 데이터 "1010101010101010" 로 구성된 클럭 런 인 (CRI), 8 비트 프레이밍 코드 (FRC), 및 데이터 패킷 순서로 구성된다.

도 2 는 텍스트 신호를 수신하고 수퍼임포우즈된 텍스트 데이터를 샘플링하는 프로세스를 도시하는 도면이다. 도 2 에서 도시된 바와 같이, 수신된 텍스트 신호는 슬라이스 레벨과 비교된다. 텍스트 신호를 슬라이싱하는 것은 텍스트 신호를 이진화하고, 그 후, 이 텍스트 신호는 디지털 값 "1" 또는 "0" 을 갖는 슬라이스 데이터로서 검색된다. 텍스트 신호를 샘플링하기 위한 샘플링 클럭은 기준으로서 텍스트 신호에서, CRI 등의 위상에 의해 생성된다. 이러한 경우에, 데이터를 위한 샘플링 포인트는 텍스트 신호의 전이점 (transition point) 사이에서 중점 (midpoint) 이 되도록 구성되어야한다. 샘플링 클럭의 상승점에서의 슬라이스 데이터의 레벨은 판독되어 샘플링된 데이터를 생성한다.

도 3 에서 도시된 바와 같이, 실제 텔레비젼 수신기에서, 외부 노이즈는 외부의 약한 전기장 및/또는 수신시의 고스트 (ghost) 의 영향으로 인해 수신된 신호 (원신호) 에 종종 수퍼임포우즈된다. 이것은 원 신호가 외부 노이즈로 인해 지연된 텍스트 신호를 가지는 신호가 되는 것을 야기한다. 이러한 경우에, 기대값과 매칭하지 않는 샘플링된 데이터가 생성된다. 즉, 정확한 샘플링 데이터가 생성될 수도 있다. 샘플링된 데이터를 정확히 생성하기 위해, 슬라이스 레벨의 타이밍 및 샘플링 클럭은 외부 노이즈의 영향을 고려하여 구성될 필요가 있다.

종래의 기술에, CRI 를 이용하여 고정된 타이밍을 구성하고 타이밍을 조정하는 방법이 제안되었다. 고정된 타이밍을 구성하는 방법에서, 제 1 샘플링 타이밍은 수평 동기화 신호의 하강 에지로부터 특정의 미리 등록된 시간 이후의 타이밍으로 설정된다. 여기서, 이 특정의 미리 등록된 시간은 텍스트 신호의 사양에 의해 결정된다. 이하, 수직공백간격을 이용한 송신 방법에서의 ARIB (일본전파산업협회) STD-B5 표준 텔레비젼 데이터 다중 브로드캐스팅인, 텍스트 데이터 다중 브로드캐스팅의 데이터를 샘플링하는 예들을 설명한다. 이러한 경우에, 텍스트 신호의 개시 타이밍은 수평 동기화 신호의 하강 에지로부터 56×Tb (여기서, Tb 는 송신 코드의 1 비트 동안의 주기이고 ARIB STD-B5 에서 대략 175ns 이다) 가 된다. 따라서, 텍스트 신호의 샘플링 개시위치는 56.5×Tb (대략 9.87㎲) 로서 계산되어 적합해질 수 있다.

도 4 에 도시된 텔레텍스트 브로드캐스팅 데이터 샘플링 회로를 참조하여 일본 공개 특허 공보 제 61-88679 호에 개시된 CRI 를 이용하는 타이밍을 조정하는 종래의 방법을 이하 상세히 설명한다. 텔레텍스트 브로드캐스팅 데이터 샘플링 회로 (400) 는 비교기 (401), 샘플링 클럭 생성 회로 (402), 데이터 샘플링 회로 (403), 및 슬라이스 레벨 생성 회로 (404) 를 포함한다.

비교기 (401) 는 슬라이스 데이터를 생성하도록 텍스트 신호를 슬라이스 레벨과 비교한다. 샐플링 클럭 생성 회로 (402) 는 후술되는 방법에 의해 슬라이스 데이터로부터 슬라이스 레벨 조정값 및 샘플링 클럭을 생성한다. 데이터 샘플링 회로 (403) 는 샘플링 클럭으로 동기화되고, 슬라이스 데이터를 샘플링하고, 샘플링된 데이터를 생성한다. 슬라이스 레벨 생성 회로 (404) 는 후술되는 방법에 의해 슬라이스 레벨 조정값으로부터 슬라이스 레벨을 생성한다.

샘플링 클럭 생성 회로 (402) 를 이하 상세히 설명한다. 도 5 는 샘플링 클럭 생성 회로 (402) 를 설명하기 위한 상세한 회로도이다. 구성은 시작과 함께 설명된다. 슬라이스 데이터는 제 1 AND 게이트 (501) 및 제 2 펄스 생성기 (502) 에 입력된다. 제 1 AND 게이트 (501) 로부터의 출력 (603) 은 제 1 카운터 (503) 로 입력된다. 발진기 (504) 로부터의 클럭은 제 1 AND 게이트 (501), 제 1 펄스 생성기 (505), 및 제 2 AND 게이트 (506) 로 입력된다. 제 1 펄스 생성기 (505) 로부터의 출력 (604) 은 제 2 펄스 생성기 (502) 및 제 3 펄스 생성 기 (509) 로 입력된다.

제 2 펄스 생성기 (502) 로부터의 출력은 제 2 AND 게이트 (506) 로 입력된다. 제 2 AND 게이트 (506) 로부터의 출력 (606) 은 제 2 카운터 (507) 로 입력된다. 제 1 카운터 (503) 및 제 2 카운터 (507) 로부터의 출력은 가산기 (508) 로 입력된다. 제 1 카운터 (503) 로부터의 출력은 슬라이스 레벨 조정값이 된다. 가산기 (508) 로부터의 출력은 제 3 펄스 생성기 (509) 로 입력된다. 제 3 펄스 생성기 (509) 는 샘플링 클럭을 생성하고 이것을 출력한다.

샘플링 클럭 생성 회로의 동작을 이하 상세히 설명한다. 도 6 은 샘플링 클럭 생성 회로 (402) 의 동작을 도시하는 타이밍도이다. 발진기 (504) 는 후술하는 프로세서에 필요한 클럭을 생성한다. 예를 들어, ARIB STD-B5 를 위한 텔레텍스트 데이터 다중 브로드캐스팅으로부터의 데이터를 샘플링하는 경우에, 클럭의 발진 주파수는 5.727MHz 인 텔레텍스트 브로드캐스팅의 데이터 전송 클럭 주파수보다 8 배 높은 45.8MHz 이다.

1) 도 6 에 도시된 슬라이스 데이터가 "1" 인 경우에, 발진기 (504) 로부터의 클럭은 제 1 AND 게이트 (501) 를 통해 신호 (603) 로서 출력된다. 신호 (603) 를 수신하는 제 1 카운터 (503) 는 도 6 에 도시된 출력 신호 (603) 에서의 클럭 넘버를 카운트한다. 제 1 카운터 (503) 는 슬라이스 데이터가 "1" 인 경우에, 클럭을 카운트하여, 슬라이스 데이터 "1" 의 8 배를 이 클럭에 합산한다.

2) 제 1 펄스 생성기 (505) 는 송신 코드의 하나의 비트동안의 주기 (Tb) 의 2 배 간격으로 도 6 에 도시된 펄스 (604) 를 생성한다.

3) 제 2 펄스 생성기 (502) 는 펄스 (604) 의 상승에지로부터 슬라이스 데이터의 상승에지까지 1 이 되는 신호 (605) 를 생성한다.

4) 클럭은 신호 (605) 가 신호 (606) 로서 "1" 이 되는 동안 제 2 AND 게이트 (506) 를 통해 발진기 (504) 로부터 출력된다. 신호 (606) 를 수신하는 제 2 카운터 (507) 는 도 6 에 도시된 출력 신호 (606) 에서의 클럭의 넘버를 카운트한다. 제 2 카운터 (507) 는 슬라이스 데이터가 "1" 인 경우 클럭을 카운트하여, 슬라이스 데이터 "1" 의 8 배를 이 클럭에 합산한다.

5) 샘플링 클럭의 가장 적절한 계산 방법을 도 7 을 참조하여 이하 설명한다. 도 7 은 텍스트 신호와 펄스 (604) 사이의 관계를 도시하는 도면이다. 펄스 (604) 의 상승에지 (타이밍 Tw 로 칭함) 와 텍스트 신호의 상승에지 (타이밍 Tx 로 칭함) 사이의 간격은 이하 T1 으로 칭하고, 한편 타이밍 Tx 와 텍스트 신호의 하강에지 (타이밍 Tz 로 칭함) 사이의 절반 주기는 T2 로 이하 칭한다. 텍스트 신호의 최적 샘플링 시간 (타이밍 Ty 로 칭함) 은 개시하는 타이밍 Tw 로부터 T1 + T2 에 의해 결정된 타이밍 Ty 이다.

따라서, 가산기 (508) 는 제 1 카운터 (503) 로부터의 출력값의 1/16 (T2 인 2×T2 의 평균 시간 간격의 1/2) 및 제 2 카운터 (507) 로부터의 출력값의 1/8 (평균 시간 간격 T1) 을 가산하고 출력한다. 즉, 가산기 (508) 로부터의 출력은 펄스 (604) (타이밍 Tw) 와 최적의 샘플링 타이밍 (타이밍 Ty) 사이의 간격 (T1+T2) 을 나타낸다.

6) 제 3 펄스 생성기 (509) 는 가산기 (508) 의 출력 및 펄스 (604) 에 기초 하여 타이밍 Ty 에서 상승하는 샘플링 클럭을 생성한다. 데이터는 이 샘플링 클럭을 이용하여 샘플링되어 슬라이스 데이터를 출력한다.

7) 발진기 (504) 의 발진 주파수에 대해 45.8MHz 를 이용할 때, 제 1 카운터 (503) 로부터의 출력은 8×8=64 로 카운트될 것으로 예상된다. 그러나, 슬라이스 레벨이 위로 이동할 때, 카운트는 작아지고 슬라이스 레벨이 아래로 이동할 때 카운트는 커진다. 이것은 카운터 (503) 로부터의 출력값을 참조하여 슬라이스 레벨을 최적화시키는 것을 의미한다. 따라서, 예를 들어, 도 4 에 도시된 슬라이스 레벨 생성 회로 (404) 는 ROM 으로 구성되고 출력할 카운터 (503) 의 출력값에 대응하는 슬라이스 레벨을 판독한다.

일본 공개 특허 공보 제 2002-216424 호는 하이 기록 밀도로 기록된 데이터 재생 신호로부터 멀티레벨 데이터를 정확히 샘플링하기 위한 멀티레벨 데이터 샘플링 장치를 개시한다. 구체적으로는, 멀티레벨 데이터의 재생 신호는 멀티레벨 데이터보다 짧은 사이클을 갖는 클럭에 기초하여 A/D 변환부에서 아날로그 신호로부터 디지털 신호로 변환되고, 그 후, 메모리에 저장된다. 그 후, 동기 신호 검출부는 메모리에서 동기 신호의 패턴 데이터를 검출하고, 그 후, 멀티레벨 데이터 사이클 계산부는 패턴 데이터로부터 모든 최대값 및 최소값을 검출한다.

인접한 최대값 사이의 시간 간격과 인접한 최소값 사이의 시간 간격이 연산되고, 멀티레벨 데이터의 사이클은 모든 시간 간격의 평균값의 반으로서 계산된다. 데이터 추출부는 출력되는 최대값 및 최소값중 하나가 되는 기준값을 가진 각각의 사이클동안 정보로부터 데이터를 샘플링한다. 인접한 최대값 사이의 시간 간격 및 인접한 최소값 사이의 시간 간격으로부터 멀티레벨 데이터의 사이클을 연산함으로써, 멀티레벨 데이터가 정확히 샘플링될 수 있다.

발명의 요약

본 발명의 양태에 따르면, 입력 신호의 피크를 검출하기 위한 피크 검출 회로, 피크 타이밍으로서 피크 검출 회로에 의해 검출된 피크 타이밍을 식별하기 위한 피크 타이밍 식별 회로, 샘플링 클럭의 위상을 식별하기 위해 기준 타이밍을 검출하는 기준 타이밍 검출 회로, 및 샘플링 클럭을 생성하기 위한 펄스 생성기를 구비하는, 입력 신호로부터 샘플링 클럭을 생성하기 위한 샘플링 클럭 생성 회로가 제공된다.

본 발명의 또 다른 양태에 따르면, 입력된 텍스트 신호의 클럭 런 인에 포함된 피크를 검출하기 위한 피크 검출 회로, 피크 검출 회로에 의해 검출된 피크 타이밍을 식별하기 위한 피크 타이밍 검출 회로, 식별된 피크 타이밍 및 샘플링 클럭 사이클을 이용하여 샘플링클럭의 위상을 식별하기 위해 기준 타이밍을 결정하는 기준 타이밍 결정 회로, 기준 타이밍에 의해 샘플링 클럭을 생성하는 펄스 생성기, 및 텍스트 신호에 포함된 문자 데이터를 샘플링하기 위한 데이터 샘플링 회로를 포함하는 텔레텍스트 브로드캐스팅의 텍스트 신호로부터 텍스트 데이터를 샘플링하기 위한 텔레텍스트 브로드캐스팅 데이터 샘플링 회로가 제공된다.

본 발명에서, 샘플링 클럭의 위상을 식별하는 기준 타이밍은 식별된 피크 타이밍 및 샘플링 클럭의 사이클을 이용하여 결정된다. 따라서, 샘플링 클럭은 슬라이스 레벨 및 입력 신호를 비교한 신호를 이용하지 않고 생성될 수 있고, 그 결과 슬라이스 레벨 정확도에 영향을 미치지 않고 더 정확한 샘플링 클럭을 생성한다. 즉, 본 발명은 더 정확한 샘플링 클럭을 생성할 수 있다.

본 발명의 상기 및 다른 목적, 이점 및 특징은 첨부된 도면과 관련하여 다음의 설명으로부터 더 명백하다.

바람직한 실시형태의 설명

이제, 본 발명을 예시적인 실시형태를 참조하여 설명한다. 당업자는 다수의 대안적인 실시형태가 본 발명의 교시를 이용하여 달성될 수 있고, 본 발명이 설명을 위해 예시된 실시형태에 한정되지 않는다는 것을 인식할 것이다.

본 발명의 실시형태를 도면을 참조하여 이하 설명한다. 이하의 설명은 설명을 명확히 하기 위해 적절히 단축되고 단순화된다. 도면에서, 동일한 구성요소는 동일한 참조 번호로 표시하며 반복되는 설명은 생략한다.

도 9 는 본 발명의 제 1 실시형태에 따른 텔레텍스트 브로드캐스팅 데이터 샘플링 회로 (900) 의 회로 구성을 개략적으로 도시하는 회로 블록도이다. 도 9 에서, 도 4 의 회로블록과 동일한 회로 블록은 동일한 참조 번호로 표시한다. 이 실시형태에 따른 텔레텍스트 브로드캐스팅의 텔레텍스트 브로드캐스팅 데이터 샘플링 회로 (900) 는 슬라이스 레벨 생성 회로 (904), 비교기 (401), 샘플링 클럭 생성 회로 (902), 및 데이터 생성을 위한 데이터 샘플링 회로 (403) 를 포함한다.

슬라이스 레벨 생성 회로 (904) 에는 텍스트 신호가 공급되고, 텍스트 신호 에 대응하는 슬라이스 레벨을 출력한다. 비교기 (401) 에는 슬라이스 레벨 및 텍스트 신호가 공급된다. 그 후, 비교기 (401) 는 텍스트 신호의 레벨을 기준 신호로서 슬라이스 레벨에 비교하고 이진 신호인 슬라이스 데이터를 출력한다. 샘플링 클럭 생성 회로 (902) 는 텍스트 신호의 최대 및 최소값을 결정하고, 최대 및 최소값으로부터 텍스트 데이터에 대응하는 샘플링 클럭을 생성한다. 데이터 샘플링 회로 (403) 는 샘플링 클럭과 동기화된 슬라이스 데이터를 샘플링하고 샘플링된 데이터를 생성한다.

이하, 도 10 을 참조하여 샘플링 클럭 생성 회로 (902) 를 상세히 이하 설명한다. 샘플링 클럭 생성 회로 (902) 는 최대값 검출 회로 (1001), 최소값 검출 회로 (1002), 최대값 카운터 회로 (1003), 최소값 카운터 회로 (1004), 기준 타이밍 생성 회로 (1005), 및 펄스 생성기 (1006) 를 포함한다.

최대값 검출 회로 (1001) 에 텍스트 신호가 입력되고, 텍스트 신호의 로컬 최대값의 피크 (이하, 최대값 피크라 칭함) 를 검출하고, 텍스트 신호의 최대값이 검출되는 경우 펄스를 출력한다. 유사하게, 최소값 검출 회로 (1002) 에 텍스트 신호가 입력되고, 텍스트 신호의 로컬 최소값의 피크 (이하, 최소값 피크라 칭함) 를 검출하고, 텍스트 신호의 최대값이 검출되는 경우 펄스를 출력한다. 최대값 카운터 회로 (1003) 및 최소값 카운터 회로 (1004) 는 최대값 및 최소값을 검출한 펄스를 각각 카운트한다. 기준 타이밍 생성 회로 (1005) 는 최대값 및 최소값의 카운터 값으로부터 샘플링 클럭의 위상을 식별하기 위한 기준 타이밍을 생성한다. 펄스 생성기 (1006) 는 기준 타이밍에 기초하여 샘플링 클럭을 생성한 다.

입력 신호의 피크를 검출하기 위한 피크 검출 회로는 최대값 검출 회로 (1001) 및 최소값 검출 회로 (1002) 에 의해 구성된다. 또한, 피크 타이밍 식별 회로는 최대값 카운터 회로 (1003) 및 최소값 카운터 회로 (1004) 에 의해 구성된다. 기준 타이밍 결정 회로는 기준 타이밍 생성 회로 (1005) 에 의해 구성된다.

본 발명에서, 최소값 피크 및 최대값 피크는 각각 "0" 및 "1" 데이터로 구성된 CRI 로부터 검출되고, 샘플링 클럭의 위상을 식별하는 기준 타이밍은 최대값 및 최소값 피크로부터 연산된다. 이 예에서, 기준 타이밍이, 본 발명의 샘플링 클럭 생성 회로 (902) 에 의해 연산되고, 이 기준 타이밍은 생성될 샘플링 클럭의 위상을 식별할 수 있다. 이상적인 송신이 수행되는 경우, 기준 타이밍으로서 가정되는 타이밍을 이하 이상적인 기준 타이밍으로 칭힌다. 샘플링 클럭이 기준으로서 기준 타이밍에 의해 사전 등록된 사이클을 이용하여 펄스 생성기 (1006) 에서 생성된다.

기준 타이밍은 생성될 샘플링 클럭의 위상을 식별하는 것 이외에 샘플링 클럭 개시를 식별하는 타이밍일 수도 있다. 또한, 생성될 샘플링 클럭의 사이클에 관하여, CRI 인, 입력 텍스트 신호로부터 사이클이 결정되는 구성을 가지는 것이 가능하고, 기준 타이밍은 사이클을 이용하여 결정되며, 샘플링 클럭이 생성된다.

이하, 동작을 상세히 설명한다.

1) 도 11 은 도 10 에 도시된 입력 신호이다. 도 11 에 도시된 바와 같이, 입력 신호를 점선으로 표시한 디지털 데이터로서 입력하는 경우와 입력 신호를 점괘선으로 표시한 아날로그 신호로서 입력하는 경우가 있다. 본 발명의 샘플링 클럭 생성 회로는 입력 포맷중 하나일 수도 있다. 디지털 데이터 입력에 관하여, 입력된 디지털 데이터의 사이즈는 최대값 및 최소값을 결정하도록 비교된다. 아날로그 데이터 입력에 관하여, 아날로그 신호가 먼저 디지털 데이터로 변환되고, 디지털 데이터와의 동일한 프로세스가 수행되는 것이 후속한다. 즉, 도 11 에서 도시된 바와 같이, 최대값 검출 회로 (1001) 는 텍스트 신호가 Tb (송신 코드의 1 비트 동안의 주기) 동안의 복수의 데이터에서 증가에서 감소로 분기하는 최대값 포인트 (즉, 최대값 피크, 이하 MAX 로 칭함) 를 검출한다. 유사하게, 최소값 검출 회로 (1002) 는 텍스트 신호가 Tb 동안 복수의 데이터에서 감소에서 증가로 분기하는 최소값 포인트 (즉, 최소값 피크, 이하 MIN 으로 칭함) 를 검출한다.

2) 최대값 검출 회로 (1001) 는 그것이 MAX 를 검출하는 경우마다 펄스를 출력하고, 최대값 카운터 (1003) 는 펄스를 카운트한다. 다시 말해, 최대값 카운터 (1003) 는 MAX 검출의 넘버를 카운트한다. 유사하게, 최소값 카운터 (1004) 는 그것이 MIN 을 검출하는 경우마다 MIN 검출의 넘버를 카운트한다.

3) 이하, 기준 타이밍 생성 회로 (1005) 의 동작을 상세히 설명한다. 도 12 는 MAX 및 MIN 으로부터 샘플링 클럭을 생성하기 위한 동작을 설명하는 도면이고, 도 13 은 MAX, MIN, 및 이들의 카운터 사이의 관계를 도시하는 도면이다.

CRI 는 "1010101010101010" 의 데이터이다. 처음 8 비트의 "10101010" 데이터를 이용하여 샘플링 클럭의 기준 타이밍을 생성하기 위한 동작의 예를 이하 설명한다. Tb 동안의 복수의 데이터의 최대값 데이터는 "1" 의 피크값에 의해 나타나고, Tb 동안의 복수의 데이터의 최소값 데이터는 "0" 의 피크값에 의해 나타난다. 따라서, 최대값 카운터 (1003) 및 최소값 카운터 (1004) 의 값이 먼저, "최대값 카운터 값 = '1' 이 되고 최소값 카운터 값이 = '0'" 이 되는 경우, 이것은 CRI 에 대한 제 1 피크값 "1" (도 12 에서 MAX1) 이 검출된다는 것을 의미한다.

유사하게, 최대값 카운터 (1003) 및 최소값 카운터 (1004) 의 값이 먼저, "최대값 카운터 값 = '1' 이 되고 최소값 카운터 값이 = '1'" 이 되는 경우, 이것은 CRI 에 대한 제 1 피크값 "0" (도 12 에서 MAX1) 이 검출된다는 것을 의미한다. 그 후, 최대값 카운터 (1003) 및 최소값 카운터 (1004) 의 값이 먼저, "최대값 카운터 값 = '2' 가 되고 최소값 카운터 값이 = '1'" 이 되는 경우, 이것은 CRI 에 대한 제 2 피크값 "1" (도 12 에서 MAX1) 이 검출된다는 것을 의미한다. 그 후, "0" 및 "1" 의 연속하는 피크값 (MIN2, MAX3, MIN3, MAX4, 및 MIN4) 이 차례로 검출된다 (도 12 및 13 참조) .

그 후, 기준 타이밍에 대한 후보가 송신 코드의 1 비트 동안의 주기인 사이클 Tb 를 이용하여, 최대값 및 최소값의 검출된 타이밍으로부터 결정된다. 예로서, 타이밍 위치인, MAX1 의 타이밍 위치전의 (1/2)×Tb 의 위치는, 이상적인 송신이 수행되는 경우, 이상적인 기준 타이밍이 되고, 이 이상적인 기준 타이밍에 대응하는 기준 타이밍은 MAX1 내지 MAX4 와 MIN1 내지 MIN4 의 검출된 타이밍으로부터 연산된다.

예를 들어, MAX1 을 검출한 타이밍에 관해서는, MAX1 전의 (1/2)×Tb 의 주기가 기준 타이밍 후보 (도 12 에서 BT1 인) 로서 연산된다. MIN1 을 검출한 타이밍 동안, (3/2)×Tb 의 주기가 MIN1 으로부터 감산되는 위치가 MAX1 및 MIN1 의 차이를 고려하여, 샘플링 클럭 기준 후보 (도 12 에서 BT2 인) 이다.

기준 타이밍에 대한 후보는 유사한 방식으로 각각의 MAX 및 MIN 검출 포인트 (도 12 내지 BT1 내지 BT8) 로부터 연산된다. 즉, 각각의 최대값에 대응하는 상수는 1/2+2(M-1) 에 의해 표현되고, 여기서, M 은 1 이상의 값을 가지는 정수인 최대값 피크의 타이밍 시퀀스이다. 한편, 각각의 최소값 피크 타이밍에 대응하는 상수는 3/2+2(N-1) 에 의해 표현되고, 여기서 N 은 1 이상의 값을 가지는 정수인 최소값의 타이밍 시퀀스이다.

기준 타이밍은 기준 타이밍 후보의 평균값으로서 연산된다. 평균값의 연산은 각각의 검출 포인트에 영향을 미치는 노이즈의 영향을 감소시킨다. 또한, 합산되는 데이터의 수를 2 의 제곱승이 되도록 함으로써, 평균값을 계산하기 위해 필요한 제산이 비트 시프트에 의해 달성될 수 있다.

4) 펄스 생성기 (1006) 는 기준으로서 얻어진 기준 타이밍에 의해 샘플링 클럭을 생성한다. 도 12 에 도시된 바와 같이, 샘플링 클럭은 Tb 사이클로, 기준 타이밍으로부터 Tb/2 후에 상승한다.

샘플링 클럭동안 고정된 샘플링 개시 위치를 구성하는 경우, 수신된 텍스트 신호가 도 3 도시된 바와 같은 외부 노이즈로 인해 지연시에, 샘플링된 데이터는 기대값과 다르고, 그 결과 샘플링된 데이터는 정확히 얻어지지 않는다.

또한, 상술한 일본 공개 특허 공보 제 61-88679 호에 개시된, CRI 를 이용하여 샘플링 클럭을 생성하는 방법은 도 8 에 도시된 바와 같이, 외부 노이즈로 인해 DC 성분이 너무 높거나 낮은 경우 적절한 샘플링 클럭이 생성될 수 없다는 문제점을 가진다. 다시 말해, 텍스트 신호가 도 8 에서 도시된 바와 같이 슬라이스 레벨과 교차하지 않는 경우, 도 7 에 도시된 2×T2 의 간격은 T4 로 연장되고, 이것은 도 8 에서 T3 로 가정된다. 이것은 기대 샘플링 클럭과 다른 샘플링 클럭이 계산 및 생성되게 한다.

일본 공개 특허 공보 제 2002-216424 호에 개시된 상기 기술은 입력된 신호의 인접한 최대값 사이의 시간 간격 및 인접한 최소값 사이의 시간 간격으로부터 멀티레벨 데이터의 사이클을 연산하기만 한다. 이것은 이 기술이 샘플링 클럭의 정확한 위상을 식별하지 않는다는 것을 나타낸다.

반면에, 지금까지 설명된 실시형태에서, 샘플링 클럭이 CRI 에 대해 최대값 및 최소값의 피크 타이밍 (즉, 최대값 피크의 타이밍 및 최소값 피크의 타이밍) 으로부터 생성되었기 때문에, DC 성분이 너무 높거나 낮은 경우에도 샘플링 클럭이 정확히 생성될 수 있어서 텍스트 신호가 도 18 에 도시된 바와 같이 슬라이스 레벨과 교차하지 않는다. 즉, 텍스트 신호가 전압 방향을 향해 변동하는 경우에도, 텍스트 신호는 정확한 샘플링 시간에 샘플링될 수 있다.

상술한 바와 같이, 복수의 피크 (최대값 또는 최소값) 가 정확한 기준 타이밍의 결정을 위해 바람직하게 이용되고, 하나의 최대값 피크 또는 최소값 피크를 이용하여 기준 타이밍을 결정하는 것이 가능하다. 복수의 피크의 일부가 기준 타이밍을 결정하기 위해 이용될 수도 있다. 또한, 최대 또는 최소값에서의 복수의 피크는 기준 타이밍을 결정하기 위해 검출될 수도 있다. 또한, 최대값 또는 최소값 중 하나로부터 샘플링 클럭을 생성하는 경우, 구성은 외부 제어 신호에 의존하여, 최대값 또는 최소값으로부터 샘플링 클럭을 생성할지 여부를 선택시키는 방식으로 셋 업될 수도 있다. 이러한 경우에, 기준 타이밍은 최대값 검출 회로 또는 최소값 검출 회로 중 하나의 선택된 회로로부터의 출력에 대해서만 생성되고, 그 후, 샘플링 클럭이 기준 타이밍에 대응하여 생성된다.

즉, 입력 신호의 피크 패턴 및 피크 간격 (피크 타이밍 사이의 간격) 미리 공지된 경우에, 기준 타이밍은 검출된 피크 타임밍으로부터 얻어진 피크 간격을 이용하여 식별될 수 있다. 또한, 제 1 실시형태에서, 연산될 이상적인 기준 타이밍 및 기준 타이밍은 MAX1 의 피크 타이밍 전에 (1/2)×Tb 의 타이밍으로서 특정되지만, 소망하는 샘플링 클럭의 개시위치인 이상적인 기준 타이밍 및 기준 타이밍을 규정함으로써 회로를 구성하는 것이 가능하다. 예를 들어, MAX1 의 피크 타이밍인 이상적인 기준 타이밍 및 기준 타이밍을 규정하는 경우, (1/2)×Tb 을 가산하는 계산은 기준 타이밍을 결정한 후에 샘플링 클럭의 출력 개시 위치 (또는 샘플링 클럭의 상승 에지) 검색을 시도하는 경우 생략될 수 있다.

제 1 실시형태에서의 타이밍은 예를 들어, 본 발명의 샘플링 클럭 생성 회로 (902) 내부에 시스템 클럭에 대한 펄스의 카운트값으로서 취급될 수 있다. 도 14 는 발진기 (도시 생략) 로부터의 시스템 클럭 (1401) 이 최대값 검출 회로 (1001), 최소값 검출 회로 (1002), 기준 타이밍 생성 회로 (1005), 및 펄스 생성기 (1006) 를 포함하는 도 10 의 구성에 공급되는 구성이다. 시스템 클럭 (1401) 은 공지된 동작 주파수를 갖는, 본 발명의 샘플링 클럭 생성 회로 (902) 에 의해 생성된 샘플링 클럭의 주파수보다 높은 주파수를 가진다. 시스템 클럭 (1401) 은 바람직하게 샘플링 클럭 생성 회로 (902) 의 주파수의 정수배의 주파수를 가진다. 피크 타이밍 (MAX1, MIN1, MAX2, MIN2,...MIN4) 은, 피크가 검출되는 경우에 시스템 클럭에 대한 펄스의 카운트 값 (C1, C2, C3, C4, ...C8) 으로서 각각 표현된다. 기준 타이밍에 대응하는 카운트 값 (BCavg) 은 각각의 카운트 값 (C1 내지 C8) 으로부터 연산된다. Tb (송신 코드의 1 비트 동안의 주기) 는 또한 시스템 클럭 (1401) 에 대한 펄스의 카운트 값으로서 취급될 수 있다.

샘플링 클럭 개시 위치에 대응하는 카운트 값 (BCstart) 은 연산된 BCavg 로부터 결정된다. 펄스 생성기 (1006) 는 시스템 클럭 (1401) 에 대한 펄스의 카운트 값이 BCstart 에 도달하는 경우 샘플링 클럭을 출력한다. CRI 의 개시로부터 데이터를 검색하는 경우, BCstart 는 BCavg 의 값에, BCavg 를 계산하는데 필요한 입력 신호의 제 1 피크 및 최종 피크 사이의 시간 차이에 대응하는 카운트 값 또는 그 이상 (이하 △C 로서 칭한다) 을 가산함으로써 계산된 값을 이용한다. 이러한 경우에, 지연 회로 (1501) 가 도 15 에서 도시된 바와 같이, 데이터 샘플링 회로 (403) 에 앞서 제공된다. 지연 회로 (1501) 는 △C 에 대응하는 지연량에 대해 지연된 지연 데이터 (1503) 로서 슬라이스 데이터 (1502) 를 출력한다. 이 동작을 행함으로써, 데이터 샘플링 회로 (403) 가 소망하는 샘플링 클럭을 얻을 수 있다.

이것은 안정된 수신 (데이터 검색) 을 할 수 있는 샘플링 클럭이 입력 신호의 피크로부터 기준 타이밍을 결정함으로써 생성될 수 있다는 것을 나타낸다. 이것은 샘플링 클럭에 대한 소망하는 개시 타이밍이 기준 타이밍에 기초하여 연산될 수 있기 때문이다.

CRI 패턴이 샘플링되도록 요구되지 않는 경우 (즉, 텍스트 데이터로부터 샘플링하는 경우), BCstart 의 값은 텍스트 데이터가 기준 타이밍으로부터 송신되는 경우 타이밍을 충족시키도록, 지연 회로 (1501) 를 추가하지 않고 결정될 수 있다.

도 14 에 도시된 예가 시스템 클럭 (1401) 에 대한 펄스의 카운트 값을 이용하지만, 예를 들어, 타이머 등을 이용하여 실제 시간을 측정하고, 그 후, 이 시간을 레지스터에 저장하는 것이 확실히 가능하다.

제 2 실시형태

이하, 본 발명의 텔레텍스트 브로드캐스팅 데이터 샘플링 회로의 제 2 실시형태를 도 16 내지 도 18 을 참조하여 설명한다. 도 16 은 제 2 실시형태의 텔레텍스트 브로드캐스팅 데이터 샘플링 회로를 도시하는 회로 블록도이다. 기본 구조는 도 10 을 참조하여 설명된 제 1 실시형태와 동일하다.

도 10 의 구성 이외에, 최대 및 최소값 차이 검출 회로 (1607), 에러 검출 회로 (1608), 데이터 홀딩 회로 (1609), 및 선택기가 추가된다. 상기 이외의 회로 블록들은 제 1 실시형태에 의해 커버되기 때문에 여기에 설명되지 않는다. 최대 및 최소값 차이 검출 회로 (1607) 는 최대값 검출 회로 (1001) 및 최소값 검출 회로 (1002) 로부터의 출력 펄스의 타이밍에서 최대값 및 최소값 사이의 차이를 검출한다. 에러 검출 회로 (1608) 는 최대값 카운터 회로 (1003) 및 최소값 카운터 회로 (1004) 로부터 출력 카운터 값에서 에러를 검출한다. 데이터 홀딩 회로 (1609) 는 샘플링 클럭 기준 타이밍의 타이밍 정보를 홀딩한다. 선택기 회로 (1610) 는 기준 타이밍 생성 회로 (1005) 로부터 기준 타이밍을 선택하거나 데이터 홀딩 회로 (1309) 로부터 기준 타이밍을 선택한다.

이하, 동작을 상세히 설명한다. 최대 및 최소값 차이 검출 회로 (1607) 는 직전에 검출된 최대 및 최소값을 검출하고, 다음에 검출될 최대 또는 최소값이 유효한지 아닌지 여부를 평가한다. 예를 들어, 도 17 은 외부 노이즈로 인한 원래 최대값 포인트 (MAXb) 및 의사 (pseudo) 최대값 포인트 (MAXa) 가 생성되기 전 레벨이 하강하는 경우를 도시한다. 이러한 경우에, 최대값 검출 회로 (1001) 는 또한 최대값 포인트로서 의사 최대값 포인트 (MAXa) 를 검출한다. 이러한 경우에, 최대 및 최소값 차이 검출 회로 (1607) 는 홀딩될 최종 최소값 포인트인 최소값 포인트 (MINa) 와 최대값 포인트 (MAXa) 의 검출된 레벨 사이의 레벨 차이 (La) 를 연산하고, 차이 (La) 가 기준값 (A) 과 관련하여 작다는 것을 인식하며, 결정 신호를 최대값 카운터 회로 (1003) 로 출력하여 의사 최대값 포인트 (MAXa) 가 최대값 포인트로서 인식되는 것을 방지한다.

반면에, 최대값 검출 회로 (1001) 가 원래 최대값 포인트 (MAXb) 를 검출하는 경우에, 최소값 포인트 (MINa) 의 레벨과 최대 및 최소값 차이 검출 회로 (1607) 에 의해 연산된 최대값 포인트 (MAXb) 의 레벨 사이의 차이 (Lb) 가 기준값 (A) 과 관련하여 대체로 동일한 것으로 인식되고, 그 후 결정 신호는 최대값 포인 트 (MAXb) 를 정확한 최대값으로서 인식하고 카운터하도록 최대값 카운터 회로 (1003) 로 출력한다.

최대값 카운터 회로 (1003) 는 최대값 포인트 (MAXa) 로부터 발생된 최대값 검출 회로 (1001) 로부터의 출력 펄스를 최대 및 최소값 차이 검출 회로 (1607) 로부터 결정 신호를 갖는 무효인 것으로 인식하고, 한편 최대값 포인트 (MAXb) 로부터 발생된 최대값 검출 회로 (1001) 로부터의 출력 펄스를 유효한 것으로 인식하여 이 출력 펄스를 카운팅한다. 최소값은 유사한 방법에서 카운트된다.

이하, 에러 검출 회로 (1608) 의 동작을 상세히 설명한다. 최대값 카운터값 및 최소값 카운터값의 조합은 상술된 도 13 에 도시된 조합이고, 다른 조합은 MAX 및 MIN 이 적합하게 검출되지 않았다는 것을 나타낸다. 에러 검출 회로 (1608) 에서, 검출된 최대 또는 최소값이 규정된 수와 매칭하지 않는 경우, 에러로서 간주된다.

에러 검출 회로 (1608) 가 에러를 검출하지 않는 경우, 선택기 회로 (1610) 는 타이밍 생성 회로 (1005) 로부터 기준 타이밍을 선택하여 이 기준 타이밍을 펄스 생성기 (1006) 로 출력하며, 도 10 을 참조하여 설명된 제 1 실시형태와 동일한 방법으로 수행한다. 동시에, 데이터 홀딩 회로 (1609) 는 기준 타이밍 생성 회로 (1005) 로부터 기준 타이밍을 수신하고 그 후, 그 기준 타이밍을 홀딩한다.

에러 검출 회로 (1608) 가 에러를 검출하는 경우에, 동시에 선택기 회로 (1610) 는 데이터 홀딩 회로 (1609) 에서 홀딩된 현재 사이클 전에 1H (수평 사이클) 의 최적의 기준 타이밍을 선택하고 이 최적의 기준 타이밍을 펄스 생성기 (1006) 로 출력하며, 데이터 홀딩 회로 (1609) 는 타이밍 생성 회로 (1005) 로부터 샘플링 클럭 기준 타이밍을 검색하지 않음으로써 부정확한 동작을 방지한다.

레벨 변동이 외부 노이즈로 인해 원래 최대 또는 최소값 이외의 타이밍에서 발생하는 경우, 타이밍의 부정확한 인식이 방지될 수 있다. 또한, 최대값 카운터 및 최소값 카운터의 조합이 다른 외부 노이즈로 인해 도 13 에서의 임의의 조합과 매칭하지 않는 경우에도, 샘플링 클럭 생성의 부정확한 동작이 방지될 수 있다.

신호 레벨 변동으로부터 영향을 받지 않고 정확히 평가하기 위해, 상술된 연속적인 피크들 사이의 레벨 차이를 측정함으로써 부정확한 검출을 방지하는 것이 바람직하지만, 일부 분리를 갖는 비 연속적인 피크들 사이의 레벨이 또한 이용될 수도 있다. 현재 사이클 이전의 1H 에서 기준 타이밍을 이용하는 것이 바람직하고, 값은 또한 유지될 수 있다. 당업자는 본 발명의 사상을 벗어나지 않고, 상술된 실시형태의 다양한 구성요소를 용이하게 변경, 추가, 또는 변형할 수 있다.

본 발명의 또 다른 양태에 따르면, 입력된 텍스트 신호의 클럭 런 인에 포함 된 피크를 검출하기 위한 피크 검출 회로, 피크 검출 회로에 의해 검출된 피크 타이밍을 식별하기 위한 피크 타이밍 검출 회로, 식별된 피크 타이밍 및 샘플링 클럭 사이클을 이용하여 샘플링클럭의 위상을 식별하기 위해 기준 타이밍을 결정하는 기준 타이밍 결정 회로, 기준 타이밍에 의해 샘플링 클럭을 생성하는 펄스 생성기, 및 텍스트 신호에 포함된 문자 데이터를 샘플링하기 위한 데이터 샘플링 회로를 포함하는 텔레텍스트 브로드캐스팅의 텍스트 신호로부터 텍스트 데이터를 샘플링하기 위한 텔레텍스트 브로드캐스팅 데이터 샘플링 회로가 제공된다.

Claims

입력 신호로부터 샘플링 클럭을 생성하기 위한 샘플링 클럭 생성회로로서,

상기 입력신호의 피크를 검출하기 위한 피크 검출회로;

상기 피크 검출회로에 의해 검출된 피크 타이밍을 피크 타이밍으로서 식별하기 위한 피크 타이밍 식별회로;

상기 식별된 피크 타이밍 및 상기 입력 신호의 전송 코드의 1 비트 동안의 주기에서의 값을 이용함으로써 상기 샘플링 클럭의 위상을 식별하는 기준 타이밍을 결정하기 위한 기준 타이밍 결정회로; 및

상기 기준 타이밍에 의해 상기 샘플링 클럭을 기준으로서 생성하기 위한 펄스 생성기를 포함하는, 샘플링 클럭 생성회로.
제 1 항에 있어서,

상기 기준 타이밍 결정회로는 상기 식별된 피크 타이밍으로부터 상기 입력 신호의 전송 코드의 1 비트 동안의 주기에서의 값을 이용하여 상기 기준 타이밍을 결정하는, 샘플링 클럭 생성회로.
제 1 항에 있어서,

상기 기준 타이밍 결정회로는 상기 피크 검출회로에 의해 검출된 복수의 피크의 피크 타이밍을 이용함으로써 상기 기준 타이밍을 결정하는, 샘플링 클럭 생성 회로.
제 1 항에 있어서,

상기 기준 타이밍 결정회로는 상기 피크 검출회로에 의해 검출된 복수의 피크의 피크 타이밍으로부터 기준 타이밍 후보를 결정하고, 그 후 상기 기준 타이밍 후보의 평균값을 이용하여 상기 기준 타이밍을 결정하는, 샘플링 클럭 생성회로.
제 4 항에 있어서,

상기 기준 타이밍 결정회로는 상기 피크 타이밍 각각으로부터, 상기 입력 신호의 전송 코드의 1 비트 동안의 주기만큼 상기 피크 타이밍 각각에 대응하는 상수를 승산함으로써 연산된 값을 감산함으로써 상기 기준 타이밍 후보를 결정하는, 샘플링 클럭 생성회로.
제 5 항에 있어서,

상기 복수의 피크는 복수의 최대값 피크 및 복수의 최소값 피크를 포함하고,

상기 복수의 최대값 피크 각각의 피크 타이밍에 대응하는 상수는 1/2 + 2 (M-1) 에 의해 표현되며, M 은 1 이상의 값을 가지는 정수인 상기 복수의 최대값 피크의 타이밍 시퀀스이고,

상기 복수의 최소값 피크 각각의 피크 타이밍에 대응하는 상수는 3/2 + 2 (N-1) 에 의해 표현되며, N 은 1 이상의 값을 가지는 정수인 상기 복수의 최소값 피크의 타이밍 시퀀스인, 샘플링 클럭 생성회로.
제 3 항에 있어서,

상기 검출된 최대값 피크의 수 및 상기 검출된 최소값 피크의 수를 카운팅하기 위한 카운팅 회로, 및

상기 최대값 피크 및 상기 최소값 피크가 규정된 시퀀스에서 출력되는지 여부로부터, 상기 검출된 최대값 피크 또는 상기 검출된 최소값 피크가 정상 (normal) 인지 여부를 결정하는 에러 검출회로를 더 포함하는, 샘플링 클럭 생성회로.
제 1 항에 있어서,

상기 입력 신호는 클럭 런 인 (clock run in), 프레이밍 코드 (framing code), 및 데이터 패킷을 포함하는 텍스트 신호인, 샘플링 클럭 생성회로.
제 1 항에 있어서,

상기 입력 신호의 최대값 피크와 최소값 피크 사이의 차이를 계산하기 위한 차이 계산회로를 더 포함하고,

상기 차이가 기준값 이하인 경우에, 상기 기준 타이밍 결정 회로는 상기 차이의 계산에서 이용된 상기 최대값 피크 및 상기 최소값 피크 중 하나가 없는 것으로 상기 기준값을 결정하는, 샘플링 클럭 생성회로.
제 1 항에 있어서,

과거 (past) 기준 타이밍을 홀딩하기 위한 데이터 홀딩회로를 더 포함하고,

상기 검출된 피크의 수가 기준 수에 도달하지 않은 경우, 상기 샘플링 클럭 생성 회로는 상기 과거 기준 타이밍을 이용하여 상기 샘플링 클럭을 생성하는, 샘플링 클럭 생성회로.
제 1 항에 있어서,

상기 기준 타이밍 결정회로는 상기 식별된 피크 타이밍을 상기 기준 타이밍으로서 결정하는, 샘플링 클럭 생성회로.
제 1 항에 있어서,

상기 펄스 생성기는 상기 입력 신호의 전송 코드의 1 비트 동안의 주기인 사이클을 갖는 샘플링 클럭을 생성하고, 상기 샘플링 클럭의 개시 에지가 상기 기준 타이밍시에 발생하도록 상기 샘플링 클럭의 위상을 조정함으로써 상기 샘플링 클럭을 출력하는, 샘플링 클럭 생성회로.
제 1 항에 있어서,

상기 펄스 생성기에 상기 기준 타이밍이 입력되고, 상기 샘플링 클럭의 에지가 상기 입력 신호의 송신 코드의 1 비트 동안의 주기의 Z (Z 는 정수) 배를 상기 기준 타이밍에 가산함으로써 결정되는 타이밍시에 발생하도록 상기 샘플링 클럭의 위상을 조정함으로써 상기 샘플링 클럭을 출력하는, 샘플링 클럭 생성 회로.
텔레텍스트 브로드캐스팅의 텍스트 신호로부터 텍스트 데이터를 샘플링하기 위한 텔레텍스트 브로드캐스팅 데이터 샘플링 회로로서,

입력 텍스트 신호의 클럭 런 인에 포함된 피크를 검출하기 위한 피크 검출회로;

상기 피크 검출회로에 의해 검출된 피크 타이밍을 식별하기 위한 피크 타이밍 식별회로;

상기 식별된 피크 타이밍 및 샘플링 클럭 사이클을 이용하여 샘플링 클럭의 위상을 식별하는 기준 타이밍을 결정하기 위한 기준 타이밍 결정회로,

상기 기준 타이밍에 의해 샘플링 클럭을 기준으로서 생성하기 위한 펄스 생성기, 및

상기 생성된 샘플링 클럭에 따라 상기 텍스트 신호에 포함된 텍스트 데이터를 샘플링하기 위한 데이터 샘플링회로를 포함하는, 텔레텍스트 브로드캐스팅 데이터 샘플링회로.
제 14 항에 있어서,

상기 입력 신호의 최대값 피크 및 최소값 피크 사이의 차이를 계산하기 위한 차이 계산회로를 더 포함하고,

상기 차이가 기준값 이하인 경우에, 상기 기준 타이밍 결정 회로는 상기 차이의 계산에서 이용된 상기 최대값 피크 및 상기 최소값 피크 중 하나가 없는 것으로 상기 기준값을 결정하는, 텔레텍스트 브로드캐스팅 데이터 샘플링회로.