JPH0738859A - テレテキストデータ復調装置のサンプリングクロック発生回路 - Google Patents

Abstract

(57)【要約】 【目的】 テレテキストデータ復調装置において簡単な
構成で最適な位相のサンプリングクロック信号を発生す
る。 【構成】 映像信号中のカラーバースト信号に基づいて
ディジタルデータの伝送速度に同期した基準クロック信
号を発生し、それから異なる位相の複数の位相クロック
信号を発生し、複数の位相クロック信号各々の発生時に
おけるディジタルデータ中のクロックランインのサイン
波信号値をサンプリングして複数の位相クロック信号毎
に連続する２つのサンプリング値の差を検出し、２つの
サンプリング値の差の最大値となった位相クロック信号
をサンプリングクロック信号として発生する。 【効果】 ディジタルデータ中にエラー訂正コードを挿
入することなく最適な位相のサンプリングクロック信号
を発生することができ、しかも簡単な構成で可能であ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、テレテキストデータ復
調装置においてテレテキストフォーマットのディジタル
データをサンプリングするためのサンプリングクロック
発生回路に関する。

【０００２】

【従来の技術】テレビジョン放送においては、文字や図
形の情報を示すディジタルデータを垂直帰線消去期間に
重畳して放送するテレテキスト（文字放送）が行なわれ
ている。このテレテキストのディジタルデータは、垂直
帰線消去期間の映像信号が存在しない部分に重畳されて
いる。具体的には図１に示すように奇数フィールドの第
１４Ｈ（水平走査期間），第１５Ｈ，第１６Ｈ及び第２
１Ｈに配置され、図示しないが偶数フィールドでは第２
７７Ｈ，第２７８Ｈ，第２７９Ｈ及び第２８４Ｈに配置
される。テレテキストのディジタルデータを含む水平走
査期間の映像信号においては、図２に示すように水平同
期信号、カラーバースト信号の後にテレテキストのディ
ジタルデータが位置する。ディジタルデータはクロック
ランイン、フレーミングコード、情報データに分かれて
いる。クロックランインはディジタルデータをサンプリ
ングするために必要なサンプリングクロック信号を作成
するときの基準となる符号であり、通常、“１”と
“０”とが交互に配列された１６ビットからなる。フレ
ーミングコードはディジタルデータ受信時にディジタル
データの存在を検出すると共にフレーム同期を採るため
の符号であり、常に決まった配列の８ビットからなる。

【０００３】テレビ映像信号からテレテキストのディジ
タルデータを取り出す復調装置としては、例えば、特開
平４−２３３３８２号公報や特開平５−２２７４７号公
報に開示されたものがある。従来の復調装置において、
図３に示すように、映像信号は同期分離回路１、サンプ
リングクロック発生回路２、フレーミングコード検出回
路３及びバッファメモリ４に供給される。同期分離回路
１は映像信号から垂直及び水平同期信号を分離抽出して
タイミングパルス発生回路５に供給する。タイミングパ
ルス発生回路５は垂直及び水平同期信号に基づいて装置
全体のタイミングを司るシステムクロック信号、クロッ
クランインの期間を示すクロックランインゲートパルス
信号及びフレーミングコードの期間を示すフレーミング
コードゲートパルス信号を発生する。クロックランイン
ゲートパルス信号はサンプリングクロック発生回路２に
供給される。

【０００４】サンプリングクロック発生回路２はクロッ
クランインゲートパルス信号の発生期間において映像信
号を受け入れてクロックランインを検出し、検出したク
ロックランインに応じて周波数５．７２ＭＨｚのサンプ
リングクロック信号を生成する。このサンプリングクロ
ック信号はフレーミングコード検出回路３及びバッファ
メモリ４に供給される。フレーミングコード検出回路３
はサンプリングクロック信号に同期してフレーミングコ
ードゲートパルス信号の発生期間だけ映像信号からフレ
ーミングコードを含むディジタルデータを抽出し、抽出
したデータを予め記憶されている基準となるフレーミン
グコードと比較することにより、フレーミングコードを
検出する。フレーミングコード検出回路３で検出された
フレーミングコードはデコード処理回路６に供給され
る。バッファメモリ４はサンプリングクロック信号に同
期して映像信号からディジタルデータをサンプリングし
て保持し、デコード処理回路６からの読出クロック信号
に応じて保持データをデコード処理回路６に出力する。
デコード処理回路６はシステムクロック信号に同期して
動作し、フレーミングコード検出回路３から供給される
フレーミングコードを読み出しの基準時点としてバッフ
ァメモリ４から供給される情報データをデコードしてＲ
ＧＢのテレテキスト映像信号を生成する。

【０００５】上記の従来装置におけるサンプリングクロ
ック発生回路２としては、図４に示すように、ＰＬＬ
（Phase Locked Loop）回路１０から構成されたものが
ある。このＰＬＬ回路１０はクロックランインを基準信
号としてサンプリングクロック信号を生成する。また、
他の従来のサンプリングクロック発生回路としては、図
５に示すように、映像信号のカラーバースト信号を基準
信号として周波数３．５８ＭＨｚの発振信号を生成する
ＰＬＬ回路１１が設けられている。ＰＬＬ回路１１には
カラーバースト信号の期間を示すカラーバーストゲート
信号が供給される。ＰＬＬ回路１１から出力される発振
信号は更にＰＬＬ回路１２に供給され、そこで周波数
５．７２ＭＨｚの発振信号が発生される。ＰＬＬ回路１
２の出力には遅延回路１３が接続されている。遅延回路
１３は複数の遅延素子（図示せず）からなり、周波数
５．７２ＭＨｚの発振信号を遅延させて複数の互いに位
相が異なる信号を発生する。遅延回路１３からの複数の
信号は選択回路１４によってエラー訂正回路１５に選択
的に供給される。選択回路１４の選択動作はＣＰＵ１６
の指令に応じて行なわれる。エラー訂正回路１５は供給
される信号のエラー発生率を算出し、そのエラー発生率
はＣＰＵ１６に供給される。ＣＰＵ１６はエラー発生率
から最適な位相の信号を検出し、その最適な位相の信号
をサンプリングクロック信号として選択回路１４から出
力させる。

【０００６】

【発明が解決しようとする課題】しかしながら、図４の
従来のサンプリングクロック発生回路においては、テレ
テキストのディジタルデータがテレビ映像信号の垂直帰
線消去期間にしか存在せず、更に、ＰＬＬ回路の基準信
号となるクロックランインがディジタルデータ中の限ら
れた期間しか得られないので、ＰＬＬ回路に負荷が掛か
るという問題点があった。

【０００７】一方、図５の従来のサンプリングクロック
発生回路においては、エラー訂正回路１５やＣＰＵ１６
を用いているので、構成が大規模となると共に処理が複
雑となる。また、エラー発生率を算出するためにディジ
タルデータ中にエラー訂正コードを挿入して置かなけれ
ばならないという問題もある。そこで、本発明の目的
は、簡単な構成でかつディジタルデータ中にエラー訂正
コードの挿入することなく最適な位相のサンプリングク
ロック信号を発生することができるサンプリングクロッ
ク発生回路を提供することである。

【０００８】

【課題を解決するための手段】本発明のサンプリングク
ロック発生回路は、テレテキストデータ復調装置におい
てテレテキストフォーマットのディジタルデータをサン
プリングするためのサンプリングクロック信号を発生す
る回路であって、ディジタルデータを含む映像信号中の
カラーバースト信号に基づいてディジタルデータの伝送
速度に同期した基準クロック信号を発生する手段と、基
準クロック信号に同期しかつ互いに異なる位相の複数の
位相クロック信号を発生する手段と、複数の位相クロッ
ク信号各々の発生時におけるディジタルデータ中のクロ
ックランインのサイン波信号値をサンプリングするサン
プリング手段と、サンプリング手段によるサンプリング
値から複数の位相クロック信号毎に連続する２つのサン
プリング値の差を検出する差検出手段と、差検出手段に
より検出された複数の位相クロック信号毎の差のうちの
最大値を検出する最大値検出手段と、複数の位相クロッ
ク信号のうちの最大値を得た位相クロック信号をサンプ
リングクロック信号として発生する選択手段とを備えた
ことを特徴としている。

【０００９】

【作用】本発明のサンプリングクロック発生回路におい
ては、映像信号中のカラーバースト信号に基づいてディ
ジタルデータの伝送速度に同期した基準クロック信号を
発生し、その基準クロック信号に同期しかつ互いに異な
る位相の複数の位相クロック信号を発生し、複数の位相
クロック信号各々の発生時におけるディジタルデータ中
のクロックランインのサイン波信号値をサンプリング
し、サンプリング値から複数の位相クロック信号毎に連
続する２つのサンプリング値の差を検出し、検出した複
数の位相クロック信号毎の差のうちの最大値を検出し、
複数の位相クロック信号のうちの最大値を得た位相クロ
ック信号をサンプリングクロック信号として発生するこ
とが行なわれる。

【００１０】

【実施例】図６は本発明によるサンプリングクロック発
生回路を示している。このサンプリングクロック発生回
路は、２つのＰＬＬ回路２１，２２、自動位相選択回路
２３及びサイン波発生回路２４から構成されている。Ｐ
ＬＬ回路２１は、上記したＰＬＬ回路１１と同様に映像
信号を受け入れ、その映像信号のカラーバースト信号を
基準信号として周波数３．５８ＭＨｚの発振信号を生成
する。ＰＬＬ回路２２は、上記したＰＬＬ回路１１と同
様にＰＬＬ回路２１からの発振信号に基づいて周波数
５．７２ＭＨｚのクロック信号を発生する。

【００１１】ＰＬＬ回路２１においては、図７に示すよ
うに映像信号がゲート回路２１１に供給される。ゲート
回路２１１はカラーバースト信号の期間を示すカラーバ
ーストゲート信号が供給されている期間だけ映像信号を
通過させる。すなわち、映像信号中のカラーバースト信
号が抽出される。なお、カラーバーストゲート信号は映
像信号の垂直及び水平同期信号に基づいて図示しないタ
イミング信号発生回路において生成される。

【００１２】抽出されたカラーバースト信号は位相比較
器２１２に供給される。位相比較器２１２はカラーバー
スト信号とＶＣＯ２１３の発振信号との位相差に応じた
電圧を発生する。位相比較器２１２の出力電圧はスイッ
チ２１４を介してＬＰＦ２１５に供給される。スイッチ
２１４はカラーバーストゲート信号が供給されている期
間だけオンとなる。ＶＣＯ２１３はＬＰＦ２１５の出力
電圧に応じた周波数にて発振し、ＶＣＯ２１３の発振信
号がＰＬＬ回路２１の出力信号となる。ＰＬＬ回路２１
の発振信号はカラーバースト信号に同期した信号とな
る。

【００１３】ＰＬＬ回路２２においては、図８に示すよ
うにＰＬＬ回路２１の出力信号が１／５分周器２２１に
供給される。１／５分周器２２１は周波数３．５８ＭＨ
ｚの発振信号を１／５分周し、その分周した発振信号を
位相比較器２２２に出力する。位相比較器２２２の出力
電圧はＬＰＦ２２３を介してＶＣＯ２２４に供給され
る。ＶＣＯ２２４はＬＰＦ２２３の出力電圧に応じた周
波数にて発振し、その発振信号はＰＬＬ回路２２の出力
信号となると共に１／８分周器２２５に供給される。１
／８分周器２２５はＶＣＯ２２４の発振信号を１／８分
周し、その分周した発振信号を位相比較器２２２に出力
する。位相比較器２２２は１／５分周器２２１の出力信
号と１／８分周器２２５の出力信号の位相差に応じた電
圧をＶＣＯ２２４に供給する。ＰＬＬ回路２２はその位
相差がなくなるように動作し、またカラーバースト信号
とテレテキストのディジタルデータのクロックランイン
とは同期しているので、ＶＣＯ２２４の発振信号はテレ
テキストのディジタルデータのクロックランインに同期
した周波数５．７２ＭＨｚの基準クロック信号となる。

【００１４】自動位相選択回路２３においては、図９に
示すように、ＰＬＬ回路２２から出力される周波数５．
７２ＭＨｚの基準クロック信号はクロック遅延及び選択
回路２３１に供給される。クロック遅延及び選択回路２
３１は周波数５．７２ＭＨｚの基準クロック信号を１周
期の範囲内で４つの異なる時間（０時間を含む）だけ遅
延させる遅延素子２３１ａと、その遅延された互いに異
なる位相の複数のクロック信号のいずれか１の信号を後
述の最大値検出器２３６から出力される選択タイミング
信号に応じて選択的に出力する選択回路２３１ｂとを有
している。選択回路２３１ｂは選択したクロック信号の
第１出力端子とは別に、複数のクロック信号のいずれか
１の信号をサンプリングクロック信号として出力する第
２出力端子を備えている。サンプリングクロック信号は
最大値検出器２３６から出力されるクロック設定信号に
応じて選択されて出力される。クロック遅延及び選択回
路２３１にはスタートパルス発生回路２３２が接続され
ている。スタートパルス発生回路２３２には図示しない
手段からスタート信号が供給される。スタート信号は例
えば、クロックランインの期間を示すクロックランイン
ゲートパルス信号である。スタートパルス発生回路２３
２はスタート信号の前エッジに応じてクリア信号を発生
し、クロック遅延及び選択回路２３１及び最大値検出器
２３６に供給する。クリア信号はクロック遅延及び選択
回路２３１及び最大値検出器２３６を初期化させる。選
択回路２３１ｂの出力にはレジスタ２３３，２３４、Ａ
ＬＵ（Arithmetic Logic Unit）２３５及び最大値検出
器２３６が接続されている。

【００１５】レジスタ２３３は選択回路２３１ｂから供
給されたクロック信号の立ち上がりに応答してそのとき
のクロックランインのサイン波信号の値を保持する。ク
ロックランインは“１０１０……”を示す繰り返し信号
であり、映像信号の伝送過程において６０％のコサイン
ロールオフローパスフィルタをかけられるため矩形波信
号ではなくサイン波信号である。図１０に伝送されたデ
ィジタルデータのクロックランインの信号波形をそれに
続くフレーミングコードの信号波形と共に示す。この図
においては、“１０１０１０１０１０１０１０１０１１
１００１０１”はクロックランイン及びフレーミングコ
ードの信号波形が示すデータである。なお、クロックラ
ンインのサイン波信号は図示しないＡ／Ｄ変換器によっ
てディジタル信号に変換された後、レジスタ２３３に供
給される。

【００１６】レジスタ２３４はクロック信号の立ち上が
りに応答してレジスタ２３３の保持サイン波信号の値を
保持する。ＡＬＵ２３５はクロック信号に同期してレジ
スタ２３３，２３４の保持サイン波信号値の差を検出し
て最大値検出器２３６に供給する。最大値検出器２３６
は所定のタイミングで異なる位相のクロック信号に切り
換えるべく上記した選択タイミング信号を発生し、供給
される差の最大値を検出し、その最大値を得た差のクロ
ック信号をサンプリングクロック信号として設定するク
ロック設定信号をクロック遅延及び選択回路２３１に対
して発生する。

【００１７】かかる構成において、ＰＬＬ回路２２から
出力された周波数５．７２ＭＨｚの基準クロック信号は
遅延素子２３１ａにより互いに異なる位相の４つのクロ
ック信号となる。それら信号は例えば、図１１（ａ）〜
（ｄ）に示すように位相差を有している。この４つのク
ロック信号を位相クロック信号Ｐ₀〜Ｐ₃とすると、スタ
ートパルス発生回路２３２からクリア信号が発生された
後、先ず、基準クロック信号と同位相で遅延なしの位相
クロック信号Ｐ₀の選択を示す選択タイミング信号が最
大値検出器２３６から発生される。よって、選択回路２
３１ｂから位相クロック信号Ｐ₀がレジスタ２３３，２
３４、ＡＬＵ２３５及び最大値検出器２３６に供給され
る。レジスタ２３３は位相クロック信号Ｐ₀の立ち上が
りに応じてクロックランインサイン波信号（図１１
（ｅ））の値を保持し、レジスタ２３４は位相クロック
信号Ｐ₀の立ち上がりに応じてレジスタ２３３の保持値
を保持する。レジスタ２３３の保持値を今回値とする
と、レジスタ２３４の保持値は第１位相クロック信号の
１周期分の遅れの前回値である。このレジスタ２３３，
２３４に保持された今回値及び前回値との差Δｄ₀がＡ
ＬＵ２３５において算出される。ＡＬＵ２３５は１Ｈ内
に差Δｄ₀を複数回（例えば、２回）得てそのうちの最
大値の差Δｄ₀を最大値検出器２３６に供給する。

【００１８】最大値検出器２３６は差Δｄ₀が供給され
ると、次に、位相クロック信号Ｐ₁の選択を示す選択タ
イミング信号を発生する。 位相クロック信号Ｐ₁に対し
てもＰ ₀の場合と同様の動作により、レジスタ２３３，
２３４に保持された今回値及び前回値との差Δｄ₁がＡ
ＬＵ２３５において得られ、そのうちの最大値の差Δｄ
₁が最大値検出器２３６に供給される。最大値検出器２
３６は差Δｄ₁と差Δｄ₀とを比較し、大なる方を保持す
る。また、最大値検出器２３６は位相クロック信号Ｐ₂
の選択を示す選択タイミング信号を発生する。

【００１９】位相クロック信号Ｐ₂に対してもＰ₀の場合
と同様の動作が行なわれ、差Δｄ₂がＡＬＵ２３５にお
いて得られ、そのうちの最大値の差Δｄ₂が最大値検出
器２３６に供給される。最大値検出器２３６は保持して
いる最大差と供給された差Δｄ₂とを比較し、大なる方
を保持する。また、最大値検出器２３６は位相クロック
信号Ｐ₃の選択を示す選択タイミング信号を発生する。

【００２０】位相クロック信号Ｐ₃に対してもＰ₀の場合
と同様の動作が行なわれ、差Δｄ₃がＡＬＵ２３５にお
いて得られ、そのうちの最大値の差Δｄ₃が最大値検出
器２３６に供給される。最大値検出器２３６は保持して
いる最大差と供給された差Δｄ₃とを比較し、大なる方
を保持する。このように各位相クロック信号に対する最
大値検出動作により、最大値検出器２３６には算出され
た差Δｄ₀〜Δｄ₃の中の最大値が得られる。図１１
（ｅ）に示した例においては差Δｄ₀が最大値である。
その最大値が得られた位相クロック信号の設定を示すク
ロック設定信号が最大値検出器２３６から発生される。
よって、選択回路２３１ｂはクロック設定信号に対応す
る位相クロック信号をサンプリングクロック信号として
第２出力端子から出力する。

【００２１】なお、上記した実施例においては、ＡＬＵ
２３５は今回値と前回値との差を１つの位相クロック信
号に対して複数回得ているが、差を１つの位相クロック
信号に対して１回だけ得る構成でも良い。また、各位相
クロック信号に対する差の算出を異なる１Ｈ期間に行な
っているが、１Ｈ期間内に複数の位相クロック信号に対
する差の算出を行なっても良い。

【００２２】更に、上記した実施例においては、４つの
位相クロック信号を得ているが、この互いに位相の異な
る位相クロック信号の数は限定されない。位相クロック
信号の数が多いほどサンプリングの検出精度が向上する
ことになる。

【００２３】

【発明の効果】以上の如く、本発明のテレテキストデー
タ復調装置のサンプリングクロック発生回路において
は、映像信号中のカラーバースト信号に基づいてディジ
タルデータの伝送速度に同期した基準クロック信号を発
生し、その基準クロック信号に同期しかつ互いに異なる
位相の複数の位相クロック信号を発生し、複数の位相ク
ロック信号各々の発生時におけるクロックランインのサ
イン波信号値をサンプリングして複数の位相クロック信
号毎に連続する２つのサンプリング値の差を検出し、２
つのサンプリング値の差の最大値となった位相クロック
信号をサンプリングクロック信号として発生することが
行なわれる。よって、従来回路のようにディジタルデー
タ中にエラー訂正コードを挿入することなく最適な位相
のサンプリングクロック信号を発生することができる。
この結果、伝送されるテレテキストデータ量が増えるこ
とになり、またエラー発生率算出のための回路を設ける
必要がないので構成も簡単となる。

【図面の簡単な説明】

【図１】映像信号中のテレテキストのディジタルデータ
の重畳位置を示す波形図である。

【図２】テレテキストのディジタルデータの配列を示す
図である。

【図３】テレテキストデータ復調装置を示すブロック図
である。

【図４】従来のサンプリングクロック発生回路を示すブ
ロック図である。

【図５】他の従来のサンプリングクロック発生回路を示
すブロック図である。

【図６】本発明の実施例を示すブロック図である。

【図７】図６の装置中の初段のＰＬＬ回路の構成を示す
ブロック図である。

【図８】図６の装置中の次段のＰＬＬ回路の構成を示す
ブロック図である。

【図９】図６の装置中の自動位相選択回路の構成を示す
ブロック図である。

【図１０】伝送されたディジタルデータのクロックラン
イン及びフレーミングコードの信号波形例を示す図であ
る。

【図１１】各位相クロック信号及びクロックランインの
サイン波信号のタイミングを示す波形図である。

【主要部分の符号の説明】

１０，１１，２１，２２ ＰＬＬ回路 ２３ 自動位相選択回路 ２３１ クロック遅延及び選択回路 ２３２ スタートパルス発生回路 ２３３，２３４ レジスタ ２３５ ＡＬＵ ２３６ 最大値検出器

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 9/44 Ｂ 8626−5Ｃ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 テレテキストデータ復調装置においてテ
   レテキストフォーマットのディジタルデータをサンプリ
   ングするためのサンプリングクロック信号を発生するサ
   ンプリングクロック発生回路であって、 前記ディジタルデータを含む映像信号中のカラーバース
   ト信号に基づいて前記ディジタルデータの伝送速度に同
   期した基準クロック信号を発生する手段と、 前記基準クロック信号に同期しかつ互いに異なる位相の
   複数の位相クロック信号を発生する手段と、 前記複数の位相クロック信号各々の発生時における前記
   ディジタルデータ中のクロックランインのサイン波信号
   値をサンプリングするサンプリング手段と、 前記サンプリング手段によるサンプリング値から前記複
   数の位相クロック信号毎に連続する２つのサンプリング
   値の差を検出する差検出手段と、 前記差検出手段により検出された前記複数の位相クロッ
   ク信号毎の差のうちの最大値を検出する最大値検出手段
   と、 前記複数の位相クロック信号のうちの前記最大値を得た
   位相クロック信号を前記サンプリングクロック信号とし
   て発生する選択手段とを備えたことを特徴とするサンプ
   リングクロック発生回路。