KR20060109318A - 게이트 조절 전자 방출 소자 어레이 패널, 이를 구비하는액티브 매트릭스 디스플레이 및 이의 제조 방법 - Google Patents

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Abstract

게이트 조절 전자 방출 소자 어레이 패널이 제공된다. 게이트 조절 전자 방출 소자 어레이 패널은 제1 전극 및 제1 전극과 절연되고 서로 이격되어 배치되어 제1 전극과 오버랩되는 전자 방출 영역을 정의하는 한 쌍의 제2 및 제3 전극을 포함한다.
게이트 조절 전자 방출 소자, 평판 디스플레이

Description

게이트 조절 전자 방출 소자 어레이 패널, 이를 구비하는 액티브 매트릭스 디스플레이 및 이의 제조 방법{Gate controlled electron emitter array panel, active matrix display having the same and manufacturing method for the panel}
도 1은 종래의 표면 전도 전자 방출 디스플레이(SED)의 표면 전도 전자 방출 소자의 단면도이다.
도 2a는 본 발명의 일 실시예에 따른 게이트 조절 전자 방출 소자 디스플레이의 분해 사시도이다.
도 2b는 도 2a의 게이트 조절 전자 방출 소자 디스플레이의 일부 단면도들이다.
도 3a 및 도 3b는 도 2a의 게이트 조절 전자 방출 소자 어레이 패널의 일부 평면도들이다.
도 4는 도 2a의 디스플레이의 구동 회로 블록도이다.
도 5는 도 2a의 디스플레이의 동작을 설명하기 위한 전압 포텐셜도와 단면도의 조합도이다.
도 6은 게이트와 에미터간 (바이어스) 전압 V(V=Vg-Ve)과 에미터(소오스)와 콜렉터 (드레인)사이의 거리의 관계를 나타내는 그래프이다.
도 7a 내지 도 7c는 도 2a의 게이트 조절 전자 방출 소자 어레이 패널의 제 조 공정의 일 실시예를 설명하기 위한 단면도들이다.
도 8a 내지 도 8c는 도 2a의 게이트 조절 전자 방출 소자 어레이 패널의 제조 공정의 다른 실시예를 설명하기 위한 단면도들이다.
도 9는 본 발명의 일 실시예에 따른 디스플레이를 사용하는 화상 처리 시스템을 나타내는 블록도이다.
(도면의 주요 부분에 대한 부호의 설명)
1: 게이트 조절 전자 방출 디스플레이 10: 형광 패널
14: 형광막 15: 블랙 매트릭스
16: 메탈 백
20: 게이트 조절 전자 방출 소자 어레이 패널 24: 제1 전극
25: 전자 방출 영역 26: 제2 전극
28: 제3 전극
본 발명은 평판형 디스플레이에 관한 것으로, 특히 게이트 조절 전자 방출 소자 어레이 패널, 이를 구비하는 디스플레이 및 그 제조 방법에 관한 것이다.
고선명(high definition) TV 및 광역 밴드(broadband) 네트워크 시대가 도래함에 따라 보다 대형화되고 고화질 표현이 가능한 디스플레이에 대한 요구가 증대하고 있다.
표면 전도형 전자 방출 디스플레이(Surface-conduction Electron-emitter Display, 이하 SED)는 크기와 중량을 쉽게 가변시킬 수 있고 저전력 소모가 가능한 LCD와 빠른 응답 속도, 천연색 및 높은 색순도를 나타내는 CRT(Cathode-Ray Tube)의 장점을 결합한 새로운 디스플레이 디자인이다. SED는 CRT TV와 마찬가지로 전자 에미터에 의해 활성화된 형광을 사용한다. 종래의 CRT와 마찬가지로, SED는 형광 코팅된 스크린에 전자를 충돌시켜 빛을 발광한다. CRT의 전자총에 대응하는 전자 에미터는 디스플레이 상에 픽셀 수와 동수 또는 그 보다 많은 수로 배열된다.
SED는 약 10V 정도의 전압에 의해 여기되어 전자가 터널링하는 얇은 슬릿을 포함한다. 전자가 얇은 슬릿을 횡단할 때, 이중 일부가 디스플레이 패널과 표면 전도 전자 에미터 사이의 큰 전압 차(예., 수십 kV)에 의해 디스플레이의 표면으로 가속된다. 약 16 내지 18V가 인가되면 전자가 방출된다. CRT 디스플레이와 유사하게 방출된 전자는 보다 높은 전압에 의해 가속되어 전자 빔을 형성한다.
SED는 CRT와 마찬가지로 자체 방출형이므로 별도의 광원을 필요로 하지 않고 높은 효율, 높은 휘도와 넓은 휘도 영역, 천연색 및 높은 색순도, 넓은 시야각 등이 가능할 뿐만 아니라 슬림한 평판으로 구현이 가능하다. SED는 "ON" 픽셀로부터만 빛을 생성하므로 전력 소모량은 디스플레이 내용에 의존적이다. 이는 스크린상의 실제 이미지에 상관없이 항상 ON 상태인 백라이트에 의해 생성되는 빛을 사용하는 LCD에 비해 개선된 점이다. 즉, LCD는 백라이트 자체가 파워 드레인으로 작용하는 문제점을 가지고 있으나 SED는 이와 같은 문제가 없다. SED는 일시에 한 칼러의 픽셀만을 디스플레이하는데 제한이 없으며, 동시에 모든 컬러의 픽셀을 디스플레이 할 수 있다.
SED는 텔레비전 사용자들에게 용이하게 수용될 수 있으리라고 예상된다. 몇몇 SED는 일 미터(약 40 인치)를 초과하는 직경을 가지나, 대응하는 직경을 가지는 CRT의 전력 소모량의 약 50% 정도 및 플라즈마 디스플레이의 33% 정도의 전력을 소모한다.
1 밀리세컨드 정도의 신속한 응답 시간을 가지기 때문에, SED는 퍼스널 컴퓨터 및 휴대용 퍼스널 컴퓨터의 모니터로도 사용될 수 있다. SED 디스플레이는 스포츠, 게임, 및 기타 고속 동작 비디오에 적절할 수 있으며, 보다 부드럽고 자연에 가까운 표시 특성을 나타낼 수 있다. 알파벳 문자의 스트링을 SED 스크린을 따라 순차적으로 디스플레이할 경우, 플라즈마 및 LCD 디스플레이에서 일반적으로 나타나는 흐림 현상(blurring)이 나타나지 않고, 개별적인 문자가 SED 상에 명료하게 개별적으로 잔류한다. SED 기술은 2 내지 100 인치 범위의 스크린에 유용하게 사용될 수 있다. SED는 전자 빔 포커싱을 요구하지 않고, CRT 보다 낮은 전압에서 동작한다. 선명도 및 콘트라스트는 하이-엔드(high-end) CRT 정도에 비견된다.
도 1은 종래의 SED의 전자 에미터 부분의 단면도이다. SED는 표면 전도 전자 에미터(26, 27, 28)의 어레이와 진공(모든 공기가 배기된 공간)에 의해 분리된 형광층(14)을 포함한다. 각 전자 에미터-형광 쌍은 한 컬러(예., G, 녹색) 픽셀을 나타낸다.
도 1을 참조하면, 종래의 SED내의 각 전자-에미터는 서로 이격되어 전자 방출 영역(27)(10nm 이하의 극도로 작은 폭의 슬릿)을 정의하는 전극 쌍(26, 28)을 포함한다. 전극 쌍(26, 28)은 진공 상태의 전자 방출 영역(27)으로 전자가 방출되도록 한다.
도 1을 참조하면, 종래의 SED는 진공 상태로 밀봉된 제1 패널과 제2 패널을 포함한다. 제1 패널은 투명 기판(12)(예., 유리) 상에 형광막(14)과 형광막(14) 상에 형성된 메탈 백(metal back)(16)이 형성된 형광 어레이 패널이다. 형광막(14)은 적색, 녹색, 청색의 3원색의 형광체들이 도포되어 구성된다. 각 색의 형광체는 스트라이프 형상(strip type)으로 배열되거나 델타형(delta type)으로 배열될 수 있다. 각 색(적색, 녹색 및 청색)의 형광체 사이에는 블랙 매트릭스(15)가 놓여질 수 있다. 블랙 매트릭스(15)는 전자빔의 조사 위치에 차이가 있어서 디스플레이 색들이 쉬프트되지 않게 하고, 콘트라스트 특성의 저하를 방지하고, 전자빔에 의해 형광체의 대전(charge up)을 방지하기 위해 형성한다. 블랙 매트릭스(15)는 흑연을 주성분으로 할 수 있다.
메탈 백(16)은 형광막(14)에 의해 방출된 빛의 일부를 반사함으로서 빛의 이용을 향상시키고 전자의 충격으로부터 형광막(14)을 보호하며, 전자빔 가속 전압을 인가하는 전극의 역할을 하고, 형광막(14)을 여기시킨 전자들의 도전 경로로서의 역할을 한다.
필요에 따라서는 ITO와 같은 재료로 이루어진 투명 전극(미도시)이 기판(12)과 형광막(14) 사이에 설치될 수 있다. 그런데 표면 전도형 전자 방출 소자는 두 개의 전극(26 및 28)과 전극 상면에 중첩되어 형성된 미립자(ultrafine particle) 막을 포함한다. 미립자막은 그 사이에 수 ㎚ 폭의 다수의 틈(slit)을 구비한다. 종 래의 SED에서, SED의 중심에서 전자 방출 소자의 열쇠가 되는 것은 두 전극(26 및 28) 사이의 극도로 좁은 폭의 슬릿이라고 추측된다. 약 10V의 전압이 인가되면 협폭 슬릿의 한 쪽 면에서 전자가 방출된다. 이들 전자는 슬릿의 다른 쪽 면에서 스캐터링되고 (진공을 통해)기판 사이에 인가된 전압(약 10kV)에 의해 가속되어, 형광 코팅된 유리 패널에 충돌하여 빛을 방출한다.
제조관점에서 살펴보면 수 nm 스케일의 다수의 슬릿을 균일하게 구현하는 것이 용이하지 않으므로 제조시의 큰 제한 조건으로 작용하여 디스플레이 전면에 걸쳐서 전자 방출 특성의 균일성을 달성하기가 용이하지 않다. 또, 표면 전도형 전자 방출 소자를 매트릭스 어레이로 배열할 경우 패시브 매트릭스 구동만이 가능하므로 종래의 SED는 어드레싱이 효과적이지 않다.
본 발명이 이루고자 하는 기술적 과제는 게이트 조절 전자 방출 소자 어레이 패널을 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 게이트 조절 전자 방출 소자 디스플레이를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 게이트 조절 전자 방출 소자 어레이 패널의 제조 방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 게이트 조절 전자 방출 소자 패널은 제1 전극 및 상기 제1 전극과 절연되고 서로 이격되어 배치되어 그 사이에 상기 제1 전극과 오버랩되는 전자 방출 영역을 정의하는 한 쌍의 제2 및 제3 전극을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 게이트 조절 전자 방출 소자 디스플레이는 형광 패널 및 제1 전극 및 상기 제1 전극과 절연되고 서로 이격되어 배치되어 그 사이에 상기 제1 전극과 오버랩되는 전자 방출 영역을 정의하는 한 쌍의 제2 및 제3 전극을 포함하며 상기 형광 패널과 대향하는 게이트 조절 전자 방출 소자 패널을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 게이트 조절 전자 방출 소자 패널의 제조 방법은 기판에 제1 전극을 형성하는 단계, 상기 제1 전극 상에 절연막을 형성하는 단계 및 상기 절연막 상에 이격되어 배치되어 그 사이에 전자 방출 영역을 정의하는 한 쌍의 제2 및 제3 전극을 형성하되, 상기 전자 방출 영역이 상기 제1 전극과 오버랩되도록 형성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태 로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 사시도, 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 2a 내지 도 3b를 참조하면, 본 발명의 일 실시예에 따른 게이트 조절 전자 방출 소자 디스플레이(200)는 진공 상태로 밀봉된 제1 패널(10) 및 제2 패널(20)을 포함한다.
제1 패널(10)은 투명 기판(12) 상에 형광막(14)과 형광막(14) 상에 형성된 메탈 백(metal back)(16)이 형성된 형광 어레이 패널이다.
형광막(14)은 적색, 녹색, 청색의 3원색의 형광체들이 도포되어 구성된다. 각 색의 형광체는 스트라이프 형상(strip type)으로 배열되거나 델타형(delta type)으로 배열될 수 있다. 각 색의 형광체 사이에 각 색의 형광체를 둘러싸는 블랙 매트릭스(15)가 놓여질 수 있다. 블랙 매트릭스(15)는 전자빔의 조사 위치에 차이가 있어서 디스플레이 색들이 쉬프트되지 않게 하고, 콘트라스트 특성의 저하를 방지하고, 전자빔에 의해 형광체의 대전(charge up)을 방지하기 위해 형성한다. 블랙 매트릭스(15) 는 흑연을 주성분으로 하나, 이에 제한되는 것은 아니다.
메탈 백(16)은 형광막(14)에 의해 방출된 빛의 일부를 반사함으로서 빛의 이용을 향상시키고 전자의 충격으로부터 형광막(14)을 보호하며, 전자빔 가속 전압을 인가하는 전극의 역할을 하고, 형광막(14)을 여기시킨 전자들의 도전 경로로서의 역할을 한다.
필요에 따라서는 ITO와 같은 재료로 이루어진 투명 전극(미도시)이 기판(12)과 형광막(14) 사이에 설치될 수 있다.
제2 패널(20)은 기판(22) 상에 다수의 게이트 조절 전자 방출 소자(GC_SED ; Gate Controlled_Surface-conduction Electron-emitter Device)(23)가 각 색의 형 광체(적색, 녹색, 청색)어레이에 대응하는 매트릭스 형태로 배열된 게이트 조절 전자 방출 소자 어레이 패널이다. 기판(22)에는 GC_SED(23)를 구성하는 3개의 전극에 각각 매트릭스 형태로 배열된 제1 내지 제3 도전 라인(124, 126, 128)이 연결되어 액티브 매트릭스 구동이 가능하도록 한다.
X축 방향 구동 IC(220)와 Y축 방향 구동 IC(230)는 탭(TAB, Tape Automated Bonding) 기술에 의해 플렉스블 인쇄회로기판(Flexible Printed Circuit Board)에 접합되는 테이프 캐리어 패키지(Tape Carrier Package, TCP) 또는 칩 온 필름(Chip On Film, COF)의 형태로 기판(22)에 실장되거나, 칩 온 글라스(Chip On Glass, COG) 방식으로 기판(22) 위에 직접 실장되거나, GC_SED(204)와 함께 기판(22)에 집적될 수도 있다.
도 2a를 참조하면, 제1 패널(10)과 제2 패널(20)은 컬럼 스페이서(30)에 의해 소정 거리 이격되어 대향한다. 그리고, 디스플레이(200) 내에서 전자 방출 및/또는 가속이 일어나도록 하기 위해서는 제1 패널(10)과 제2 패널(20) 사이는 진공 상태를 유지하여야 한다. 따라서 제1 패널(10)과 제2 패널(20)의 주변부는 실링 부재(40)에 의해 밀봉된다. 도면에는 도시되지 않았으나, 제1 패널(10)과 제2 패널(20) 사이의 진공 상태를 형성하기 위하여 제2 패널(20)의 일부에 배기구가 형성될 수도 있다.
도 2a 내지 도 2b를 참조하면, GC_SED(23)는 제1 전극(24)과 제1 전극(24)과 절연되고 서로 이격되어 배치되어 제1 전극(24)과 오버랩되는 전자 방출 영역(27)을 정의하는 한 쌍의 제2 및 제3 전극(26, 28)을 포함한다.
제2 전극(26)과 제3 전극(28)은 진공 상태의 전자 방출 영역(27)으로 전자의 터널링이 일어나도록 하는 트랜지스터의 에미터와 콜렉터(또는 소오스 및 드레인)로 기능한다. 제1 전극(24)은 트랜지스터의 에미터(소오스)(26)와 콜렉터(드레인)(28) 사이에서 전자 방출 영역(슬릿)(27)의 포텐셜 베리어를 변조함으로써 전자의 터널링을 효과적으로 제어하는 게이트이다.
도 2a를 참조하면, 전자 방출 영역(슬릿)(27)의 전자 방출 경로를 차단하지 않기 위해서 제1 전극(24)은 제1 패널(10)로부터 제2 및 제3 전극(26, 28)보다 더 멀리 떨어져 있다.
게이트인 제1 전극(24)의 포텐셜 베리어 변조에 의해 제2 전극(26)과 제3 전극(28) 사이의 전자 방출 영역(슬릿)(27)의 폭(d)은 수 nm 이상 1㎛ 이하로 상당히 큰 거리이더라도 전자의 터널링이 효과적으로 일어날 수 있다. 즉, 종래의 SED의 경우에는 미립자막 사이의 간격이 수 ㎚ 이내로 슬릿의 폭이 제한되나, 본 발명에서는 제1 전극(24)에 인가될 수 있는 전압의 크기를 조절함으로써 슬릿의 폭(d)을 효과적으로 완화하여 10nm 이상 1㎛ 이하로 증대시킬 수 있다. 이에 대해서는 후술한다. 그러나, 이격 거리(d)의 완화가 종래의 SED와 같이 이격 거리(d)를 1nm 정도로 작게 형성하는 것을 배제하는 것은 아님은 물론이다.
한편, 제1 전극(24)은 전자 방출 영역(슬릿)(27) 내의 포텐셜 베리어의 변조에 적합한 거리만큼 제2 및 제3 전극(26, 28)과 이격되어 배치된다. 따라서, 절연막(25)의 두께는 10nm 이상 1㎛ 이하가 되어야 적절한 포텐셜 베리어 변조가 가능하다.
도 2b의 픽셀 확대 단면도에 도시되어 있는 바와 같이, 픽셀에서 게이트인 제1 전극(24)과 에미터(또는 트랜지스터의 소오스)인 제2 전극(26)에는 스위칭 가능한 바이어스(50)(예., 교류)가 인가된다. 즉, 제1 전극(24)과 제2 전극(26)에 인가되는 전압의 조합에 의해 각 픽셀 별로 어드레싱을 효과적으로 용이하게 할 수 있다. 제3 전극(28)에는 접지 전압 또는 제2 전극(26)에 인가되는 전압(에미터 전압)과 포텐셜 차이가 있어서 전자 방출 영역(슬릿)(27)에서 전자 방출이 일어날 수 있도록 하는 일정 전압(Vc)에 연결될 수도 있다. 따라서, 제3 전극(28)에 연결된 제3 배선(128)은 패널 전체에 걸쳐 공통으로 연결될 수 있다.
제1 패널(10)의 메탈 백(16)에는 방출된 전자를 형광막(14)으로 가속시키기 위한 가속 전압(Va)(60)이 인가될 수 있다.
도 3a 및 도 3b에 도시되어 있는 바와 같이 GC_SED(23)의 3개의 전극(24, 26, 28)에 각각 매트릭스 형태로 배열된 제1 내지 제3 도전 라인(124, 126, 128)이 연결되어 액티브 매트릭스 구동이 가능하도록 한다.
제1 전극(24)과 연결되는 제1 도전 라인(124)과 상기 제2 전극(26)과 연결되는 제2 도전 라인(126)은 서로 수직하게 배열되고, 제3 전극(28)과 연결되는 제3 도전 라인(128)도 제2 도전 라인(126)과 수직하게 배열되어 액티브 매트릭스 구동이 가능하도록 한다.
도 3a는 고집적화를 위해 제2 및 제3 전극(26, 28)이 인접하는 두개의 픽셀에 공유되도록 배열된 경우를, 도 3b는 집적도에 여유가 있는 경우 제2 및 제3 전극(26, 28)이 하나의 픽셀만을 정의하도록 배열된 경우를 나타낸다.
도 4는 도 2a의 디스플레이의 구동 회로의 일 예이다.
구동 회로는 타이밍 제어부(210), X축 방향 구동부(220), Y축 방향 구동부(230) 및 구동전압 생성부(240)을 포함한다.
타이밍 제어부(210)는 외부의 그래픽 제어기(도시하지 않음)로부터 RGB 영상 신호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호, 예를 들면 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync), 메인 클록(MCLK), 데이터 인에이블 신호(DE) 등을 제공받는다. 타이밍 제어부(210)는 입력 제어 신호를 기초로 제1 제어 신호(CONT1) 및 제2 제어 신호(CONT2) 등을 생성하고 영상 신호(R, G, B)를 디스플레이(200)의 동작 조건에 맞게 적절히 처리한 후, 제1 제어 신호(CONT1)를 X축 구동부(220)로 제공하고, 제2 제어 신호(CONT2)와 처리한 영상 신호(R', G', B')를 Y축 구동부(230)로 제공한다.
제1 제어 신호(CONT1)에 따라 X축 구동부(220)는 디스플레이(200)의 선택된 행에는 온 모드 바이어스를 비선택된 행에는 오프 모드 바이어스를 인가한다. 도전 라인(Dx1 내지 Dxm)은 어레이 내의 도전 라인126 (예., 126-1 내지 126-m)에 대응한다.
Y축 구동부(230)는 제2 제어 신호(CONT2)에 따라 선택된 행의 픽셀에 대응하는 영상 데이터(R', G', B')를 차례로 입력받고, 각 영상 데이터(R', G', B')에 대응하는 계조 전압을 선택함으로써, 영상 데이터(R', G', B')를 해당 데이터 전압으로 변환한다.
한 행의 GC_SED(23)에 온(ON) 모드 바이어스가 인가되어 있는 동안(1 수평 주기(horizontal period)) Y축 구동부(230)는 각 데이터 전압을 해당 도전 라인(Dy1)(124-1)내지 도전 라인(Dyn)(124-n)에 공급한다. 따라서 선택된 행의 GC_SED(23)에서는 인가되는 데이터 전압의 크기와 폭에 따르는 시간 동안 전자 방출 영역(27)(도 2b 참고)으로 방출되는 전자들이 메탈 백(16)에 인가되는 가속 전압에 의해 가속되어 형광막(14)에 충돌한다. 전자들이 형광막(14)에 충돌하게 되면 이 에너지에 의해 형광막(14) 내의 특정 원소 내에 있는 전자들이 여기 되었다가 떨어지면서 발광하게 되고 이로써 화상이 디스플레이되게 된다.
도 2a의 디스플레이(200)의 발광 동작을 도 5를 참조하여 보다 구체적으로 설명한다.
도 5는 도 2a의 디스플레이(200)의 동작을 설명하기 위한 전압 포텐셜도와 단면도의 조합도이다.
도 5를 참조하면, 초기에는 전자 방출 영역(27)의 포텐셜 베리어는 제2 전극(26)과 제3 전극(26)의 일함수(ΦM) 특성에 의해 결정된다.
제2 전극(26)에 양의 전압을 제3 전극(28)에 낮은 전압(예., 음의 전압 또는 접지 전압)을 인가하면 진공 상태의 전자 방출 영역(27)에 인접한 제2 전극(26) 말단의 표면에 존재하는 전자에 대한 포텐셜 베리어가 증가한다. 이 때 제1 전극(24)에 음의 전압을 인가하면 포텐셜 베리어가 더 증대하여 전자의 실질적인 터널링이 일어날 수 없게 된다. 결론적으로 제1 전극(24)에 음의 전압을 제2 전극(26)에 양의 전압을 인가하면 디스플레이(200)는 오프 모드(OFF mode)가 되게 된 다.
반면, 제2 전극(26)에 음의 전압을 제3 전극(28)에 접지 전압을 인가하면 진공 상태의 전자 방출 영역(27)에 인접한 제2 전극(26) 말단의 표면에 존재하는 전자가 바라보는 포텐셜 베리어가 감소한다. 이 때 제1 전극(24)에 양의 전압을 인가하면, 포텐셜 베리어가 더 감소하여 전자의 실질적인 터널링이 일어나게 된다. 결론적으로 제1 전극(24)에 양의 전압을 제2 전극(26)에 음의 전압을 인가하면 디스플레이(200)는 온 모드(ON mode)가 되게 된다.
전자 방출 영역(25)으로 방출된 전자는 메탈 백(16)에 인가된 가속 전압에 의해 가속되어 형광막(14)에 충돌한다. 전자들이 형광막(14)에 충돌하게 되면 이 에너지에 의해 형광막(14) 내의 특정 원소 내에 있는 전자들이 여기되었다가 떨어지면서 발광하게 되고 이로써 원하는 화상이 디스플레이된다.
도 6은 종래의 SED 두 전극의 일 함수(ΦM)가 각각 4.1V이고, 전극의 이격 거리가 10nm이고, 전극 사이의 포텐셜 차이가 18V인 경우 일어나는 터널링 확률(tunneling probability)과 동일한 터널링 확률을 나타낼 수 있는 본 발명에 따른 GC_SED(23)의 제1 전극(24)의 게이트 전압(Vg)과 제2 및 제3 전극(26, 28) 사이의 이격 거리를 WKB 근사법으로 계산하여 나타낸 그래프이다.
도 6에 도시되어 있는 바와 같이 본 발명에 따른 GC_SED(23)의 경우에는 이격 거리가 100nm이고 게이트 전압(Vg)이 4V인 경우 종래와 동일한 터널링 확률을 나타냄을 알 수 있다. 즉, 본 발명에 따른 GC_SED(23)는 제2 및 제3 전극(26, 28) 의 이격 거리를 종래의 SED에 비해 거의 10배(10nm -> 100nm) 가까이 증대시키더라도 소정의 게이트 전압(예., 4V)을 인가함으로써 동일한 터널링 확률을 나타낼 수 있다.
또, 도 6에 나타나 있는 결과로부터 이격 거리가 1㎛ 정도가 되더라도 게이트 전압을 약간만 증대시키면 SED와 실질적으로 동일한 터널링 확률을 나타낼 수 있음을 추론할 수 있다.
따라서, 이미 대량 생산에 사용되는 반도체 소자 또는 LCD 제조 공정의 적용 용이성과 적용 가능한 게이트 전압을 고려하건대 이격 거리는 10nm 내지 1㎛ 정도가 바람직하다.
따라서, 본 발명에 따른 GC_SED를 채용한 디스플레이의 경우 제조가 용이하며 제조 단가를 낮출 수 있으며 대량 생산이 가능해진다.
이에 대해서는 이하 도 7a 내지 도 8c를 참고하여 본 발명의 일 실시예에 따른 GC_SED 패널의 제조 방법을 설명한다.
도 7a 내지 도 7c는 GC_SED 패널(도 2a의 20)의 제조 공정의 일 실시예를 설명하기 위한 단면도들이다. 구리와 같이 식각하기 힘든 금속이 기판(22)의 상면과 실질적으로 동일한 레벨의 상면을 가지는 제1 전극(24)을 형성하기 위한 도전막으로 사용될 경우, 도 7a 및 도 7b에 도시되어 있는 방법을 사용하여 제1 전극(24)을 형성할 수 있다.
도 7a를 참고하면, 기판(22) 상에 제1 마스크(710)를 형성한 후 이를 식각마스크로 사용하여 기판(220)을 식각하여 게이트 전극이 형성될 트렌치(T)를 형성한 다.
기판(22)은 석영 유리, 소다 석회(soda lime) 유리와 같은 다양한 유리 기판, 알루미나와 같은 다양한 세라믹 기판, 반도체 기판 등이 사용될 수 있다. 기판(22)으로는 제조 공정이 확립되고 검증된 반도체 소자 제조 공정이 또는 LCD 제조 공정이 적용될 수 있는 기판이면 된다. 반도체 소자 또는 LCD 제조 공정이 적용될 경우 GC_SED(23)를 용이하게 구현할 수 있다는 장점이 있다.
도 7b를 참고하면, 트렌치(T) 형성시 사용된 제1 마스크(710)를 제거한 후, 트렌치(T)를 매립하는 도전막을 형성한 후 평탄화 공정을 실시하여 기판(22)의 상면과 실질적으로 평행한 상면을 구비하는 제1 전극(24)을 완성한다. 평탄화 공정으로는 CMP(Chemical Mechanical Polishing), 에치백(etch back) 등이 적용될 수 있다. 제1 전극(24)은 제1 도전 라인(124)(후속의 배선 형성 단계에서 제공됨)으로 연결되는 형태로 형성될 수 있다. 제1 전극(24)은 구리, 알루미늄, 티타늄, 텅스텐 또는 불순물이 도우프된 폴리실리콘 등으로 형성할 수 있다. 불순물이 도우프된 폴리실리콘은 인-시츄(in-situ) 또는 증착 후 도핑(ex-situ) 공정으로 불순물을 도우프할 수 있다.
도 7c를 참고하면, 기판(22) 전면에 절연막(25)을 형성한다. 절연막(25)은 산화막, 질화막, 고유전율막(high-k) 등이 사용될 수 있다. 절연막(27)은 10nm 내지 1㎛의 두께로 형성한다.
절연막(25) 상에 제2 도전막을 형성하고 제2 마스크(미도시)를 형성하고, 제2 마스크를 식각마스크로 사용하여 제2 도전막을 식각하여 제2 전극(26)과 제3 전극(28)을 형성한다.
제2 및 제3 전극(26, 28) 또한 구리, 알루미늄, 티타늄 또는 불순물이 도우프된 폴리실리콘 등으로 형성할 수 있다. 불순물이 도우프된 폴리실리콘은 인-시츄(in-situ) 또는 증착 후 도핑(ex-situ) 공정으로 불순물을 도우프할 수 있다. 제2 및 제3 전극(26, 28) 사이의 간격(d)(즉, 슬릿 폭)은 1nm 내지 1㎛(예., 10nm 내지 1000nm)가 되도록 형성할 수 있다.
이후, 제2 마스크를 제거하고, 제2 및 제3 전극(26, 28)에 전기적 신호의 입출력이 가능하도록 하는 제2 및 제3 도전 라인들(도 2a의 126, 128)을 형성하는 단계를 더 수행한다. 제3 도전라인(128)은 제2 도전 라인(126)의 형성 전 또는 후에 형성될 수 있다. 이후, 기판(22)상에 패시베이션층을 형성하는 단계 등을 더 수행하여 GC_SED 패널(20)을 완성한다. 이와 같은 후속단계들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다.
식각이 용이한 도전막을 형성할 경우에는 도 8a와 같이 제1 전극(24)을 형성하는 것이 적합하다.
도 8a 내지 도 8c는 GC_SED 패널(20)의 제조 공정의 다른 실시예를 설명하기 위한 단면도들이다.
도 8a를 참고하면, 기판(22) 상에 제1 도전막을 형성한 후, 제1 마스크(도 7a의 710 참고)를 형성한다. 이어서, 제1 마스크를 식각마스크로 사용하여 도전막을 식각하여 제1 전극(24)을 형성한다. 제1 전극(24)은 제1 도전 라인(124) (후속의 배선 형성 단계에서 제공됨)으로 연결되는 형태로 형성될 수 있다. 도전막은 앞 의 일 실시예에서 설명한 물질과 동일한 물질을 사용한다.
도 8b를 참고하면, 제1 전극(24)이 형성된 기판 전면에 절연막(25)을 형성한다. 절연막(25)은 산화막, 질화막, 고유전율막(high-k) 등을 사용하여 1nm 내지 1㎛(예., 10nm 내지 1000nm)의 두께로 형성한다.
도 8c를 참고하면, 절연막(25) 상에 제2 도전막을 형성하고 제2 마스크(820)를 형성하고, 제2 마스크(820)를 식각마스크로 사용하여 도전막을 식각하여 제2 전극(26)과 제3 전극(28)을 형성한다. 제2 및 제3 전극(26, 28) 또한 구리, 알루미늄, 티타늄 또는 불순물이 도우프된 폴리실리콘 등으로 형성할 수 있다. 불순물이 도우프된 폴리실리콘은 인-시츄(in-situ) 또는 증착 후 도핑(ex-situ) 공정으로 불순물을 도우프할 수 있다. 제2 및 제3 전극(26, 28) 사이의 간격(d)(슬릿의 폭)은 1nm 내지 1㎛(예., 10nm 내지 1000nm)가 되도록 형성할 수 있다.
이후, 제2 마스크(820)를 제거하고, 제2 및 제3 전극(도 2a의 26, 28)에 전기적 신호의 입출력이 가능하도록 하는 제2 및 제3 도전 라인들(126, 128)을 형성하는 단계를 더 수행한다. 제3 도전라인(128)은 제2 도전 라인(126)의 형성 전 또는 후에 형성될 수 있다. 이후, 기판(22)상에 패시베이션층을 형성하는 단계 등을 더 수행하여 GC_SED 패널(20)을 완성한다. 이와 같은 후속단계들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다.
한편, 제1 패널(10)의 제조, 스페이서(30) 형성, 실링 부재(40)를 사용하여 제1 패널(10)과 제2 패널(20)을 실링하고 그 내부에 진공 분위기가 형성되도록 하는 조립 공정 등은 본 발명의 기술분야에서 통상의 지식을 가진 자에게 널리 알려 진 공정 단계들에 따라 형성될 수 있으므로, 이들 공정에 대해서는 본 발명이 모호하게 해석되는 것을 피하기 위하여 그 설명을 생략한다.
도 7a 내지 도 8c에 도시되어 있는 바와 같이 본 발명의 실시예에 따른 게이트 조절 전자 방출 소자 패널은 제1 전극(24)과 제2 전극(26)의 이격 거리가 10nm 이상 1㎛ 이하로 크게 형성할 수 있기 때문에 양산 가능성이 검증된 반도체 소자 제조 공정을 이용하여 용이하게 제조할 수 있다. 따라서, 디스플레이의 제조 비용이 감소하고 대량 생산이 가능할 수 있다.
도 9는 본 발명의 일 실시예에 따른 디스플레이를 사용하는 화상 처리 시스템을 나타내는 블록도이다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 디스플레이(200)는 CPU(910) 및 시스템 버스(912)를 통해 상호 연결된 다수의 다른 유니트를 가진 화상 처리 시스템에 연결되어 사용될 수 있다. 화상 처리 시스템(913)은 RAM(914), ROM(916), 디스크 유니트(920)와 테이프 드라이버(940)와 같은 주변 장치를 버스(912)에 연결하기 위한 입/출력(I/O) 어댑터(918), 키보드(924), 마우스(926), 스피커(미도시), 마이크로폰(미도시) 및/또는 터치 스크린 장치(미도시)와 같은 다른 유저 인터페이스 장치를 버스(912)에 연결하기 위한 다른 유저 인터페이스 어댑터(922), 화상 처리 시스템(913)을 데이터 프로세싱 네트워크에 연결하기 위한 통신 어댑터(934) 및 버스(912)를 디스플레이(1)에 연결하기 위한 디스플레이 어댑터(936)를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명 이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명에 따르면, 게이트에 의해 전자의 터널링이 일어나는 포텐셜 베리어를 조절할 수 있기 때문에 전자 방출 영역을 구성하는 전극 사이의 거리를 수 ㎚ 스케일보다 크게 형성할 수 있다. 따라서, 제조가 용이하고 제조 비용을 감소시킬 수 있으며 대량 생산이 가능할 수 있다.
또, 단위 셀을 구성하는 전자 방출 소자의 전자 방출 특성이 게이트에 의해 조절될 수 있으므로 단위 셀 별 어드레싱이 용이하게 이루어질 수 있다.

Claims (29)

  1. 제1 전극; 및
    상기 제1 전극과 절연되고 서로 이격되어 배치되어 그 사이에 상기 제1 전극과 오버랩되는 전자 방출 영역을 정의하는 한 쌍의 제2 및 제3 전극을 포함하는 게이트 조절 전자 방출 소자 어레이 패널.
  2. 제1 항에 있어서, 상기 제2 및 제3 전극 사이의 이격 거리는 1㎛ 이하인 게이트 조절 전자 방출 소자 어레이 패널.
  3. 제2 항에 있어서, 상기 제2 및 제3 전극 사이의 이격 거리는 10nm 이상인 게이트 조절 전자 방출 소자 어레이 패널.
  4. 제1 항에 있어서, 상기 제2 및 제3 전극은 상기 제1 전극과 10nm 내지 1㎛ 두께의 절연체에 의해 절연된 게이트 조절 전자 방출 소자 어레이 패널.
  5. 제1 항에 있어서, 상기 제1 전극과 연결되는 제1 도전 라인과 상기 제2 전극과 연결되는 제2 도전 라인은 서로 수직인 게이트 조절 전자 방출 소자 어레이 패널.
  6. 제5 항에 있어서, 상기 제1 도전 라인과 상기 제2 도전 라인에는 스위칭 가능한 바이어스가 인가되는 게이트 조절 전자 방출 소자 어레이 패널.
  7. 제5 항에 있어서, 상기 제2 전극과 연결되는 제2 도전 라인과 상기 제3 전극과 연결되는 제3 도전 라인은 서로 수직인 게이트 조절 전자 방출 소자 어레이 패널.
  8. 제7 항에 있어서, 상기 제3 도전 라인은 상기 기판 전체에 걸쳐 공통으로 연결되는 게이트 조절 전자 방출 소자 어레이 패널.
  9. 제1 항에 있어서, 상기 제1 내지 제3 전극은 구리, 알루미늄, 티타늄, 텅스텐 또는 불순물이 도우프된 폴리실리콘으로 이루어진 게이트 조절 전자 방출 소자 어레이 패널.
  10. 형광 어레이 패널; 및
    다수의 게이트 조절 전자 방출 소자 어레이를 포함하며 상기 형광 어레이 패널과 대향하는 게이트 조절 전자 방출 소자 어레이 패널로, 상기 각 게이트 조절 전자 방출 소자는 제1 전극 및 상기 제1 전극과 절연되고 서로 이격되어 배치되어 그 사이에 상기 제1 전극과 오버랩되는 전자 방출 영역을 정의하는 한 쌍의 제2 및 제3 전극을 포함하는 , 게이트 조절 전자 방출 소자 어레이 패널을 포함하는 게이 트 조절 전자 방출 소자 디스플레이.
  11. 제10 항에 있어서, 상기 제2 및 제3 전극 사이의 이격 거리는 1㎛ 이하인 게이트 조절 전자 방출 소자 디스플레이.
  12. 제11 항에 있어서, 상기 제2 및 제3 전극 사이의 이격 거리는 10nm 이상인 게이트 조절 전자 방출 소자 디스플레이.
  13. 제10 항에 있어서, 상기 제2 및 제3 전극은 상기 제1 전극과 10nm 내지 1㎛ 두께의 절연체에 의해 절연된 게이트 조절 전자 방출 소자 디스플레이.
  14. 제10 항에 있어서, 상기 제1 전극과 연결되는 제1 도전 라인과 상기 제2 전극과 연결되는 제2 도전 라인은 서로 수직인 게이트 조절 전자 방출 소자 디스플레이.
  15. 제14 항에 있어서, 상기 제1 도전 라인과 상기 제2 도전 라인에는 스위칭 가능한 바이어스가 인가되는 게이트 조절 전자 방출 소자 디스플레이.
  16. 제14 항에 있어서, 상기 제2 전극과 연결되는 제2 도전 라인과 상기 제3 전극과 연결되는 제3 도전 라인은 서로 수직인 게이트 조절 전자 방출 소자 디스플레 이.
  17. 제16 항에 있어서, 상기 제3 도전 라인은 상기 패널 전체에 걸쳐 공통으로 연결되는 게이트 조절 전자 방출 소자 디스플레이.
  18. 제10 항에 있어서, 상기 제1 내지 제3 전극은 구리, 알루미늄, 티타늄, 텅스텐 또는 불순물이 도우프된 폴리실리콘으로 이루어진 게이트 조절 전자 방출 소자 디스플레이.
  19. 제10 항에 있어서, 상기 형광 어레이 패널과 상기 게이트 조절 전자 방출 소자 어레이 패널 사이는 진공으로 밀봉된 게이트 조절 전자 방출 소자 디스플레이.
  20. 제10 항에 있어서, 상기 형광 어레이 패널 상에는 메탈 백이 형성되어 있는 게이트 조절 전자 방출 소자 디스플레이.
  21. 제10 항에 있어서, 상기 제1 전극은 상기 형광 어레이 패널로부터 상기 제2 및 제3 전극보다 더 멀리 떨어져 있는 게이트 조절 전자 방출 소자 디스플레이.
  22. 기판에 제1 전극을 형성하는 단계;
    상기 제1 전극 상에 절연막을 형성하는 단계; 및
    상기 절연막 상에 이격되어 배치되어 그 사이에 전자 방출 영역을 정의하는 한 쌍의 제2 및 제3 전극을 형성하되, 상기 전자 방출 영역이 상기 제1 전극과 오버랩되도록 형성하는 단계를 포함하는 게이트 조절 전자 방출 소자 패널의 제조 방법.
  23. 제22 항에 있어서, 상기 제2 및 제3 전극 사이의 이격 거리는 1㎛ 이하인 게이트 조절 전자 방출 소자 패널의 제조 방법.
  24. 제23 항에 있어서, 상기 제2 및 제3 전극 사이의 이격 거리는 10nm 이상인 게이트 조절 전자 방출 소자 패널의 제조 방법.
  25. 제22 항에 있어서, 상기 절연막은 10nm 내지 1㎛ 두께로 형성하는 게이트 조절 전자 방출 소자 패널의 제조 방법.
  26. 제22 항에 있어서, 상기 제2 및 제3 전극을 형성하는 단계 이후에 상기 제1 전극으로 이루어진 제1 도전 라인과 수직하게 상기 제2 전극과 연결되는 제2 도전 라인을 형성하는 단계를 더 포함하는 게이트 조절 전자 방출 소자 패널의 제조 방법.
  27. 제26 항에 있어서, 상기 제2 도전 라인의 형성 전 또는 후에 상기 제3 전극 과 연결되며 상기 제2 도전 라인과 수직한 제3 도전 라인을 형성하는 단계를 더 포함하는 게이트 조절 전자 방출 소자 패널의 제조 방법.
  28. 제27 항에 있어서, 상기 제3 도전 라인은 상기 기판 전체에 걸쳐 공통으로 연결하여 형성하는 게이트 조절 전자 방출 소자 패널의 제조 방법.
  29. 제22 항에 있어서, 상기 제1 내지 제3 전극은 구리, 알루미늄, 티타늄, 텅스텐 또는 불순물이 도우프된 폴리실리콘으로 형성하는 게이트 조절 전자 방출 소자 패널의 제조 방법.
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