KR100752862B1 - 표면전도전자 방출형 표시소자의 제조방법 - Google Patents

Abstract

본 발명에 따른 표면전도전자 방출형 표시소자의 제조방법은, 기판 위에 스퍼터링이나 증착법에 의해 금속층의 재료를 갖는 게이트전극을 형성한 후 이를 패터닝하는 단계와; 게이트 전극의 재료와 식각에 선택성이 있는 재료를 사용하여 직진성이 있는 전자빔 증착법이나 열증착법에 의해 캐소드전극을 형성한 후, 캐소드전극의 단차로부터 수십나노미터의 간격을 형성하는 단계와; 캐소드의 재료로 인하여 단락이 날수 있는 가능성을 제거하도록 게이트전극과 캐소드전극의 사이를 약간의 습식 또는 건식으로 식각시키는 단계; 및 식각이 이루어진 게이트전극과 캐소드전극 사이의 절연성을 증진시키도록 각 전극에는 절연재료를 증착법으로 증착하여 얇은 절연막을 형성시키는 단계를 포함한다.

여기서, 게이트전극과 캐소드전극의 간격 조절은 게이트 층의 높이와 증착 소스 및 기판의 각도로부터 조절된다.

또한 게이트전극과 캐소드전극의 절연은, 습식 또는 건식에 의해 게이트전극과 캐소드전극 사이의 기판을 식각시킨 홈을 통해 전자의 통로를 보다 연장하여 이루어진다.

Description

표면전도전자 방출형 표시소자의 제조방법{Manufacturing method for surface conduction electron emission display}

도 1은 종래 팁 타입(Tip Type)의 3전극 전계방출어레이(FEA) 구조를 개략적으로 나타낸 단면도.

도 2는 종래 평면형 타입 3전극 전계방출어레이(FEA) 구조를 개략적으로 나타낸 단면도.

도 3은 본 발명의 일실시예로 3전극 표면전도전자 방출형 표시소자의 구조를 개락적으로 나타낸 단면도.

도 4의 a∼d는 본 발명의 일실시예로 3전극 표면전도전자 방출형 표시소자의 제조방법을 나타낸 공정도.

도 5는 본 발명의 다른 실시예로 3전극 표면전도전자 방출형 표시소자의 구조를 개략적으로 나타낸 단면도.

도 6의 a∼d는 본 발명의 다른 실시예로 3전극 표면전도전자 방출형 소자의 제조방법을 나타낸 공정도.

본 발명은 전계방출형 표시소자(FED; Field Emission Display)의 표면전도전자 방출형 표시소자에 관한 것으로서, 특히 박막공정을 통해 표면전도전자 방출형 표시소자를 제조하여 그 제조공정을 단순화하고, 균일한 막재질을 통해 소자의 균일성을 증대시킴은 물론 두께를 정확하게 제어하므로서 큰 면적에 대해 균일한 특성을 가진 소자를 제공할 수 있는 표면전도전자 방출형 표시소자의 제조방법에 관한 것이다.

더불어 본 발명은 캐소드와 게이트간에 얇은 절연막을 입히므로서, 캐소드와 게이트간의 절연성을 증진시킬뿐만 아니라 절연막을 통한 전자의 터널링을 유도할수 있는 표면전도전자 방출형 표시소자의 제조방법에 관한 것이다.

최근, 차세대 디스플레이로 주목을 받고 있는 전계방출형 디스플레이(FED)는 비자발광인 LCD에 비하여 자발광의 특성으로 인하여 화질이 CRT 정도로 매우 우수하고, CRT와 유사한 전자선을 이용하기 때문에 동작 속도도 매우 빠른 특성을 지니고 있어 LCD의 경량 박형의 장점과 더불어 CRT 수준의 성능을 가진 차세대 AV(Audio/Video)급 평판 디스플레이로 많은 주목을 받고 있다.

또한, 시야각이 넓고 한 서브 픽셀에 수백 개에서 수천 개의 전자방출 소자가 만들어져 있기 때문에 수명이 길고, 소비전력도 LCD보다 낮거나 같은 수준으로 차세대 디스플레이로서 상당히 유리한 위치를 점유하고 있다.

이러한 FED의 기본 원리는 진공관과 같은 3극 튜브지만 열음극(hot cathode)을 이용하지 않고, 첨예한 에미터(emitter)에 고전계(electric field)를 집중하여 양자역학적인 터널링(tunnelling) 효과에 의하여 전자를 방출시키는 냉음극(cold cathode)을 이용하고 있다.

이렇게 하여 방출된 전자를 양극/음극 간의 인가전압으로 가속시킨 후 이를 양극에 형성된 형광체막에 충돌시키므로서 발광이 이루어지도록 하였다.

이에 대표적인 종래 전계방출형 소자는 팁 방식(Tip type)으로서, 도 1에 도시된 바와 같이, 글래스기판(1) 위에 저항층(a), 절연층(b), 그리고 게이트막(c)을 성막시키고, 사진식각 공정을 통하여 게이트(c)와 절연층(b)에 구멍(1a)을 낸다.

이후, 분리막(Al 또는 Al₂O₃)과 에미터 막(Mo)을 직진성이 좋은 전자빔 증착법으로 성막시킨 다음 분리막을 제거하여 예리한 에미터 팁을 가진 소자(2)를 형성하게 된다.

이때, 상기 소자(2)의 에미터 팁 형상 제어가 균일한 전자방출을 위하여 상당히 중요한데, 종래에는 패널을 대형화할 경우 전체 영역에서 균일한 팁 형상을 얻기 위해 장비의 대형화가 필수조건으로 됨에 따라 비용도 많이 소요되는 단점을 갖고 있다.

또한, 균일한 팁 형상의 제어도 어려울뿐만 아니라 성막시킬 재료의 손실도 커 전체 패널의 균일성 및 유지에 큰 폐단이 따랐다.

한편, 종래에는 도 2에서와 같이 평면형 전계방출소자가 제공되고 있는데, 상기 평면형 전계방출소자는 캐소드전극(3)과 게이트전극(4)을 먼저 패턴하여 형성시키고, 잉크젯 분사방식에 의하여 PbO분말(5)이 들어있는 잉크를 캐소드전극(3)과 게이트전극(4) 사이에 떨어뜨려 작은 물방울(droplet)을 형성시킨다.

이후, 상기의 재료를 일정온도에서 건조 및 소결시킨 다음 캐소드전극(3)과 게이트전극(4)에 전압을 가하여 전기주조(electroforming)를 시켜 약 10nm의 갭(5a )을 만든다.

이렇게 하여 형성된 나노 사이즈의 갭(5a)을 통해 전자들이 진공으로 방출되고, 이때 애노드(6)에서의 고전계에 의해 전자들이 애노드(6)에 있는 형광체(6a)에 충돌하면서 발광이 이루어지는 구조를 갖고 있으며, 이것을 일명 표면전도전자 방출(SCE; Surface Conduction electron Emission) 표시소자라고 한다.

그러나, 상기와 같은 구조는 전자빔의 직진성이 좋아 포커싱 전극이 필요없고 제조공정이 간단하여 대형화에 큰 장점을 지니고 있지만, 캐소드전극(3)과 게이트전극(4)간의 간격이 너무 좁아 게이트 쪽으로의 전자방출 손실이 많은 문제점이 있다.

본 발명은 상기와 같은 여건을 감안하여 창출된 것으로서, 증착법이나 열증착법(thermal evaporation)의 직진성을 이용하여 수 볼트에서 수십 볼트의 턴온 (turn-on)전압으로 전자를 방출할수 있는 수십 나노미터의 자연적인 갭을 형성하므로서, 제조공정을 단순화하면서 균일한 막재질을 통해 소자의 균일성을 증대시킴은 물론 두께를 정확하게 제어하여 큰 면적에 대해 균일한 특성을 가진 소자를 제공하고, 더불어 캐소드와 게이트간에 얇은 절연막을 입혀 캐소드와 게이트간의 절연성을 증진시킬뿐만 아니라 절연막을 통한 전자의 터널링을 유도할수 있는 표면전도전자 방출형 표시소자의 제조방법을 제공함에 그 목적이 있다.

상기의 목적을 달성하기 위하여 본 발명에 따른 표면전도전자 방출형 표시소자의 제조방법은,

기판 위에 스퍼터링이나 증착법에 의해 금속층의 재료를 갖는 게이트전극을 형성한 후 이를 패터닝하는 단계와;

상기 게이트 전극의 재료와 식각에 선택성이 있는 재료를 사용하여 직진성이 있는 전자빔 증착법이나 열증착법에 의해 캐소드전극을 형성한 후, 상기 캐소드전극의 단차로부터 수십나노미터의 간격을 형성하는 단계와;

캐소드의 재료로 인하여 단락이 발생될 수 있는 가능성을 제거하도록 상기 게이트전극과 캐소드전극의 사이를 습식 또는 건식으로 식각시키는 단계; 및

상기 식각이 이루어진 게이트전극과 캐소드전극 사이의 절연성을 증진시키도록 각 전극에는 절연재료를 증착법으로 증착하여 절연막을 형성시키는 단계를 포함하는 점에 그 특징이 있다.

여기서, 상기 게이트전극과 캐소드전극의 간격 조절은 게이트 층의 높이와 증착 소스 및 기판의 각도로부터 조절되는 점에 그 특징이 있다.

또한 상기 게이트전극과 캐소드전극의 절연은, 습식 또는 건식에 의해 게이트전극과 캐소드전극 사이의 기판을 식각시킨 홈을 통해 전자의 통로를 보다 연장하여 이루어지는 점에 그 특징이 있다.

이와 같은 본 발명에 의하면, 증착법이나 열증착법의 직진성을 이용하여 수 볼트에서 수십 볼트의 턴온(turn-on)전압으로 전자를 방출할수 있는 수십 나노미터의 자연적인 갭을 형성하므로서, 제조공정을 단순화하면서 균일한 막재질을 통해 소자의 균일성을 증대시킴은 물론 두께를 정확하게 제어하여 큰 면적에 대해 균일한 특성을 가진 소자를 제공하고, 더불어 캐소드와 게이트간에 얇은 절연막을 입혀 캐소드와 게이트간의 절연성을 증진시킬뿐만 아니라 절연막을 통한 전자의 터널링을 유도할수 있는 장점이 있다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세히 설명한다.

상기 목적달성을 위한 본 발명 표면전도전자 방출형 소자의 제조는, 도 3 및 도 4에 도시된 바와 같이, 기판(10) 위에 스퍼터링이나 증착법에 의해 금속층(Al, Cr, Nb, Cu, Ag 또는 금속합금 등)의 재료를 갖는 게이트전극(11)을 형성한 후 이를 패터닝하고, 상기 게이트 전극(11)의 재료와 식각에 선택성이 있는 재료(Mo 등)를 사용하여 직진성이 있는 전자빔 증착법이나 열증착법에 의해 캐소드전극(12)을 형성한 후, 상기 캐소드전극(12)의 단차로 부터 수십나노미터의 간격(13)을 형성하며, 캐소드의 재료로 인하여 단락이 날수 있는 가능성을 제거하도록 상기 게이트전극(11)과 캐소드전극(12)의 사이를 약간의 습식 또는 건식으로 식각시키고, 상기 식각이 이루어진 게이트전극(11)과 캐소드전극(12) 사이의 절연성을 증진시키도록 각 전극(11)(12)에는 절연재료(Al₂O₃, SiO₂, Al₂O₃,+SiO ₂ 또는 세라믹 재료 등)를 증착법으로 증착하여 얇은 절연막(14)을 형성시키는 공정으로 진행된다.

여기서, 상기 게이트전극(11)과 캐소드전극(12)의 간격(13) 조절은 게이트층 의 높이와 증착소스 및 기판(10)의 각도에 따라 조절하고, 상기 절연막(14)의 두께는 너무 두꺼울 경우 동작전압이 높아지므로 그 두께의 제어를 적정하게 조절함이 바람직하다.

이와같은 본 발명의 작용에 대하여 첨부된 도 3 및 도 4를 참조하여 부연 설명하면 다음과 같다.

먼저, 기판(10) 위에 스퍼터링이나 증착법에 의해 Al, Cr, Nb, Cu, Ag 또는 금속합금 등의 재료를 갖는 게이트전극(11)을 형성한 후 이를 패터닝한다.

그리고, 상기 게이트 전극(11)의 재료와 식각에 선택성이 있는 Mo 등의 재료를 사용하여 직진성이 있는 전자빔 증착법이나 열증착법에 의해 캐소드전극(12)을 형성한다.

이때, 상기 캐소드전극(12)의 단차로 부터 수십나노미터의 간격(13)이 형성되는데, 상기 간격(13)은 조절은 게이트층의 높이와 증착소스 및 기판(10)의 각도에 따라 적절히 조절하여 둔다.

이후, 상기 게이트전극(11)과 캐소드전극(12)의 사이를 약간의 습식 또는 건식으로 식각하여 캐소드의 재료로 인하여 단락이 날수 있는 가능성을 제거한 후, 상기 식각이 이루어진 게이트전극(11)과 캐소드전극(12)의 절연성을 증진시키도록 각 전극(11)(12)에는 Al₂O₃, SiO₂, Al₂O₃,+SiO₂ 또는 세라믹 재료 등의 절연재료를 증착법으로 증착하여 얇은 절연막(14)을 형성시킨다.

그러면, 도 3에 도시된 바와같이, 수십 나노미터의 간격(13)을 통해 수 볼트 에서 수십 볼트의 턴온전압으로 전자 방출이 이루어진다.

이때, 게이트전극(11)과 캐소드전극(12)에 입혀진 절연막(14)을 통해 방출되는 전자의 터널링 유도가 이루어지므로서, 애노드(6)에서의 고전계에 의해 전자들이 애노드(6)에 있는 형광체(6a)에 충돌하게 되고, 이에따라 상기 형광체(6a)는 전자들의 충돌로 부터 발광이 이루어지게 되는 것이다.

한편, 도 5 및 도 6은 본 발명의 다른 실시예로서, 이는 절연막(14)을 형성하지 않고 습식 또는 건식에 의해 게이트전극(11)과 캐소드전극(12) 사이의 기판 (10)을 식각시킨 홈(20)을 형성하므로서, 전자의 통로를 보다 길게 하여 그 절연성을 높이도록 한 것이다.

즉, 기판(10) 위에 스퍼터링이나 증착법에 의해 Al, Cr, Nb, Cu, Ag 또는 금속합금 등의 재료를 갖는 게이트전극(11)을 형성한 후 이를 패터닝한다.

이후, 상기 게이트 전극(11)의 재료와 식각에 선택성이 있는 Mo 등의 재료를 사용하여 직진성이 있는 전자빔 증착법이나 열증착법에 의해 캐소드전극(12)을 형성한다.

그리고, 상기 캐소드전극(12)의 단차로부터 수십나노미터의 간격(13)이 형성되는데, 상기 간격(13)은 조절은 게이트 층의 높이와 증착 소스 및 기판(10)의 각도에 따라 적절히 조절하여 둔다.

이후, 상기 게이트전극(11)과 캐소드전극(12)의 사이를 약간의 습식 또는 건식으로 식각하여 캐소드의 재료로 인하여 단락이 날수 있는 가능성을 제거한 후, 상기 식각이 이루어진 게이트전극(11)과 캐소드전극(12)의 기판(10)을 습식 또는 건식으로 식각한 홈(20)을 형성하므로서, 방출이 이루어지는 전자의 통로를 보다 길게 하여 그 절연성을 높인다.

이상의 설명에서와 같이 본 발명에 따른 표면전도전자 방출형 표시소자의 제조방법에 의하면, 증착법이나 열증착법의 직진성을 이용하여 수 볼트에서 수십 볼트의 턴온(turn-on)전압으로 전자를 방출할수 있는 수십 나노미터의 자연적인 갭을 형성하므로서, 제조공정을 단순화하면서 균일한 막재질을 통해 소자의 균일성을 증대시킴은 물론 두께를 정확하게 제어하여 큰 면적에 대해 낮은 구동전압으로 균일한 특성을 가진 소자를 제공하고, 더불어 캐소드와 게이트간에 얇은 절연막을 입혀 캐소드와 게이트간의 절연성을 증진시킬뿐만 아니라 절연막을 통한 전자의 터널링을 유도할 수 있는 장점이 있다.

Claims (3)

1. 기판 위에 스퍼터링이나 증착법에 의해 금속층의 재료를 갖는 게이트전극을 형성한 후 이를 패터닝하는 단계와;

   상기 게이트 전극의 재료와 식각에 선택성이 있는 재료를 사용하여 직진성이 있는 전자빔 증착법이나 열증착법에 의해 캐소드전극을 형성한 후, 상기 캐소드전극의 단차로부터 수십나노미터의 간격을 형성하는 단계와;

   캐소드의 재료로 인하여 단락이 발생될 수 있는 가능성을 제거하도록 상기 게이트전극과 캐소드전극의 사이를 습식 또는 건식으로 식각시키는 단계; 및

   상기 식각이 이루어진 게이트전극과 캐소드전극 사이의 절연성을 증진시키도록 각 전극에는 절연재료를 증착법으로 증착하여 절연막을 형성시키는 단계를 포함하는 것을 특징으로 하는 표면전도전자 방출형 표시소자의 제조방법.
2. 제 1 항에 있어서,

   상기 게이트전극과 캐소드전극의 간격 조절은 게이트 층의 높이와 증착 소스 및 기판의 각도로부터 조절되는 것을 특징으로 하는 표면전도전자 방출형 표시소자의 제조방법.
3. 제 1 항에 있어서,

   상기 게이트전극과 캐소드전극의 절연은, 습식 또는 건식에 의해 게이트전극과 캐소드전극 사이의 기판을 식각시킨 홈을 통해 전자의 통로를 보다 연장하여 이루어지는 것을 특징으로 하는 표면전도전자 방출형 표시소자의 제조방법.

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