KR20060104392A - Semiconductor device test apparatus having changeable signal transmission line structure - Google Patents

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KR20060104392A
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박석호
방정호
강기상
변언조
정형두
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Abstract

본 발명에 따른 반도체 디바이스 테스트 장치는 입력 전송 라인과 출력 전송 라인간을 접속 또는 차단하거나 입력 전송 라인과 비교기의 연결을 유지한 상태로 입력 전송 라인과 반도체 디바이스간을 접속 또는 차단하는 스위칭부를 구비한다. 이에 의하면 단일 전송 라인 구성과 이중 전송 라인 구성 변경이 가능하므로 임피던스 특성이 다른 두 종류의 반도체 디바이스에 대한 임피던스 매칭이 가능하여 정확한 테스트 결과를 얻을 수 있다.The semiconductor device test apparatus according to the present invention includes a switching unit for connecting or disconnecting an input transmission line and an output transmission line or connecting or disconnecting an input transmission line and a semiconductor device while maintaining a connection between the input transmission line and a comparator. . This allows single and double transmission line configurations to be changed, enabling impedance matching of two types of semiconductor devices with different impedance characteristics, resulting in accurate test results.

STL, DTL, 소켓, 프로브 카드, 테스트 STL, DTL, Sockets, Probe Cards, Test

Description

변경 가능한 신호 전송 라인 구조를 갖는 반도체 디바이스 테스트 장치{SEMICONDUCTOR DEVICE TEST APPARATUS HAVING CHANGEABLE SIGNAL TRANSMISSION LINE STRUCTURE}Semiconductor device test apparatus having a changeable signal transmission line structure {SEMICONDUCTOR DEVICE TEST APPARATUS HAVING CHANGEABLE SIGNAL TRANSMISSION LINE STRUCTURE}

도 1은 종래 기술에 따른 STL 구성의 반도체 디바이스 테스트 장치를 도시한 개략도이다.1 is a schematic diagram showing a semiconductor device test apparatus in an STL configuration according to the prior art.

도 2는 종래 기술에 따른 DTL 구성의 반도체 디바이스 테스트 장치를 도시한 개략도이다.2 is a schematic diagram illustrating a semiconductor device test apparatus having a DTL configuration according to the prior art.

도 3은 본 발명의 실시예에 따른 반도체 디바이스 테스트 장치의 개략도이다.3 is a schematic diagram of a semiconductor device test apparatus according to an embodiment of the present invention.

※ 도면의 주요 부분에 대한 설명 ※※ Description of the main parts of the drawings ※

20: 연결 매개 수단 30: 반도체 디바이스20: connection medium means 30: semiconductor device

101,301: 입력 전송 라인 102,302: 출력 전송 라인101,301: input transmission line 102,302: output transmission line

103: 연결 라인 111: 제1스위치 103: connection line 111: first switch

112: 제2스위치 113: 제3스위치112: second switch 113: third switch

115,215,315: 제1저항 116,316: 제2저항115,215,315: first resistor 116,316: second resistor

100,200,300: 테스트 장치 110: 스위칭부 100,200,300: test device 110: switching unit

120: 제어 신호 발생부 130,230,330: 드라이버 120: control signal generator 130,230,330: driver

140,240,340: 비교기 201: 입출력 전송 라인140,240,340: Comparator 201: I / O Transmission Line

본 발명은 반도체 디바이스를 테스트하는 장치에 관한 것으로서, 더욱 상세하게는 하나의 테스트 장치 내의 신호 전송 라인 구성을 단일 전송 라인 구성과 이중 전송 라인 구조로 상호 변경할 수 있는 반도체 디바이스 테스트 장치에 관한 것이다.The present invention relates to an apparatus for testing a semiconductor device, and more particularly, to a semiconductor device test apparatus capable of mutually changing a signal transmission line configuration in one test apparatus into a single transmission line configuration and a dual transmission line structure.

반도체 칩이 제조된 후 전기적 다이 분류 검사(EDS Test; Electrical Die Sorting Test)에 의해 반도체 칩의 전기적 특성이 검사되어 반도체 칩의 정상적인 동작의 이상 유무가 확인된다. 그리고 양품으로 판정된 반도체 칩은 반도체 칩 패키지로 가공된 후 전기적 특성 검사에 의해 반도체 칩 패키지에 대한 신뢰성이 검사된다. After the semiconductor chip is manufactured, the electrical characteristics of the semiconductor chip are inspected by an electrical die sorting test (EDS Test) to determine whether the semiconductor chip is normally operated. The semiconductor chip determined as good is processed into a semiconductor chip package, and then the reliability of the semiconductor chip package is inspected by an electrical property test.

이와 같은 검사 공정은 프로브 카드(probe card) 또는 테스트 소켓(test socket)을 매개로 반도체 디바이스를 검사하는 테스트 장치에 의해 수행된다. 여기서 반도체 디바이스는 반도체 칩이나 반도체 칩 패키지 모두를 포함한다. 반도체 디바이스 테스트 장치는 반도체 디바이스에 테스트 신호를 전달하기 위한 신호 전송 라인이 구비되는데, 이 신호 전송 라인의 형태에 따라 통상적으로 단일 전송 라인(STL; Single Transmission Line)을 구비하는 반도체 디바이스 테스트 장치와 이중 전송 라인(DTL; Dual Transmission Line)을 구비하는 반도체 디바이스 테스트 장치로 분류될 수 있다.Such an inspection process is performed by a test apparatus that inspects a semiconductor device through a probe card or a test socket. Here, the semiconductor device includes both a semiconductor chip and a semiconductor chip package. The semiconductor device test apparatus includes a signal transmission line for transmitting a test signal to the semiconductor device. The semiconductor device test apparatus typically includes a single transmission line (STL) and a dual device according to the type of the signal transmission line. It may be classified as a semiconductor device test apparatus having a dual transmission line (DTL).

도 1은 종래 기술에 따른 단일 전송 라인 구성의 반도체 디바이스 테스트 장치를 도시한 개략도이고, 도 2는 종래 기술에 따른 이중 전송 라인 구성의 반도체 디바이스 테스트 장치를 도시한 개략도이다.1 is a schematic diagram showing a semiconductor device test apparatus in a single transmission line configuration according to the prior art, and FIG. 2 is a schematic diagram showing a semiconductor device test apparatus in a dual transmission line configuration according to the prior art.

도 1에 도시된 바와 같이, 단일 전송 라인 구성의 반도체 디바이스 테스트 장치(200)는 테스트 신호를 발생하는 드라이버(230), 반도체 디바이스(30)에서 발생한 응답 신호를 테스트 신호와 비교하는 비교기(240) 및 드라이버(230)에서 발생한 테스트 신호를 반도체 디바이스(30)로 전달하거나 반도체 디바이스(30)에서 발생한 응답 신호를 비교기(240)로 전달하는 통로인 입출력 전송 라인(201)으로 구성되어 있다. 참조부호 20은 프로브 카드 또는 테스트 소켓이다.As shown in FIG. 1, the semiconductor device test apparatus 200 having a single transmission line configuration includes a driver 230 for generating a test signal and a comparator 240 for comparing a response signal generated from the semiconductor device 30 with a test signal. And an input / output transmission line 201 which is a path for transmitting a test signal generated from the driver 230 to the semiconductor device 30 or a response signal generated from the semiconductor device 30 to the comparator 240. Reference numeral 20 is a probe card or test socket.

그리고 도 2에 도시된 바와 같이, 이중 전송 라인 구성의 반도체 디바이스 테스트 장치(300)는 드라이버(330) 및 비교기(340)를 구비하고 있으며, 신호 전송 라인은 드라이버(330)와 반도체 디바이스(30)를 연결하는 입력 전송 라인(301) 및 비교기(340)와 반도체 디바이스(30)를 연결하는 출력 전송 라인(302)으로 구성되어 있다.As shown in FIG. 2, the semiconductor device test apparatus 300 having a dual transmission line configuration includes a driver 330 and a comparator 340, and the signal transmission line includes the driver 330 and the semiconductor device 30. Is composed of an input transmission line 301 for connecting an output transmission line 302 for connecting the comparator 340 and the semiconductor device 30.

단일 전송 라인 구성의 반도체 디바이스 테스트 장치에서 테스트 신호와 응답 신호가 하나의 신호 전송 라인으로 전달되는 것과는 달리 이중 전송 라인 구성의 반도체 디바이스 테스트 장치에서는 테스트 신호와 응답 신호가 각각의 신호 전송 라인을 통해 전달된다.In the semiconductor device test apparatus of the single transmission line configuration, the test signal and the response signal are transmitted through the signal transmission line in the semiconductor device test apparatus of the dual transmission line configuration, whereas the test signal and the response signal are transmitted to the single signal transmission line. do.

한편, 최근 반도체 디바이스에 대한 테스트 스피드가 높아짐에 따라 신호 전 송 라인의 임피던스 특성이 신호 전달에 많은 영향을 미치는 중요한 요소가 되었다. 특히 반도체 디바이스와 신호 전송 라인의 임피던스 특성이 다를 경우 그 연결 부분에서 신호의 반사와 같은 문제가 발생하여 정확한 테스트 결과를 얻을 수 없다. 따라서 반도체 디바이스의 임피던스와 신호 전송 라인의 임피던스 매칭이 이루어져야 정확한 테스트 결과를 얻을 수 있게 된다.On the other hand, with the recent increase in test speed for semiconductor devices, the impedance characteristics of signal transmission lines have become an important factor affecting the signal transmission. In particular, if the impedance characteristics of the semiconductor device and the signal transmission line are different, problems such as reflection of the signal at the connection part may occur, and thus accurate test results may not be obtained. Therefore, it is necessary to match the impedance of the semiconductor device with the impedance of the signal transmission line to obtain accurate test results.

그런데 전술한 바와 같은 구성을 갖는 반도체 디바이스 테스트 장치들은 전송 라인 구성이 장치 제조 시점부터 하드웨어적으로 고정되어 있기 때문에 테스트 대상의 반도체 디바이스가 신호 전송 라인의 임피던스 특성과 다른 경우에는 임피던스 매칭이 이루어지지 않아 정확한 테스트 결과를 얻을 수 없다.However, in the semiconductor device test apparatuses having the above-described configuration, since the transmission line configuration is fixed in hardware from the time of manufacturing the apparatus, impedance matching is not performed when the semiconductor device under test differs from the impedance characteristic of the signal transmission line. Accurate test results are not obtained.

예를 들어 단일 전송 라인 구성의 반도체 디바이스 테스트 장치(200)의 임피던스 특성은 제1저항(215)에 의해 결정되는데, 제1저항(215)이 50Ω이라면, 반도체 디바이스 테스트 장치(200)의 신호 전송 라인 임피던스는 50Ω이 된다. 이 반도체 디바이스 테스트 장치(200)를 이용하여 DDR2와 같이 25Ω의 임피던스 특성을 가진 반도체 디바이스(30)에 대한 테스트를 진행할 경우 임피던스 매칭이 이루어지지 않기 때문에 정확한 테스트 결과를 얻을 수 없다.For example, the impedance characteristic of the semiconductor device test apparatus 200 having a single transmission line configuration is determined by the first resistor 215. If the first resistor 215 is 50 Hz, the signal transmission of the semiconductor device test apparatus 200 is performed. The line impedance is 50 Hz. When the semiconductor device 30 having a 25 kHz impedance characteristic such as DDR2 is tested using the semiconductor device test apparatus 200, accurate test results cannot be obtained because impedance matching is not performed.

또한 이중 전송 라인 구성 반도체 디바이스 테스트 장치(300)의 신호 전송 라인 임피던스 특성은 각각 접지되어 있는 제1저항(315)과 50Ω인 제2저항(316)에 의해 결정되는데, 제1저항(315)이 50Ω이고 제2저항(316)이 50Ω이라면, 제1저항(315)과 제2저항(316)이 병렬 연결되므로 신호 전송 라인의 임피던스는 25Ω이 된다. 이 반도체 디바이스 테스트 장치(300)를 이용하여 50Ω의 임피던스 특성을 가 진 반도체 디바이스(30)에 대한 테스트를 진행할 경우 임피던스 매칭이 이루어지지 않기 때문에 정확한 테스트 결과를 얻을 수 없다.In addition, the signal transmission line impedance characteristic of the dual transmission line configuration semiconductor device test apparatus 300 is determined by the first resistor 315 grounded and the second resistor 316 which is 50 kΩ, respectively. If the 50 Ω and the second resistor 316 is 50 Ω, since the first resistor 315 and the second resistor 316 are connected in parallel, the impedance of the signal transmission line is 25 Ω. When the semiconductor device 30 having the impedance characteristic of 50 kHz is tested using the semiconductor device test apparatus 300, accurate test results cannot be obtained because impedance matching is not performed.

이와 같은 이유로 반도체 디바이스에 대한 정확한 테스트 결과를 얻기 위해서는 반도체 디바이스와 임피던스 매칭되는 신호 전송 라인을 갖는 고가의 테스트 장치가 반도체 디바이스의 임피던스 특성별로 요구되기 때문에 설비비용의 증가가 초래된다.For this reason, in order to obtain accurate test results for the semiconductor device, an expensive test apparatus having a signal transmission line impedance-matched with the semiconductor device is required for each impedance characteristic of the semiconductor device, thereby increasing the installation cost.

따라서 본 발명의 목적은 종래의 문제점을 개선하기 위해 단일 전송 라인 구성과 이중 전송 라인 구성이 하나의 테스트 장치 내에서 동시에 구현되는 반도체 디바이스 테스트 장치를 제공하는데 있다.Accordingly, an object of the present invention is to provide a semiconductor device test apparatus in which a single transmission line configuration and a dual transmission line configuration are simultaneously implemented in one test apparatus in order to improve the conventional problem.

이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 디바이스 테스트 장치는 테스트 신호를 발생하는 드라이버, 드라이버와 반도체 디바이스를 연결하는 입력 전송 라인, 반도체 디바이스로부터 출력되는 응답 신호와 테스트 신호를 비교하는 비교기, 비교기와 반도체 디바이스를 연결하는 출력 전송 라인, 제어 신호를 발생하는 제어 신호 발생부 및 제어 신호 발생부에서 발생한 제어 신호에 의해 입력 전송 라인과 출력 전송 라인간을 접속 또는 차단하거나 출력 전송 라인과 비교기의 연결을 유지한 상태로 출력 전송 라인과 반도체 디바이스간을 접속 또는 차단하는 스위칭부를 포함하는 것을 특징으로 한다.The semiconductor device test apparatus according to the present invention for achieving the above object includes a driver for generating a test signal, an input transmission line connecting the driver and the semiconductor device, a comparator for comparing the response signal and the test signal output from the semiconductor device, a comparator An output transmission line for connecting the semiconductor device to the semiconductor device, a control signal generator for generating a control signal, and a control signal generated from the control signal generator for connecting or disconnecting the input transmission line and the output transmission line, or connecting the output transmission line and the comparator. It characterized in that it comprises a switching unit for connecting or disconnecting between the output transmission line and the semiconductor device in the state maintained.

스위칭부는 출력 전송 라인 상에 형성된 제3스위치, 일측이 비교기와 제3스 위치 사이의 출력 전송 라인에 연결되고 타측이 드라이버와 반도체 디바이스 사이의 입력 전송 라인에 연결되는 제2스위치, 일측이 접지되고 타측이 비교기와 제2스위치 접점 사이의 출력 전송 라인에 연결된 제1저항, 일측이 접지되고 타측이 드라이버와 제2스위치 접점 사이의 입력 전송 라인에 연결된 제2저항 및 그 제2저항과 입력 전송 라인을 전기적으로 접속 또는 차단하는 제1스위치를 포함하는 것이 바람직하다.The switching unit includes a third switch formed on the output transmission line, a second switch connected at one side to an output transmission line between the comparator and a third switch, and at the other end to an input transmission line between the driver and the semiconductor device, and one side to ground. A first resistor connected to the output transmission line between the comparator and the second switch contact, the second resistor connected to the input transmission line between one side of the driver and the second switch contact and the second resistor and the input transmission line It is preferable to include a first switch for electrically connecting or disconnecting the.

이하 첨부 도면을 참조하여 본 발명에 따른 반도체 디바이스 테스트 장치의 실시예를 보다 상세하게 설명하고자 한다.Hereinafter, an embodiment of a semiconductor device test apparatus according to the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 실시예에 따른 반도체 디바이스 테스트 장치의 개략도이다. 도 3에 도시된 바와 같이 반도체 디바이스 테스트 장치(100)는 드라이버(130)와 연결된 입력 전송 라인(101)과 비교기(140)와 연결되는 출력 전송 라인(102)을 포함하는 이중 전송 라인 구성으로서, 입력 전송 라인(101)과 출력 전송 라인(102)의 연결을 단속하는 스위칭부(110)와 그 스위칭부(110)에 제어 신호를 발생하는 제어 발생하는 제어 신호 발생부(120)를 포함한다.3 is a schematic diagram of a semiconductor device test apparatus according to an embodiment of the present invention. As shown in FIG. 3, the semiconductor device test apparatus 100 is a dual transmission line configuration including an input transmission line 101 connected to a driver 130 and an output transmission line 102 connected to a comparator 140. And a switching unit 110 for intermitting the connection between the input transmission line 101 and the output transmission line 102 and a control signal generation unit 120 for generating a control signal to the switching unit 110.

출력 전송 라인(102)에는 비교기(140)와 반도체 디바이스(30)를 온(on) 상태에서 연결하고 오프(off) 상태에서 차단하는 제3스위치(113)가 형성되어 있다. 비교기(140)와 제3스위치(113) 사이의 출력 전송 라인(102) 부분과 입력 전송 라인(101)은 연결 라인(103)으로 연결되어 있으며, 그 연결 라인(103) 상에 형성되어 출력 전송 라인(102)과 입력 전송 라인(101)을 온 상태에서 연결하고 오프 상태에서 차단하는 제2스위치(112)가 형성되어 있다. 여기서, 연결 라인(103) 없이 제2스 위치(112)가 직접 출력 전송 라인(102)과 입력 전송 라인(101)을 연결하도록 구성되는 것도 가능하다.In the output transmission line 102, a third switch 113 is formed to connect the comparator 140 and the semiconductor device 30 in an on state and to shut off in an off state. The portion of the output transmission line 102 and the input transmission line 101 between the comparator 140 and the third switch 113 are connected by the connection line 103, and are formed on the connection line 103 to transmit the output. A second switch 112 is formed which connects the line 102 and the input transmission line 101 in the on state and cuts off in the off state. Here, the second switch 112 may be configured to directly connect the output transmission line 102 and the input transmission line 101 without the connection line 103.

연결 라인(103)과의 접점과 비교기(140)의 사이의 출력 전송 라인(102) 부분에는 일측이 접지된 제1저항(115)이 연결되어 있다. 그리고 연결 라인(103)과의 접점과 드라이버(130)의 사이의 입력 전송 라인(101)에는 일측이 접지된 제2저항(116)이 연결되어 있다. 또한 제2저항(116)과 입력 전송 라인(101)의 사이에는 온 상태에서 제2저항(116)과 입력 전송 라인(101)을 연결하고 오프 상태에서 그 연결을 차단하는 제1스위치(111)가 형성되어 있다.A first resistor 115 having one side grounded is connected to a portion of the output transmission line 102 between the contact line 103 and the comparator 140. A second resistor 116 having one side grounded is connected to the input transmission line 101 between the contact line 103 and the driver 130. In addition, between the second resistor 116 and the input transmission line 101, the first switch 111 connects the second resistor 116 and the input transmission line 101 in the on state and blocks the connection in the off state. Is formed.

제어 신호 발생부(120)는 제1스위치(111)와 제2스위치(112)를 온 상태로 만들어주고 제3스위치(113)를 오프 상태로 만들어주는 제어신호 "LOW"와, 제1스위치(111)와 제2스위치(112)를 오프 상태로 만들어주고 제3스위치(113)를 온 상태로 만들어 주는 제어신호 "HIGH"를 발생하여 스위칭부(110)의 동작을 제어한다. 제어신호 "LOW"가 발생될 경우 단일 전송 라인 구성이 되며 제어신호 "HIGH"가 발생될 경우 이중 전송 라인 구성이 된다. 이에 따라 단일 전송 라인 구성일 경우에 비하여 이중 전송 라인 구성일 경우 입출력 전송 라인(101,102)의 임피던스 값이 ½이 된다.The control signal generator 120 controls the first signal 111 and the second switch 112 to be in an on state and the third signal 113 to be in an off state. The operation of the switching unit 110 is controlled by generating a control signal "HIGH" for turning off the 111 and the second switch 112 and turning off the third switch 113. When the control signal "LOW" is generated a single transmission line configuration, when the control signal "HIGH" is generated a dual transmission line configuration. Accordingly, the impedance value of the input / output transmission lines 101 and 102 becomes ½ in the case of the dual transmission line configuration compared to the single transmission line configuration.

이하 도 3을 참조하여 동작을 설명한다. 단 테스트 장치(100)는 제조 단계에서 제1저항(115)과 제2저항(116)이 50Ω으로 고정되어 있을 경우이다. 반도체 디바이스(30)는 프로브 카드나 테스트 소켓과 같은 연결 매개 수단(20)이 이용되어 반도체 디바이스 테스트 장치(100)와 연결되어 신호의 입출력이 이루어진다.Hereinafter, the operation will be described with reference to FIG. 3. However, the test apparatus 100 is a case where the first resistor 115 and the second resistor 116 are fixed at 50 kV in the manufacturing step. The semiconductor device 30 is connected to the semiconductor device test apparatus 100 by using a connection medium means 20 such as a probe card or a test socket to input and output signals.

먼저 임피던스 값이 50Ω인 반도체 디바이스(30)를 테스트할 경우 제어 신호 발생부(120)에서 제어신호 "LOW"를 발생시킨다. 제어신호 "LOW"에 따라 제1스위치(111)가 오프 상태가 되고, 제2스위치(112)가 온 상태가 되며 제3스위치(113)가 오프 상태가 된다. 이에 따라 연결 라인(103)과 출력 전송 라인(102)의 접점과 연결 매개 수단(20) 사이에 있는 출력 전송 라인(102)이 끊어지므로 반도체 디바이스 테스트 장치(100)는 도 1의 테스트 장치와 같이 단일 전송 라인 구성을 갖게 된다. 이 때 제2저항(116)과 입력 전송 라인(101)의 연결이 이루어지지 않아 전체 저항은 50Ω이 되어 반도체 디바이스(30)와 임피던스 매칭이 이루어진다. First, when testing the semiconductor device 30 having an impedance value of 50 Hz, the control signal generator 120 generates a control signal “LOW”. According to the control signal "LOW", the first switch 111 is turned off, the second switch 112 is turned on, and the third switch 113 is turned off. Accordingly, since the output transmission line 102 between the contact point of the connection line 103 and the output transmission line 102 and the connection medium means 20 is broken, the semiconductor device test apparatus 100 is similar to the test apparatus of FIG. 1. It will have a single transmission line configuration. At this time, since the second resistor 116 is not connected to the input transmission line 101, the total resistance is 50 kΩ, and impedance matching is performed with the semiconductor device 30.

이 경우 테스트 신호가 드라이버(130)에서 입력 전송 라인(101)을 통하여 반도체 디바이스(30)에 테스트 신호가 전달되고, 반도체 디바이스(30)에서 응답 신호가 입력 전송 라인(101) 및 연결 라인(103)을 통하여 비교기(140)로 전송되며 비교기(140)에 의해 응답 신호와 테스트 신호가 비교되어 반도체 디바이스(30)의 전기적 오류가 검사된다.In this case, the test signal is transmitted from the driver 130 to the semiconductor device 30 through the input transmission line 101, and the response signal from the semiconductor device 30 is the input transmission line 101 and the connection line 103. Is transmitted to the comparator 140 and the response signal and the test signal are compared by the comparator 140 to check the electrical error of the semiconductor device 30.

그리고 임피던스 값이 25Ω인 반도체 디바이스(30)를 테스트할 경우 제어 신호 발생부(120)에서 제어신호 "HIGH"를 발생시킨다. 제어신호 "HIGH"에 따라 제1스위치(111)가 온 상태가 되고, 제2스위치(112)가 오프 상태가 되며 제3스위치(113)를 온 상태가 된다. 이에 따라 연결 라인(103)이 입력 전송 라인(101)과 출력 전송 라인(102)을 연결시키지 않으므로 반도체 디바이스 테스트 장치(100)는 도 2의 테스트 장치와 같이 이중 전송 라인의 구성을 갖게 된다. 이 때 제2저항(116)과 입력 전송 라인(101)의 연결이 이루어지고 제1저항(115)이 연결되어 있으므로 병렬 연결 이 되어 신호 전송 라인의 임피던스는 25Ω이 된다. 이에 따라 반도체 디바이스(30)와 임피던스 매칭이 이루어진다.When the semiconductor device 30 having the impedance value of 25 GHz is tested, the control signal generator 120 generates the control signal "HIGH". According to the control signal "HIGH", the first switch 111 is turned on, the second switch 112 is turned off, and the third switch 113 is turned on. Accordingly, since the connection line 103 does not connect the input transmission line 101 and the output transmission line 102, the semiconductor device test apparatus 100 has a configuration of a dual transmission line like the test apparatus of FIG. 2. At this time, since the second resistor 116 and the input transmission line 101 are connected and the first resistor 115 is connected, the impedance of the signal transmission line is 25 kV in parallel. As a result, impedance matching is performed with the semiconductor device 30.

이 경우 테스트 신호가 드라이버(130)에서 입력 전송 라인(101)을 통하여 반도체 디바이스(30)에 테스트 신호가 전달되고 반도체 디바이스(30)에서 응답 신호가 출력 전송 라인(102)을 통하여 비교기(140)로 전송되며 비교기(140)에 의해 응답 신호와 테스트 신호가 비교되어 반도체 디바이스(30)의 전기적 오류가 검사된다.In this case, the test signal is transmitted from the driver 130 to the semiconductor device 30 through the input transmission line 101, and the response signal from the semiconductor device 30 is transmitted from the comparator 140 through the output transmission line 102. And a response signal and a test signal are compared by the comparator 140 to check an electrical error of the semiconductor device 30.

이상과 같이 본 발명의 반도체 디바이스 테스트 장치는 신호 전송 라인의 구성을 단일 전송 라인 구성이나 이중 전송 라인 구성으로 변경하는 것이 가능하기 때문에 임피던스 특성이 다른 두 종류의 반도체 디바이스에 대하여 정확한 테스트 결과를 얻을 수 있다. 따라서 반도체 디바이스의 임피던스 특성에 따라 요구되는 테스트 장치의 수가 감소되어 설비비용이 저감될 수 있다.As described above, the semiconductor device test apparatus of the present invention can change the configuration of the signal transmission line into a single transmission line configuration or a dual transmission line configuration, so that accurate test results can be obtained for two types of semiconductor devices having different impedance characteristics. have. Therefore, the number of test apparatuses required according to the impedance characteristics of the semiconductor device may be reduced, thereby reducing the installation cost.

Claims (2)

반도체 디바이스에 연결되어 반도체 디바이스의 전기적 특성을 테스트하는 테스트 장치로서,A test apparatus connected to a semiconductor device to test electrical characteristics of the semiconductor device, 테스트 신호를 발생하는 드라이버;A driver for generating a test signal; 상기 드라이버와 상기 반도체 디바이스를 연결하는 입력 전송 라인;An input transmission line connecting the driver and the semiconductor device; 상기 반도체 디바이스로부터 출력되는 응답 신호와 상기 테스트 신호를 비교하는 비교기;A comparator for comparing the test signal with the response signal output from the semiconductor device; 상기 비교기와 상기 반도체 디바이스를 연결하는 출력 전송 라인; An output transmission line connecting the comparator and the semiconductor device; 제어 신호를 발생하는 제어 신호 발생부; 및A control signal generator for generating a control signal; And 상기 제어 신호 발생부에서 발생한 제어 신호에 의해 상기 입력 전송 라인과 상기 출력 전송 라인간을 접속 또는 차단하거나 상기 출력 전송 라인과 상기 비교기의 연결을 유지한 상태로 상기 출력 전송 라인과 상기 반도체 디바이스간을 접속 또는 차단하는 스위칭부;Between the output transmission line and the semiconductor device while the input transmission line and the output transmission line are connected or disconnected or the connection between the output transmission line and the comparator is maintained by a control signal generated by the control signal generator. A switching unit for connecting or disconnecting; 를 포함하는 것을 특징으로 하는 변경 가능한 신호 전송 라인 구조를 갖는 반도체 디바이스 테스트 장치.Semiconductor device test apparatus having a variable signal transmission line structure comprising a. 제1항에 있어서, 상기 스위칭부는 상기 출력 전송 라인 상에 형성된 제3스위치, 일측이 상기 비교기와 상기 제3스위치 사이의 상기 출력 전송 라인에 연결되고 타측이 상기 드라이버와 반도체 디바이스 사이의 상기 입력 전송 라인에 연결되는 제2스위치, 일측이 접지되고 타측이 상기 제2스위치와의 접점과 상기 비교기 사이의 상기 출력 전송 라인에 연결된 제1저항, 일측이 접지되고 타측이 상기 제2스위치와의 접점과 상기 드라이버 사이의 상기 입력 전송 라인에 연결된 제 2저항 및 상기 제2저항과 상기 입력 전송 라인을 전기적으로 접속 또는 차단하는 제1스위치를 포함하는 것을 특징으로 하는 변경 가능한 신호 전송 라인 구조를 갖는 반도체 디바이스 테스트 장치.The semiconductor device of claim 1, wherein the switching unit comprises: a third switch formed on the output transmission line, one side of which is connected to the output transmission line between the comparator and the third switch and the other side of the input transmission between the driver and the semiconductor device A second switch connected to the line, one side of which is grounded and the other side of which is connected to the output transmission line between the contact with the second switch and the comparator, one side of which is grounded and the other side of the contact with the second switch And a second switch connected to the input transmission line between the driver and a first switch for electrically connecting or disconnecting the second resistor and the input transmission line. Testing device.
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