KR20060100274A - 반도체 장치 및 그의 설계 방법 - Google Patents

반도체 장치 및 그의 설계 방법 Download PDF

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KR20060100274A
KR20060100274A KR1020060024034A KR20060024034A KR20060100274A KR 20060100274 A KR20060100274 A KR 20060100274A KR 1020060024034 A KR1020060024034 A KR 1020060024034A KR 20060024034 A KR20060024034 A KR 20060024034A KR 20060100274 A KR20060100274 A KR 20060100274A
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스미오 고이와
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세이코 인스트루 가부시키가이샤
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Abstract

본 발명은 반도체 장치의 성능의 저하 및 제조 비용의 증가 없이 정전기 방전에 대한 높은 내구성을 갖는 반도체 정전기 방전 방지 장치를 제공한다. 도체들이 반도체 기판 상에 형성된 반도체 회로 상에 배치되고, 도체들의 일부는 전원선에 접속되며, 도체들의 나머지는 접지선에 접속되어, 에어 방전 모델(air discharge model)에서의 정전기 방전에 대한 내구성을 향상시킨다. 또한, 반도체 회로에 대한 도체들의 면적비는 40% 이상으로 설정되며, 그것에 의해 뛰어난 효율성을 갖는 반도체 정전기 방전 방지 장치를 형성한다.

Description

반도체 장치 및 그의 설계 방법{SEMICONDUCTOR DEVICE AND DESIGNING METHOD FOR THE SAME}
도 1은 본 발명의 정전기 방전 검출 수단을 포함하는 반도체 장치의 제1 실시예를 도시하는 개략적인 평면도이다.
도 2는 도 1의 선 A-A를 따르는 반도체 장치의 단면도이다.
도 3은 정전기 방전 테스트 시에 반도체 장치의 제1 실시예의 개략도이다.
도 4는 반도체 장치의 에어 방전 모델에서의 정전기 방전에 대한 내구성 및 도체의 면적비 사이의 관계를 도시하는 그래프이다.
도 5는 반도체 장치의 에어 방전 모델에서의 정전기 방전에 대한 내구성 대 면적비의 극성 의존성을 도시하는 그래프이다.
도 6은 종래의 정전기 방전 검출 수단을 포함하는 반도체 장치를 도시하는 단면도이다.
도 7은 에어 방전 모델의 정전기 방전 측정 등가 회로의 간략화한 도면이다.
도 8은 IEC 표준에서의 에어 방전 모델의 레벨에 대한 테이블이다.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 반도체 기판 2 : 다결정 실리콘
3a, 3b : 확산층 4a, 4b, 4c : 콘택트
5a, 5b, 5c : 배선 6a : 도체
7, 7a, 7b : MOS 트랜지스터
본 발명은 정전기 방전(ESD) 방지 수단을 갖는 반도체 장치, 특히 CMOS 회로에 적용되는 정전기 방전 방지 수단을 갖는 반도체 장치에 관한 것이다.
반도체 장치를 구성하는 반도체 회로내에 포함되는 트랜지스터와 같은 반도체 소자는 종종 정전기 방전 현상으로 심각하게 손상된다. 반도체 회로에 노출된 정전기 방전의 주요인은 인체("인체 모델(human body model)", 약어로 HBM)이며, 인체로부터의 방전은 반도체 회로에 대해 약 100 나노초 동안 수 암페어의 피크를 갖는 전류를 생성한다.
방전의 제2 요인으로는 금속 물체("기기 모델(machine model)", 약어로 MM)로서, 이 요인은 상승 시간이 HBM에서의 정전기 방전의 것보다 현저히 큰 과도 현상(transient)을 유도할 확률이 높다.
제3 요인으로는 "충전 장치 모델(charge device model; CDM)"로 인한 것이다. 이 모델에서, 반도체 회로내에 포함된 반도체 소자 등은 충전된다. 반도체 장치의 정전기 방전을 방지하기 위하여는, 방전을 유발하는 충전된 전기는 접지로 방전되어야 한다.
빠른 동작 속도, 낮은 동작 전압, 높은 패키징 밀도 및 낮은 가격에 대한 요 구로 인하여 모든 장치들은 그 체적을 감소해야 하므로, 반도체 회로의 정전기 방전 현상으로부터의 보호는 더욱 중요해지고 있다.
도 6을 참조하여 종래의 정전기 방전 방지 수단을 포함하는 반도체 장치에 대해 설명된다. 도 6은 종래의 정전기 방전 방지 수단(예를 들면, JP 5-180899호 참조)을 포함하는 반도체 장치를 도시한다.
도 6에서, 금속-산화물 반도체(MOS)의 반도체 회로에서 채용되는 가장 공통적인 방지 수단으로는 반도체 기판(110) 상에 형성된 NMOS 트랜지스터(117)와 관련된 기생 바이폴러 트랜지스터이다. NMOS 트랜지스터(117)의 드레인(112)은 보호될, 반도체 장치내에 포함되는, 반도체 회로(121)에 접속된 입력/출력 단자(120)에 접속되며, 그것의 소스(113) 및 게이트(111)는 접지된다. 보호 레벨 또는 파괴 임계값은 NMOS 트랜지스터(117)의 게이트(111) 아래의 드레인(112)으로부터 소스(113)까지의 NMOS 트랜지스터(117)의 게이트 길이를 변화시킴에 의해 설정될 수 있다. 스트레스 상태에서는, NMOS 트랜지스터(117)의 기생 바이폴러 트랜지스터는 보호될 입력/출력 단자(120)와 접지선(118)(접지) 사이에 주 전류 도전 경로를 제공한다. 기생 바이폴러 트랜지스터는 그라운드 스트레스 이벤트(ground stress event)의 극성이 포지티브인 경우 스냅백(snapback) 영역에서 동작하며, 극성이 네가티브인 경우 다이오드의 순방향-바이어스 조건에서 동작한다. 특히, 기생 바이폴러 트랜지스터의 스냅백 영역 및 순방향 바이어스 특성이 통상적으로 동작하는 한, 입력/출력 단자(120)에 인가되는 정전기 방전 스트레스가 방전되며, 따라서, 반도체 회로(121)는 파괴되지 않는다. 스냅백 영역 또는 순방향 바이어스 조건에 서의 기생 바이폴러 트랜지스터의 통상 동작이 입력/출력 단자(120)에 인가된 정전기 방전 스트레스의 방전을 보장하므로, 반도체 회로(121)의 절연파괴가 발생하지 않는다.
스냅백 조건 하에서 기생 바이폴러 트랜지스터로서 동작하는 NMOS 보호 장치의 주 절연파괴 메카니즘은 제2 절연파괴의 시작이다. 제2 절연파괴는 임펙트 이온화 전류의 감소가 케리어의 열 생성에 의해 취소될 때 장치내의 열적 런어웨이를 항상 유도하는 현상이다. 제2 절연파괴는 자기-가열의 결과로 인한 스트레스 하에 장치내에서 시작한다. 제2 절연파괴가 발생하는 NMOS 디바이스의 피크 온도는 스트레스 전류의 레벨과 함께 상승하는 것으로 알려져 있다.
종래 모델에서의 정전기 방전에 대한 기술이 간략히 전술되었고, 반도체 회로에 대한 정전기 방전 현상 및 방지 방법이 예를 들면 JP5-180899A 및"IEC standard, IEC-61000-4-2"에 기재되어 있다.
근년, 새로운 정전기 방전 모델이 주목받고 있다. 이 정전기 방전 모델은 "에어 방전 모델"로 칭하며, 이러한 절연파괴 모델은 충전된 본체에서 IC 패키지까지의 직접 방전에 의해 야기된 정전기 절연파괴이다.
도 7은 에어 방전 모델에 대한 정전기 방전 측정 등가 회로의 간략도이다. 도 7에서, 스위치(101)가 온이고 스위치(102)가 오프인 경우, 정전기는 전원(100)으로부터 저항(103)을 통해 커패시턴스(105)로 충전된다. 스위치(101)를 오프로 하고 스위치(102)를 온으로 함에 의해, 커패시턴스(105)내에 충전된 정전기가 저항(104)을 통해 내부에 반도체 회로를 구현하는 회로 보드(106)에 인가된다. 이러한 모델의 측정 방법이 "IEC standard, IEC-61000-4-2"에 기재되어 있다.
도 8은 IEC에서의 에어 방전 모델의 표준을 도시한다. 시중의 레벨 4의 정전기 방전 내구성에 대한 요구로 정전기 방전 방지 소자의 중요성이 증가하고 있다.
상술한 종래 기술의 반도체 장치는 이하의 문제점을 가진다. HBM 모델, MM 모델, CDM 모델에서의 정전기 방전 방지는 JP 5-180899 A 및 "IEC standard, IEC-61000-4-2"에 개시된 방법에 의해 구현될 수 있다. 그러나, 에어 방전 모델에 대처하는 방법이 불충분하여 시중의 레벨 4의 강도에 대한 요구에 부응하기가 용이하지 않다.
정전기 방전 방지 소자의 면적을 넓히는 것이 상술한 문제점을 해결할 수는 있지만, 정전기 방전 방지 소자가 커지고 칩의 면적 증가하게 되면 또 다른 문제를 초래할 수 있다.
저항과 같은 수동 소자, 코일 및 커패시턴스를 정전기 방전 방지 소자에 접속시키는 것이 높은 정전기 방전 전압을 이끌어낼 수 있지만, 칩 면적이 증가할 가능성이 있을 뿐만 아니라 반도체 장치의 성능을 저하시키게 되는 CR 시정수의 감소를 초래할 수 있다.
또한, 에어 방전 모델에서의 정전기 방전 스트레스는 입력/출력 단자에만 인가되는 것이 아니라 칩 내부의 반도체 회로(121)에 직접 인가될 수 있다. 이때, 종래 기술에 따른 방법으로는 입력/출력 단자에 대한 정전기 방전 스트레스의 인가에 대해서는 대응하지만, 칩의 내부 반도체 회로(121)에 직접 인가되는 정전기 방 전 스트레스에 대해서는 응하지 않는다는 문제점이 발생한다.
본 발명은 상술한 바와 같은 점들에 비추어 이루어졌다. 본 발명의 목적은 제조 비용의 상승이나 반도체 장치의 성능의 저하 없이 에어 정전기 방전을 방지하는 정전기 방전 방지 수단을 포함하는 반도체 장치를 제공하는 것이다.
상술한 문제점을 해결하기 위해, 본 발명은 아래의 수단을 채택하고 있다.
(1) 반도체 기판 상에 제공되는 반도체 회로; 및 상기 반도체 회로 상에 배치되어, 상기 반도체 회로 상에 배치된 도체의 총 면적 대 상기 반도체 회로에 의해 점유되는 칩의 면적의 비가 40% 이상인 정전기 방전 방지용 도체들을 포함하는 반도체 장치.
(2) 도체들이 금속으로 만들어지는 정전기 방전 방지 수단을 포함하는 (1)에 따르는 반도체 장치.
(3) 상기 도체들 중 일부는 전원선에 접속되고, 상기 도체들의 나머지는 접지선에 접속되는, 정전기 방전 방지 수단을 포함하는 (1)에 따르는 반도체 장치.
(4) 반도체 기판 상에 형성된 반도체 회로 상에, 정전기 방전 절연파괴로부터 반도체 회로에 포함되는 반도체 소자를 보호하는 복수의 도체를 제공하는 단계; 상기 도체들의 일부를 VDD 보호 도체들로 사용하기 위해 상기 도체들의 일부를 전원선에 접속하고, 상기 전원선에 접속되지 않은 보호 도체들을 GND 보호 도체들로 사용하기 위해 상기 보호 도체들을 접지선에 접속하는 단계; 및 상기 VDD 보호 도 체들의 총 면적 대 상기 GND 도체들의 총 면적의 비를 조정하여 ESD에 대한 내구성을 결정하는 단계를 포함하는 반도체 장치의 설계 방법.
본 발명에 따르는 정전기 방전 방지 수단을 포함하는 반도체 장치에서, 반도체 기판 상에 반도체 장치로 이루어진 반도체 회로 상에 도체를 배치하면 에어 방전 모델에서의 정전기 방전 스트레스가 도체에 인가되어, 반도체 회로로의 정전기 방전 스트레스의 인가를 방지하고, 칩 면적의 증가나 반도체 장치의 성능의 저하 없이 정전기 방전 강도를 향상시킬 수 있다. 본 발명에 따르는 정전기 방전 방지 수단을 포함하는 반도체 장치에서, 배선용 금속을 도체와 동일한 금속을 사용하면 제조 단계의 증가를 방지할 수 있다.
또한, 반도체 장치의 정전기 방전 방지 능력에 따라 최적의 선에 도체가 접속됨으로써, 정전기 방지에 대한 양호한 오버로드 내구성을 갖는 정전기 방전 방지 수단을 포함하는 반도체 장치를 구성할 수 있게 된다.
또한, 반도체 장치의 정전기 방전 방지 능력에 따라 최적의 선에 도체를 접속하면, 충분한 정전기 방전 강도를 갖는 정전기 방전 방지 수단을 포함하는 반도체 장치를 구성할 수 있다.
칩(반도체 기판) 상에 배치된 반도체 회로 상에 배치된 도체들의 면적 대 칩(반도체 기판)의 면적의 비가 40% 이상이면, 충분한 효율을 갖는 정전기 방전 방지 수단을 포함하는 반도체 장치를 제공할 수 있을 뿐만 아니라 도체의 안정적인 제조가 가능하게 된다.
상술한 바와 같이, 본 발명에 따르면, 고성능 정전기 방전 방지 수단을 구비 한 반도체 장치가 제조 비용의 상승 없이 실현될 수 있다.
이하 본 발명의 실시예를 설명한다.
도 1은 본 발명의 정전기 방전 검출 수단을 포함하는 반도체 장치의 제1 실시예를 도시하는 개략적인 평면도이다. 도 2는 도 1에 도시된 선 A-A에 의해 나타나는 평면으로부터 볼 때 반도체 장치의 개략적인 단면도이다. 이 도면에서, MOS 트랜지스터(7)의 게이터에 접속되는 배선 및 콘택트는 생략된다.
도 1 및 도 2에서, 반도체 장치 예컨대, MOS 트랜지스터(7)는 반도체 기판(1) 상에 예컨대, 고유저항이 1 Ω㎝ 내지 20 Ω㎝인 불순물 농도를 갖는 반도체 기판(1) 상에 형성되고, MOS 트랜지스터(7)는 소스로서 역할을 하는 확산층(3a), 드레인으로서 역할을 하는 확산층(3b), 및 게이트로서 역할을 하는 다결정 실리콘(2)으로 구성된다. 확산층들(3a, 3b)과 다결정 실리콘(2)에 접속되는 배선들(5a, 5b, 5c)은 예를 들면, 스파이크를 방지하기 위해 실리콘이 첨가되는 알루미늄으로 형성되고, 콘택트들(4a, 4b, 4c)을 통해 확산층들(3a, 3b)과 다결정 실리콘(2)에 접속된다. MOS 트랜지스터(7) 상에는, 예를 들면, 스파이크를 방지하기 위해 실리콘이 첨가되는 알루미늄으로 형성된 도체(6a)가 설계 규정에 의해 정해진 최소 치수보다 큰 공간을 갖도록 배선(5a)에 대해서 배치된다. 이 때, 배선들(5a, 5b, 5c)과 도체(6a)의 동시 형성이 추가의 제조 단계들을 방지할 수 있다.
이하 도 7에 도시된 에어 방전 모델의 정전기 방전 테스트가 상술한 구성을 갖는 본 발명의 정전기 방전 방지 수단을 포함하는 반도체 장치를 사용하여 실행될 때의 현상을, 예를 들어, 도 3에 도시된 2개의 MOS 트랜지스터(7a, 7b)를 포함하는 반도체 회로를 참조하면서 설명한다.
도 3에서는, 본 발명과 직접적으로 관계가 없는 반도체 회로의 입/출력 단자를 생략한다. 정전기 방전 테스트가 실행되었을 때, 정전기 방전 스트레스(stress)가 반도체 회로에 인가된다. 반도체 회로에 인가되는 에어 방전으로 인한 정전기 방전 스트레스는 입/출력 단자의 배선에 가해질 뿐만 아니라 입/출력 단자에 접속되지 않은 반도체 회로의 배선들에도 인가될 수 있다. 입/출력 단자에 인가되는 정전기 방전 스트레스는 HBM 모델이나 MM 모델에서와 같이, 입/출력 단자에 접속되는 종래 기술의 정전기 방전 방지 소자를 통해 이완(release)된다. 한편, 입/출력 단자를 통하지 않고 반도체 회로의 배선들에 인가되는 정전기 방전 스트레스는 도체들(6a, 6b, 6c, 6d)에 의해 흡수되고, 접지선(8)과 전원선(9)으로 이완된다. 상기로부터, 도체들(6a∼6d)을 통해 접지선(8)이나 전원선(9)으로, 입/출력 단자와 다른 부분들에 인가되는 정전기 방전 스트레스의 이완은 MOS 트랜지스터(7a, 7b)로의 정전기 방전 스트레스의 인가를 방지하여, 에어 방전 모델에서의 정전기 방전 스트레스에 대한 내구성을 충분하게 한다. 이 때, 입/출력 단자와 다른 부분들에 인가되는 모든 정전기 방전 스트레스가 도체들(6a∼6d)에 인가되지 않고, 거기에 인가되는 스트레스의 양은 반도체 회로에 대한 도체들의 면적비에 의해 결정된다. 도 4는 칩 면적에 대한 도체(6)의 면적비와 에어 방전 모델에서의 정전기 방전에 대한 내구성 사이의 관계를 도시한다. 도 4에서, 도체의 면적비를 40% 이상으로 설정하면 정전기 방전에 대한 안정적이고 높은 내구성을 얻을 수 있게 하는 것이 관측될 수 있다. 도체의 면적비를 40% 이상으로 설정함으로써, 칩에 인가되 는 대부분의 정전기 방전 스트레스가 도체(6)에 인가되어, 반도체 기판(1) 상에 형성된 MOS 트랜지스터(7)에 정전기 방전 스트레스가 인가되는 것을 방지하고, 구체적으로 도체(6)를 패터닝하는 에칭 시에도 도체(6)를 형성하는 단계에 로딩(loading) 효과를 얻을 수 있게 한다.
또한, 본 발명의 정전기 방전 방지 수단을 포함하는 반도체 장치는 접지선(8)에 접속되는 도체(6)와 전원선(9)에 접속되는 도체(6)를 포함하기 때문에, 반도체 장치는 에어 방전 모델에서의 정전기 방전에 대한 내구성을 제어할 수 있다. 도 5는 본 발명의 정전기 방전 방지 수단을 포함하는 반도체 장치에서 에어 방전 모델에서의 정전기 방전에 대한 내구성의 극성 의존도를 도시하는 그래프이다. 도 5를 참조하여, 이하 본 발명의 정전기 방전 방지 수단을 포함하는 반도체 장치가 정전기 방전에 대한 내구성을 제어할 수 있는 이유를 설명한다.
도체(6)에 전원선(9)만 접속하면 양극성의 정전기 방전 스트레스와 전원선(9) 사이의 전위차가 음극성의 정전기 방전 스트레스와 전원선(9) 사이의 전위차보다 작게 되고, 그에 따라 음극성 정전기 방전 스트레스에 의해 유도되는 전류가 양극성 정전기 방전 스트레스에 의해 유도되는 전류보다 흐르기 쉽게 된다. 따라서, 음극성의 정전기 방전에 대한 내구성이 양극성의 정전기 방전에 대한 내구성보다 더 커진다. 도체(6)가 접지선(8) 또는 전원선(9) 중 어느 하나에 접속되는 경우에, 정전기 방전에 대한 내구성은 도체(6)에 접속된 선들의 전위에 의존하여 변화된다. 따라서, 반도체 회로의 설계 시에, 반도체 장치의 정전기 방전에 대한 내구성을 고려하여, 도체(6)가 접지선(8) 또는 전원선(9)에 접속될지를 선택하는 것이 필요하였다. 그러나, 본 발명에서는, 반도체 장치의 정전기 방전에 대한 내구성을 고려하여, 도체(6)에 접속되는 전원선과 접지선의 비에 의해 에어 방전 모델에서의 정전기 방전에 대한 오버로드 내구성의 극성 의존도를 제어할 수 있다.
본 발명의 제1 실시예에서는, 반도체 기판 상에 형성된 반도체 장치로서 MOS 트랜지스터(7)가 형성되는 경우에 대해 설명하였다. 그러나, 반도체 장치로서 바이폴라 트랜지스터를 형성하는 경우에도 MOS 트랜지스터(7)를 형성하는 경우와 유사한 효과를 얻을 수 있다. 또한, 반도체 기판 상에 형성되는 반도체 장치의 종류 및 존재는 본 발명의 본질에 전혀 영향을 주지 않는다.
또한, 본 발명의 제1 실시예에서는, 도체를 형성하는 금속이 실리콘이 첨가된 알루미늄인 경우에 대해 설명하였다. 그러나, 다른 금속의 도체를 형성하는 경우에도 실리콘이 첨가되는 알루미늄의 도체를 형성하는 경우와 유사한 효과를 얻을 수 있다. 또한, 도체를 형성하는 금속의 종류는 본 발명의 본질에 전혀 영향을 주지 않는다.
이상 설명한 바와 같이, 본 발명에 의하면, 제조 비용의 상승이나 반도체 장치의 성능의 저하 없이 에어 정전기 방전을 방지하는 정전기 방전 방지 수단을 포함하는 반도체 장치를 얻을 수 있다.

Claims (5)

  1. 반도체 기판 상에 제공되는 반도체 회로; 및
    상기 반도체 회로 상에 배치되어, 상기 반도체 회로 상에 배치된 도체의 총 면적 대 상기 반도체 회로에 의해 점유되는 칩의 면적의 비가 40% 이상인 정전기 방전 방지용 도체들을 포함하는, 반도체 장치.
  2. 제1항에 있어서, 상기 도체들은 금속으로 만들어지는, 반도체 장치.
  3. 제2항에 있어서, 상기 금속은 상기 반도체 회로의 배선에 사용하는 금속과 동시에 형성되는, 반도체 장치.
  4. 제1항에 있어서, 상기 도체들 중 일부는 전원선에 접속되고, 상기 도체들의 나머지는 접지선에 접속되는, 반도체 장치.
  5. 반도체 기판 상에 형성된 반도체 회로 상에, 정전기 방전 절연파괴로부터 반도체 회로에 포함되는 반도체 소자를 보호하는 복수의 도체를 제공하는 단계;
    상기 도체들의 일부를 VDD 보호 도체들로서 사용하기 위해 상기 도체들의 상기 일부를 전원선에 접속하고, 상기 전원선에 접속되지 않은 보호 도체들을 GND 보호 도체들로서 사용하기 위해 상기 보호 도체들을 접지선에 접속하는 단계; 및
    ESD에 대한 내구성을 결정하기 위하여 상기 VDD 보호 도체들의 총 면적 대 상기 GND 보호 도체들의 총 면적의 비를 조정하는 단계를 포함하는, 반도체 장치의 설계 방법.
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