KR20060096868A - 다중 몰딩에 의한 적층형 반도체 패키지 및 그 제조방법 - Google Patents

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KR20060096868A
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Abstract

적층형 반도체 패키지에 있어서 연결 부분에 스트레스가 집중되어 반도체 패키지가 손상되는 문제점을 해결할 수 있는 다중 몰딩에 의한 적층형 반도체 패키지 및 그 제조방법에 관해 개시한다. 이를 위해 본 발명은 적층되는 반도체 패키지들이 다중으로 몰딩됨으로 인하여 적층된 반도체 패키지들이 봉지수지를 통해 서로 결합되게 함으로써 스트레스가 연결부분에 집중되는 것을 전체적으로 균일하게 분포되도록 한다.
적층형 반도체 패키지, 다중 몰딩, 스트레스.

Description

다중 몰딩에 의한 적층형 반도체 패키지 및 그 제조방법{Stack type semiconductor package having a multiple molding process and manufacturing method thereof}
도 1은 종래 기술에 의한 적층형 반도체 패키지의 단면도이다.
도 2 내지 도 10은 본 발명의 제1 실시예에 따른 다중 몰딩에 의한 적층형 반도체 패키지 제조방법을 설명하기 위해 도시한 단면도들이다.
도 11 및 도 12는 본 발명의 제2 실시예에 따른 다중 몰딩에 의한 적층형 반도체 패키지 제조방법을 설명하기 위해 도시한 단면도들이다.
도 13 내지 도 18은 본 발명의 제3 실시예에 따른 다중 몰딩에 의한 적층형 반도체 패키지 제조방법을 설명하기 위해 도시한 단면도들이다.
도 19 및 내지 23은 본 발명의 제4 실시예에 따른 다중 몰딩에 의한 적층형 반도체 패키지 제조방법을 설명하기 위해 도시한 단면도들이다.
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 더욱 상세하게는 반도체 패키지의 물리적 강도를 더욱 높일 수 있는 수직 적층형 반도체 패키지의 구조 및 그 제조방법에 관한 것이다.
반도체 소자의 응용분야가 다양해짐에 따라, 반도체 칩을 보호해 주면서 그 기능을 외부로 확장시키는 반도체 패키지의 중요성이 날로 커지고 있다. 이에 따라 다양한 모양과 특성을 지닌 반도체 패키지들이 등장하고 있다.
이러한 반도체 패키지 중에서 적층형 반도체 반도체는 메모리 용량을 늘리기 위해 두개의 반도체 패키지를 수직으로 쌓아 일체형으로 만듦으로써 그 용량을 2배 혹은 그 이상으로 늘리는 반도체 패키지를 말한다. 이러한 적층형 반도체 패키지는 현재 대용량 서버 및 네트웍 응용분야에서 시장이 형성되어 점차 확대되고 있다.
도 1은 종래 기술에 의한 적층형 반도체 패키지의 단면도이다.
도 1을 참조하면, 제1 다이 패드(22) 위에 제1 반도체 칩(26)을 탑재한 후, 제1 와이어로 제1 반도체 칩(26)과 내부리드(24)를 연결시킨 후, 제1 봉지수지(30)로 몰딩한 제1 반도체 패키지(20)가 있다. 그리고 상기 제1 반도체 패키지(20) 위에는 제2 다이 패드(42) 위에 제2 반도체 칩(46)을 탑재한 후, 제2 와이어(48)로 제2 반도체 칩(46)과 내부리드(44)를 연결시킨 후, 제1 봉지수지(50)로 몰딩한 제1 반도체 패키지(20)가 있다. 이러한 제1 및 제2 반도체 패키지(20, 40)는 도전성 접착제 혹은 솔더(34) 등에 의해 서로 전기적으로 연결되어 하나의 적층형 반도체 패키지로서 동작한다.
그러나 종래 기술에 의한 적층형 반도체 패키지(10)는 연결부분(A)에서 외부 환경 및 조건이 변화될 때에 스트레스가 집중되어 적층형 반도체 패키지(10)가 쉽 게 파손되는 문제점이 있다. 이러한 문제는 외부의 환경을 저온과 고온으로 반복적으로 변화시키면서 반도체 패키지의 물리적 상태를 점검하는 신뢰도 검사인 온도변화 검사(Temperature cycle test)에서 쉽게 검증되고 있다.
본 발명이 이루고자 하는 기술적 과제는 상술한 문제점들을 해결할 수 있도록 적층형 반도체 패키지의 연결부분에 집중되는 스트레스를 분산시킴으로 말미암아 쉽게 파손되지 않는 다중 몰딩에 의한 적층형 반도체 패키지를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상술한 문제점들을 해결할 수 있도록 적층형 반도체 패키지의 연결부분에 집중되는 스트레스를 분산시킴으로 말미암아 쉽게 파손되지 않는 다중 몰딩에 의한 적층형 반도체 패키지의 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위해 본 발명에 의한 본 발명의 제1 및 제2 실시예에 의한 다중 몰딩에 의한 적층형 반도체 패키지는, ① 내부에 제1 리드프레임, 제1 반도체 칩, 제1 와이어 및 제1 봉지수지를 포함하는 제1 반도체 패키지와, ② 상기 제1 반도체 패키지 상부에 적층되며, 내부에 제2 리드프레임, 제2 반도체 칩, 제2 와이어 및 상기 제1 봉지수지와 함께 다중 몰딩되는 제2 봉지수지를 포함하여 상기 제1 반도체 패키지와 봉지수지를 통해 서로 결합된 형태를 갖는 제2 반도체 패키지를 구비하는 것을 특징으로 한다.
이때, 상기 제2 반도체 패키지의 제2 리드프레임은 상기 제1 반도체 패키지의 제1 리드프레임과 동일 형태인 것이 적합하다.
바람직하게는, 상기 제1 및 제2 리드프레임은 상기 제1 및 제2 반도체 칩과 제1 및 제2 와이어로 연결되는 제1 리드와, 상기 제1 리드와 연결되고 상부로 연장되어 적층된 반도체 패키지들을 전기적으로 서로 연결하는 역할을 수행하는 제2 리드를 구비하는 것이 적합하다.
본 발명의 바람직한 실시예에 의하면, 상기 다중 몰딩에 의한 적층형 반도체 패키지는, 상기 제2 반도체 패키지 상부에 적층되며 내부에 제3 리드프레임, 제3 반도체 칩, 제3 와이어 및 상기 제1 및 제2 봉지수지와 함께 다중 몰딩되는 제3 봉지수지를 포함하여 상기 제1 및 제2 반도체 패키지와 봉지수지를 통해 서로 결합된 형태를 갖는 제3 반도체 패키지를 더 구비할 수 있다.
상기 기술적 과제를 달성하기 위해 본 발명에 의한 본 발명의 제3 및 제4 실시예에 의한 다중 몰딩에 의한 적층형 반도체 패키지는, ① 내부에 공통 리드프레임, 제1 반도체 칩, 제1 와이어 및 제1 봉지수지를 포함하는 제1 반도체 패키지와, ② 상기 제1 반도체 패키지 상부에 적층되며, 내부에 제2 반도체 칩, 제2 와이어 및 상기 제1 봉지수지와 함께 다중 몰딩되는 제2 봉지수지를 포함하고 상기 제1 반도체 패키지와 봉지수지를 통해 서로 결합된 형태를 갖는 제2 반도체 패키지를 구비하는 것을 특징으로 한다.
바람직하게는, 상기 통합형 리드프레임은 상기 제1 반도체 칩과 제1 와이어로 연결되는 제1 리드와, 상기 제1 리드와 연결되어 상부로 연장되고 상기 제2 반 도체 칩과 제2 와이어로 연결되는 제2 리드를 포함하는 것이 적합하며, 상기 제1 반도체 패키지는 상기 제1 봉지수지 외부로 상기 제2 리드의 일부가 노출된 것이 적합하다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 제1 및 제2 실시예에 의한 다중 몰딩에 의한 적층형 반도체 패키지 제조방법은, 제1 리드프레임에 제1 반도체 칩을 탑재하는 단계와, 상기 제1 반도체 칩과 상기 제1 리드프레임을 제1 와이어로 연결하는 단계와, 상기 제1 와이어가 연결된 제1 리드프레임을 제1 봉지수지로 몰딩하여 제1 반도체 패키지를 만드는 단계와, 상기 제1 반도체 패키지 상부에 제2 리드프레임과 제2 반도체 칩을 탑재하는 단계와, 상기 제2 반도체 칩과 상기 리드프레임을 제2 와이어로 연결하는 단계와, 상기 제1 반도체 패키지, 상기 제2 리드프레임 및 제2 반도체 칩을 제2 봉지수지로 다중 몰딩하여 제2 반도체 패키지를 만들되, 상기 제1 및 제2 반도체 패키지는 봉지수지에 의하여 서로 결합되는 단계를 구비하는 것을 특징으로 한다.
여기서, 상기 제1 리드프레임은 상기 제1 와이어가 연결되는 제1 리드와, 상기 제1 리드와 연결되어 상부로 연장되고 제1 봉지수지 외부로 노출되는 제2 리드와, 상기 제1 리드 하부에 부착되어 상기 제1 반도체 칩이 탑재되는 테이프를 구비하는 것이 적합하고, 상기 제1 봉지수지를 몰딩하여 제1 반도체 패키지를 만드는 단계 후에, 상기 반도체 칩이 탑재되었던 테이프를 떼어내는 단계를 더 진행할 수 있다.
또한 본 발명의 바람직한 실시예에 의하면, 상기 제2 반도체 패키지 위에 상 기 제2 반도체 패키지와 동일한 구조의 제3 반도체 패키지를 형성하고 제3 봉지수지를 사용하여 다중 몰딩하는 단계를 더 진행할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 제3 실시예에 의한 다중 몰딩에 의한 적층형 반도체 패키지 제조방법은, 공통 리드프레임에 제1 반도체 칩을 탑재하는 단계와, 상기 제1 반도체 칩과 상기 공통 리드프레임의 제1 리드를 제1 와이어로 연결하는 단계와, 상기 제1 와이어가 연결된 리드프레임에 제1 봉지수지를 몰딩하여 제1 반도체 패키지를 만드는 단계와, 상기 제1 반도체 패키지의 노출된 제1 반도체 칩의 바닥면에 제2 반도체 칩을 탑재하는 단계와, 상기 제2 반도체 칩과 상기 공통 리드프레임의 제2 리드를 제2 와이어로 연결하는 단계와, 상기 제1 반도체 패키지, 제2 반도체 칩 및 제2 와이어를 제2 봉지수지로 다중 몰딩하여 제2 반도체 패키지를 만들되, 상기 제1 및 제2 반도체 패키지는 봉지수지에 의하여 서로 결합되는 단계를 구비하는 것을 특징으로 한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 제4 실시예에 의한 다중 몰딩에 의한 적층형 반도체 패키지 제조방법은, 공통 리드프레임에 제1 반도체 칩을 탑재하는 단계와, 상기 제1 반도체 칩과 상기 공통 리드프레임의 제1 리드를 제1 와이어로 연결하는 단계와, 상기 제1 와이어가 연결된 리드프레임에 제1 봉지수지를 몰딩하여 제1 반도체 패키지를 만드는 단계와, 상기 제1 반도체 패키지의 제1 봉지수지 위에 제2 반도체 칩을 탑재하는 단계와, 상기 제2 반도체 칩과 상기 공통 리드프레임의 제2 리드를 제2 와이어로 연결하는 단계와, 상기 제1 반도체 패키지, 제2 반도체 칩 및 제2 와이어를 제2 봉지수지로 다중 몰딩하여 제2 반도체 패키지 를 만들되, 상기 제1 및 제2 반도체 패키지는 봉지수지에 의하여 서로 결합되는 단계를 구비하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 상기 공통 리드프레임은 상기 제1 반도체 패키지의 제1 와이어와 연결되는 제1 리드와, 상기 제1 리드와 연결되어 상부로 연장되어 제2 반도체 패키지의 제2 와이어와 연결되는 제2 리드와, 상기 제1 리드에 부착되고 제1 반도체 칩이 탑재될 수 있는 테이프를 구비하는 것이 적합하고, 이때, 상기 제1 봉지수지를 몰딩하여 제1 반도체 패키지를 만드는 단계 후에 상기 제1 반도체 칩이 탑재되었던 테이프를 떼어내는 단계를 더 진행하는 것이 적합하다.
본 발명에 따르면, 다중 몰딩을 사용하여 적층형 반도체 패키지의 연결부분 뿐만 아니라 접합면 전체를 봉지수지를 사용하여 서로 결합시키기 때문에 반도체 패키지가 외부 환경의 변화에 의해 연결부분에서 스트레스가 집중되어 파손되는 문제를 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 아래의 상세한 설명에서 개시되는 실시예는 본 발명을 한정하려는 의미가 아니라, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게, 본 발명의 개시가 실시 가능한 형태로 완전해지도록 발명의 범주를 알려주기 위해 제공되는 것이다. 아래의 바람직한 실시예는 리드프레임을 갖는 반도체 패키지를 일 예로 설명하였으나, 이는 리드프레임 대신에 기판(substrate)을 기본 프레임으로 사용하는 BGA, CSP와 같은 반도체 패키지의 적층 구조에도 적용할 수 있다.
제1 실시예
도 2 내지 도 10은 본 발명의 제1 실시예에 의한 다중 몰딩에 의한 적층형 반도체 패키지 제조방법을 설명하기 위해 도시한 단면도들이다.
도 2를 참조하면, 도면에 도시된 것과 같은 "Z"자형의 제1 리드프레임(108)을 준비한다. 상기 제1 리드프레임(108)은 제1 반도체 패키지에서 사용되는 제1 와이어가 연결되는 제1 리드(104)를 포함한다. 또한 상기 제1 리드프레임(108)은 상기 제1 리드(104)와 연결되어 상부로 연장되고 제1 반도체 패키지가 몰딩된 후에도 일부가 외부로 노출되는 제2 리드(106)를 포함한다. 이러한 제2 리드(106)는 복수개의 반도체 패키지를 적층할 때에 각각의 반도체 패키지들이 전기적으로 연결되는 통로가 된다.
마지막으로 상기 제1 리드프레임(108)은, 상기 제1 리드(104) 하부에 부착되어 제1 반도체 칩이 탑재될 수 있는 영역을 마련해주는 테이프(140)를 포함한다. 상기 테이프(140)는 한 면이 UV 광 혹은 열에 의하여 접착 특성이 변화하는 물질이 도포되어 있는 것이 적합하고, 몰딩 공정이 끝나면 제1 반도체 패키지로부터 제거된다.
도 3 및 도 4를 참조하면, 상기 제1 리드프레임(108)의 테이프(140) 위에 제1 반도체 칩(110)을 탑재한다. 상기 제1 반도체 칩(110)은 메모리 기능을 수행하는 반도체 칩일 수 있으며, 적층에 의하여 용량이 늘어날 수 있는 특징이 있는 것이 적합하다. 그 후, 상기 제1 반도체 칩(110)의 본드 패드(미도시)와 상기 제1 리드(104)를 금선(gold wire)과 같은 와이어(110)를 사용하여 서로 연결한다.
본 실시예에서는 테이프를 사용하고, 와이어 본딩(wire bonding)을 수행하는 반도체 패키지를 바람직한 실시예로 설명하지만, 이는 테이프를 사용하지 않고 리드프레임에 칩 패드(chip pad)가 형성된 것으로 대체하여 사용할 수도 있고, 와이어 본딩 대신에 범프(bump)를 사용한 플립 칩(flip chip) 본딩 방식으로 변형하여 적용할 수도 있다.
도 5 및 도 6을 참조하면, 상기 결과물에 제1 봉지수지(sealing resin, 114), 예컨대 에폭시 몰드 컴파운드(Epoxy Mold Compound)를 사용한 몰딩 공정을 진행하여 제1 반도체 패키지(102)의 내부에 있는 제1 반도체 칩(110), 제1 와이어(112) 및 제1 리드프레임(108)의 일부를 밀봉한다. 이때 상기 몰딩 공정에 의하여 제1 리드(104)의 하부와, 제2 리드(106)의 상부는 제1 반도체 패키지(102) 외부로 노출된다. 그 후, 제1 반도체 칩(110)을 탑재하는데 사용되었던 테이프(140)를 상기 제1 반도체 패키지(102)로부터 떼어내어 제거한다.
도 7을 참조하면, 상기 제1 반도체 패키지(102) 위에 솔더 페이스트(paste)와 같은 도전성 접착수단을 사용하여 제2 리드프레임(124)을 연결한다. 상기 제2 리드프레임(124)은 제1 리드프레임(108)과 같이 제1 리드(120) 및 제2 리드(122)를 포함하고 있다. 상기 제2 리드프레임(124)이 탑재된 결과물에서 제1 봉지수지(114) 위에 제2 반도체 칩(116)을 에폭시(epoxy) 혹은 접착테이프와 같은 다이 접착수단을 사용하여 탑재한다. 그 후, 상기 제2 반도체 칩(116)의 본드 패드(미도시)와 제2 리드프레임(124)의 제1 리드(120)를 금선과 같은 제2 와이어(118)로 연결한다.
도 8을 참조하면, 상기 제2 와이어(118)가 연결된 결과물에 두 번째 몰딩 공 정을 진행한다. 즉 제2 봉지수지(126)로 제2 리드프레임(124), 제2 반도체 칩(116) 및 제2 와이어(118)를 밀봉시킨다. 이때, 제2 리드프레임(124)의 제2 리드(122)의 상부는 제2 봉지수지(126) 외부로 노출된다. 이에 따라, 추가로 제2 반도체 패키지(128) 위에 또 다른 반도체 패키지를 적층할 수 있는 구조가 된다.
기존에는 별도로 몰딩된 2개의 반도체 패키지를 서로 적층한 후, 리드프레임의 리드와 같은 연결 부분만을 솔더 등의 도전성 접착수단으로 접합시키기 때문에 연결부분에서 외부 환경 변화에 의한 스트레스가 집중되었다. 그러나, 본 발명은 제1 봉지수지(114)가 제2 봉지수지(126)와 함께 2회 연속 몰딩된다. 이 과정에서 제1 반도체 패키지(102)와 제2 반도체 패키지(128)는 제1 리드프레임의 제2 리드(106) 상부 및 제2 리드프레임(124)의 제1 리드(120) 하부의 연결부분 뿐만 아니라, 제1 반도체 패키지(102)의 상부와 제2 반도체 패키지(128)의 하부의 접합면 전체가 봉지수지(114, 126)로 서로 결합된다. 따라서 외부 환경에 의한 스트레스가 발생할 경우, 연결부분에 스트레스가 집중되지 않고, 제1 반도체 패키지(102) 및 제2 반도체 패키지(128)가 서로 접합되어 있는 접합면 전체에 균일하게 스트레스가 작용하기 때문에 적층형 반도체 패키지(100)가 쉽게 파손되는 문제를 억제할 수 있다.
도 9 및 도 10을 참조하면, 상기 도 8의 적층형 반도체 패키지(100) 위에 추가로 제3 리드프레임(130)을 연결하고, 제3 반도체 칩(132)을 다이 접착수단을 이용하여 탑재한 후, 제3 와이어(136)로 제3 반도체 칩(132)과 제3 리드프레임(130)을 서로 연결시킨다. 그 후 제3 봉지수지(138)로 상기 제3 와이어(136), 제3 반도 체 칩(132) 및 제3 리드프레임(130)을 밀봉시켜 3개의 반도체 패키지(102, 128, 142)가 수직으로 쌓여진 구조의 적층형 반도체 패키지(100A)를 만든다. 이에 따라 완성된 적층형 반도체 패키지(100A)에서 제1 봉지수지(114)는 3회, 제2 봉지수지(126)는 2회 연속 다중 몰딩 처리된다.
제2 실시예
도 11 및 도 12는 본 발명의 제2 실시예에 의한 다중 몰딩에 의한 적층형 반도체 패키지 제조방법을 설명하기 위해 도시한 단면도들이다.
도 11을 참조하면, 상술한 제1 실시예에서는 리드프레임의 형태가 "Z"자형 이였으나, 본 실시예에서는 도 11에 도시된 제1 리드프레임(208)과 같이 다른 형태로 변형이 가능하다. 상기 제1 리드프레임(208)에서 제1 리드(204)의 형태는 제1 반도체 칩(210)과 와이어 본딩이 가능한 구조이고, 제2 리드(206)의 형태는 상기 제1 리드(204)와 연결되어 상부로 연장이 가능하면, 여러 다른 형태로 변형할 수 있다.
도 12를 참조하면, 형태가 다른 제1 리드프레임(208)을 사용하여 상술한 제1 실시예와 동일한 제조방법에 따라 제1 반도체 패키지(202)를 만들고, 제2 봉지수지(226)를 사용한 다중 몰딩을 진행하여 제2 반도체 패키지(228)를 만들고, 제3 봉지수지(238)를 사용한 다중 몰딩을 진행하여 제3 반도체 패키지(242)를 만들어 3개의 반도체 패키지(202, 228, 242)가 수직으로 쌓여진 구조의 적층형 반도체 패키지(200A)를 만든다.
이어서 도 10 및 도 12를 참조하여, 본 발명의 제1 및 제2 실시예에 의한 적 층형 반도체 패키지(100A, 200A)의 구조를 설명한다.
본 발명의 제1 및 제2 실시예에 의한 적층형 반도체 패키지(100A, 200A)는, 내부에 제1 리드프레임, 제1 반도체 칩, 제1 와이어 및 제1 봉지수지를 포함하는 제1 반도체 패키지(102, 202)와, 상기 제1 반도체 패키지(102, 202) 상부에 적층되며, 내부에 제2 리드프레임, 제2 반도체 칩, 제2 와이어 및 상기 제1 봉지수지와 함께 다중 몰딩되는 제2 봉지수지를 포함하는 제2 반도체 패키지(128, 228)를 구비한다. 또한 필요에 따라 제2 반도체 패키지(128, 228) 상부에 또 다른 제3 반도체 패키지(142, 242)를 다중 몰딩 공정으로 더 만들 수 있다.
이때, 상기 제1 반도체 칩(110)과 제1 리드프레임(108)의 제1 리드(104)는 제1 반도체 패키지(102)를 만들 때 테이프(140)를 사용하기 때문에, 동일 평면에 존재하는 구조적 특징이 있다.
제3 실시예
도 13 내지 도 18은 본 발명의 제3 실시예에 의한 다중 몰딩에 의한 적층형 반도체 패키지 제조방법을 설명하기 위해 도시한 단면도들이다.
도 13을 참조하면, 상술한 제1 및 제2 실시예에서는 반도체 패키지들에 대하여 각각의 리드프레임을 사용하였으나, 본 실시예에서는 하나의 공통 리드프레임(308)으로 2개의 반도체 패키지에 사용한 적층형 반도체 패키지에 관해 설명한다.
먼저 공통 리드프레임(308)을 준비한다. 상기 공통 리드프레임(308)은 제1 및 제2 리드(304, 306)가 계단형으로 연결되어 있고, 제2 리드(306) 상부에는 테이프(340)가 부착되어 있어서 제1 반도체 칩이 탑재될 수 있는 영역을 제공한다. 이 때 제1 리드(304)는 제1 와이어가 연결되는 지점을 제공하며, 제2 리드(306)는 제2 와이어가 연결되는 지점을 제공한다.
도 14 내지 도 18을 참조하면, 공통 리드프레임의 테이프(340)에 제1 반도체 칩(310)을 탑재한 후, 상기 제1 반도체 칩(310)의 본드 패드와 공통 리드프레임의 제1 리드(304)를 금선(gold wire)과 같은 제1 와이어(312)로 연결한다.
계속해서 상기 제1 와이어(312)가 연결된 결과물에 제1 봉지수지(314)를 사용한 몰딩공정을 진행하여 상기 제1 리드프레임, 제1 반도체 칩(310) 및 제1 와이어(312)를 밀봉시킨다. 그 후, 상기 공통 리드프레임(308)의 테이프(340)를 떼어내어 제거하여 제1 반도체 패키지(302)를 만든다. 이에 따라 제1 반도체 패키지(302)는 제1 봉지수지(314) 외부로 제2 리드(306) 및 제1 반도체 칩(310)의 일부가 노출된다. 상기 노출된 제1 반도체 칩(310) 바닥면에 에폭시와 같은 접착수단을 사용하여 제2 반도체 칩(316)을 탑재하고, 제2 와이어(318)를 사용하여 제2 반도체 칩(316)의 본드패드와 제2 리드(306)를 서로 연결한다.
마지막으로 제2 봉지수지(326)를 사용하여 상기 결과물을 다중 몰딩하여 제2 반도체 패키지(328)를 만든다. 이에 따라 제1 봉지수지(302)는 다시 한번 2차 몰딩되면서 제1 반도체 패키지(302)와 제2 반도체 패키지(328)가 제1 및 제2 봉지수지(314, 326)를 통해 서로 결합된다. 이에 따라 외부 환경에 의하여 스트레스가 공통형 리드프레임을 갖는 적층형 반도체 패키지(300)에 발생할 때에 스트레스가 제1 및 제2 반도체 패키지(302, 328)의 접합면에 균일하게 작용하게 된다.
제4 실시예
도 19 및 내지 23은 본 발명의 제4 실시예에 의한 다중 몰딩에 의한 적층형 반도체 패키지 제조방법을 설명하기 위해 도시한 단면도들이다.
도 19를 참조하면, 제1 실시예의 제1 리드프레임과 같은 "Z"자형 공통형 리드프레임(408)을 준비한 후, 공통형 리드프레임의 테이프(440) 위에 제1 반도체 칩(410)을 탑재한다. 그 후 상기 제1 반도체 칩(410)의 본드패드(미도시)와 제1 리드(404)를 제1 와이어(412)로 연결한다.
도 20 및 도 21을 참조하면, 제1 봉지수지(414)를 사용하여 상기 공통형 리드프레임(408), 제1 반도체 칩(410) 및 제1 와이어(412)를 몰딩 공정으로 밀봉하여 제1 반도체 패키지(402)를 만든다. 상기 몰딩 공정이 완료된 후, 상기 제1 반도체 패키지(402)에서 테이프(440)를 떼어내어 제거한다. 이에 따라 제1 반도체 패키지(402)는 외부로 통합형 리드프레임의 제1 리드(404) 하부 및 제2 리드(406) 상부가 노출된다.
도 22 및 도 23을 참조하면, 상기 제1 반도체 패키지(402)의 제1 봉지수지(414) 위에 제2 반도체 칩(416)을 다이 접착수단(미도시)을 사용하여 탑재하고, 제2 와이어(418)로 상기 제2 반도체 칩(416)의 본드 패드와 공통형 리드프레임의 제2 리드(406)를 서로 연결한다. 계속해서 제2 봉지수지(426)를 사용하여 제1 반도체 패키지(402)를 다중 몰딩하면서 상기 제2 반도체 칩(416)과 제2 와이어(418)를 밀봉하는 몰딩 공정을 진행하여 제2 반도체 패키지(428)를 만든다.
이어서 도 18 및 도 23을 참조하여, 본 발명의 제3 및 제4 실시예에 의한 다중 몰딩에 의한 적층형 반도체 패키지(300, 400)의 구조를 설명하기로 한다.
본 발명의 제3 및 제4 실시예에 의한 다중 몰딩에 의한 적층형 반도체 패키지(300, 400)의 구조는, 내부에 공통 리드프레임(308, 408), 제1 반도체 칩(310, 410), 제1 와이어(312, 412) 및 제1 봉지수지(314, 414)를 포함하는 제1 반도체 패키지(302, 402)와, 상기 제1 반도체 패키지(302, 402) 상부에 적층되며, 내부에 제2 반도체 칩(316, 416), 제2 와이어(318, 418) 및 상기 제1 봉지수지와 함께 다중 몰딩되는 제2 봉지수지(326, 426)를 포함하며, 상기 제1 반도체 패키지(302, 402)와 봉지수지를 통해 서로 결합되는 제2 반도체 패키지(328, 428)를 포함한다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 따르면, 다중 몰딩을 사용하여 적층형 반도체 패키지를 연결부분 뿐만 아니라 전체 접합면을 봉지수지로 서로 접합시키기 때문에 반도체 패키지가 외부 환경의 변화에 의하여 연결부분에 스트레스가 집중되어 파손되는 문제를 개선할 수 있다.

Claims (20)

  1. 내부에 제1 리드프레임, 제1 반도체 칩, 제1 와이어 및 제1 봉지수지를 포함하는 제1 반도체 패키지;
    상기 제1 반도체 패키지 상부에 적층되며, 내부에 제2 리드프레임, 제2 반도체 칩, 제2 와이어 및 상기 제1 봉지수지와 함께 다중 몰딩되는 제2 봉지수지를 포함하여 상기 제1 반도체 패키지와 봉지수지를 통해 서로 결합된 형태를 갖는 제2 반도체 패키지를 구비하는 것을 특징으로 하는 다중 몰딩에 의한 적층형 반도체 패키지.
  2. 제1항에 있어서,
    상기 제2 반도체 패키지의 제2 리드프레임은 상기 제1 반도체 패키지의 제1 리드프레임과 동일 형태인 것을 특징으로 하는 다중 몰딩에 의한 적층형 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1 및 제2 리드프레임은,
    상기 제1 및 제2 반도체 칩과 제1 및 제2 와이어로 연결되는 제1 리드; 및
    상기 제1 리드와 연결되고 상부로 연장되어 적층된 반도체 패키지들을 전기적으로 서로 연결하는 역할을 수행하는 제2 리드를 구비하는 것을 특징으로 하는 다중 몰딩에 의한 적층형 반도체 패키지.
  4. 제3항에 있어서,
    상기 제1 반도체 칩은 상기 제1 리드프레임의 제1 리드와 동일 평면상에 존재하는 것을 특징으로 하는 다중 몰딩에 의한 적층형 반도체 패키지.
  5. 제1항에 있어서,
    상기 제2 반도체 패키지의 제2 반도체 칩은 제1 반도체 패키지의 제1 봉지수지 위에 접착수단을 통해 탑재되는 것을 특징으로 하는 다중 몰딩에 의한 적층형 반도체 패키지.
  6. 제3항에 있어서,
    상기 제1 리드프레임의 제2 리드 상부 및 상기 제2 리드프레임의 제1 리드 하부는 서로 전기적으로 연결되는 것을 특징으로 하는 다중 몰딩에 의한 적층형 반도체 패키지.
  7. 제1항에 있어서,
    상기 다중 몰딩에 의한 적층형 반도체 패키지는,
    상기 제2 반도체 패키지 상부에 적층되며 내부에 제3 리드프레임, 제3 반도체 칩, 제3 와이어 및 상기 제1 및 제2 봉지수지와 함께 다중 몰딩되는 제3 봉지수 지를 포함하여 상기 제1 및 제2 반도체 패키지와 봉지수지를 통해 서로 결합된 형태를 갖는 제3 반도체 패키지를 더 구비하는 것을 특징으로 하는 다중 몰딩에 의한 적층형 반도체 패키지.
  8. 내부에 공통 리드프레임, 제1 반도체 칩, 제1 와이어 및 제1 봉지수지를 포함하는 제1 반도체 패키지;
    상기 제1 반도체 패키지 상부에 적층되며, 내부에 제2 반도체 칩, 제2 와이어 및 상기 제1 봉지수지와 함께 다중 몰딩되는 제2 봉지수지를 포함하고 상기 제1 반도체 패키지와 봉지수지를 통해 서로 결합된 형태를 갖는 제2 반도체 패키지를 구비하는 것을 특징으로 하는 다중 몰딩에 의한 적층형 반도체 패키지.
  9. 제8항에 있어서,
    상기 통합형 리드프레임은,
    상기 제1 반도체 칩과 제1 와이어로 연결되는 제1 리드; 및
    상기 제1 리드와 연결되어 상부로 연장되고 상기 제2 반도체 칩과 제2 와이어로 연결되는 제2 리드를 구비하는 것을 특징으로 하는 다중 몰딩에 의한 적층형 반도체 패키지.
  10. 제9항에 있어서,
    상기 제1 반도체 패키지는 상기 제1 봉지수지 외부로 상기 제2 리드의 일부 가 노출된 것을 특징으로 하는 다중 몰딩에 의한 적층형 반도체 패키지.
  11. 제1 리드프레임에 제1 반도체 칩을 탑재하는 단계;
    상기 제1 반도체 칩과 상기 제1 리드프레임을 제1 와이어로 연결하는 단계;
    상기 제1 와이어가 연결된 제1 리드프레임을 제1 봉지수지로 몰딩하여 제1 반도체 패키지를 만드는 단계;
    상기 제1 반도체 패키지 상부에 제2 리드프레임과 제2 반도체 칩을 탑재하는 단계;
    상기 제2 반도체 칩과 상기 리드프레임을 제2 와이어로 연결하는 단계; 및
    상기 제1 반도체 패키지, 상기 제2 리드프레임 및 제2 반도체 칩을 제2 봉지수지로 다중 몰딩하여 제2 반도체 패키지를 만들되, 상기 제1 및 제2 반도체 패키지는 봉지수지에 의하여 서로 결합되는 단계를 구비하는 것을 특징으로 하는 다중 몰딩에 의한 적층형 반도체 패키지 제조방법.
  12. 제11항에 있어서,
    상기 제1 리드프레임은
    상기 제1 와이어가 연결되는 제1 리드;
    상기 제1 리드와 연결되어 상부로 연장되고 제1 봉지수지 외부로 노출되는 제2 리드; 및
    상기 제1 리드 하부에 부착되어 상기 제1 반도체 칩이 탑재되는 테이프를 구 비하는 것을 특징으로 하는 다중 몰딩에 의한 적층형 반도체 패키지 제조방법.
  13. 제12항에 있어서,
    상기 제1 봉지수지를 몰딩하여 제1 반도체 패키지를 만드는 단계 후에,
    상기 반도체 칩이 탑재되었던 테이프를 떼어내는 단계를 더 진행하는 것을 특징으로 하는 다중 몰딩에 의한 적층형 반도체 패키지 제조방법.
  14. 제11항에 있어서,
    상기 제2 반도체 칩을 탑재하는 단계는 접착 수단을 사용하여 제1 봉지수지 위에 탑재하는 것을 특징으로 하는 다중 몰딩에 의한 적층형 반도체 패키지 제조방법.
  15. 제11항에 있어서,
    상기 제2 반도체 패키지 위에 상기 제2 반도체 패키지와 동일한 구조의 제3 반도체 패키지를 형성하고 제3 봉지수지를 사용하여 다중 몰딩하는 단계를 더 진행하는 것을 특징으로 하는 다중 몰딩에 의한 적층형 반도체 패키지 제조방법.
  16. 공통 리드프레임에 제1 반도체 칩을 탑재하는 단계;
    상기 제1 반도체 칩과 상기 공통 리드프레임의 제1 리드를 제1 와이어로 연결하는 단계;
    상기 제1 와이어가 연결된 리드프레임에 제1 봉지수지를 몰딩하여 제1 반도체 패키지를 만드는 단계;
    상기 제1 반도체 패키지의 노출된 제1 반도체 칩의 바닥면에 제2 반도체 칩을 탑재하는 단계;
    상기 제2 반도체 칩과 상기 공통 리드프레임의 제2 리드를 제2 와이어로 연결하는 단계; 및
    상기 제1 반도체 패키지, 제2 반도체 칩 및 제2 와이어를 제2 봉지수지로 다중 몰딩하여 제2 반도체 패키지를 만들되, 상기 제1 및 제2 반도체 패키지는 봉지수지에 의하여 서로 결합되는 단계를 구비하는 것을 특징으로 하는 다중 몰딩에 의한 적층형 반도체 패키지 제조방법.
  17. 제16항에 있어서,
    상기 공통 리드프레임은,
    상기 제1 반도체 패키지의 제1 와이어와 연결되는 제1 리드;
    상기 제1 리드와 연결되어 상부로 연장되어 제2 반도체 패키지의 제2 와이어와 연결되는 제2 리드; 및
    상기 제1 리드에 부착되고 제1 반도체 칩이 탑재될 수 있는 테이프를 구비하는 것을 특징으로 하는 다중 몰딩에 의한 적층형 반도체 패키지 제조방법.
  18. 제17항에 있어서,
    상기 제1 봉지수지를 몰딩하여 제1 반도체 패키지를 만드는 단계 후에 상기 제1 반도체 칩이 탑재되었던 테이프를 떼어내는 단계를 더 진행하는 것을 특징으로 하는 다중 몰딩에 의한 적층형 반도체 패키지 제조방법.
  19. 공통 리드프레임에 제1 반도체 칩을 탑재하는 단계;
    상기 제1 반도체 칩과 상기 공통 리드프레임의 제1 리드를 제1 와이어로 연결하는 단계;
    상기 제1 와이어가 연결된 리드프레임에 제1 봉지수지를 몰딩하여 제1 반도체 패키지를 만드는 단계;
    상기 제1 반도체 패키지의 제1 봉지수지 위에 제2 반도체 칩을 탑재하는 단계;
    상기 제2 반도체 칩과 상기 공통 리드프레임의 제2 리드를 제2 와이어로 연결하는 단계; 및
    상기 제1 반도체 패키지, 제2 반도체 칩 및 제2 와이어를 제2 봉지수지로 다중 몰딩하여 제2 반도체 패키지를 만들되, 상기 제1 및 제2 반도체 패키지는 봉지수지에 의하여 서로 결합되는 단계를 구비하는 것을 특징으로 하는 다중 몰딩에 의한 적층형 반도체 패키지 제조방법.
  20. 제19항에 있어서,
    상기 제1 봉지수지를 몰딩하여 제1 반도체 패키지를 만드는 단계 후에,
    상기 제1 반도체 칩이 탑재되었던 공통형 리드프레임의 테이프를 떼어내는 단계를 더 진행하는 것을 특징으로 하는 다중 몰딩에 의한 적층형 반도체 패키지 제조방법.
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