KR20060096581A - Cmos input/output circuit - Google Patents

Cmos input/output circuit Download PDF

Info

Publication number
KR20060096581A
KR20060096581A KR1020050017219A KR20050017219A KR20060096581A KR 20060096581 A KR20060096581 A KR 20060096581A KR 1020050017219 A KR1020050017219 A KR 1020050017219A KR 20050017219 A KR20050017219 A KR 20050017219A KR 20060096581 A KR20060096581 A KR 20060096581A
Authority
KR
South Korea
Prior art keywords
output
high voltage
unit
signal
port
Prior art date
Application number
KR1020050017219A
Other languages
Korean (ko)
Other versions
KR100650195B1 (en
Inventor
서준호
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020050017219A priority Critical patent/KR100650195B1/en
Publication of KR20060096581A publication Critical patent/KR20060096581A/en
Application granted granted Critical
Publication of KR100650195B1 publication Critical patent/KR100650195B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits

Abstract

본 발명은 씨모스 입출력 회로에 관한 것으로서, 보다 상세하게는 고전압 포트와 일반 입출력포트를 겸용하더라도 포트에 고전압이 인가되면 전원전압단에 연결된 피모스 트랜지스터를 턴오프시켜, 내부로 공급되는 고전압의 손실을 방지할 수 있는 기술을 개시한다. 이를 위해, 본 발명에 따른 씨모스 입출력 회로는, 포트에 인가된 전압이 일정레벨 이상인지를 감지하여 고전압 제어신호를 출력하는 고전압 감지부와, 상기 포트를 통해 데이터를 출력하되, 상기 포트에 고전압이 인가되는 경우 상기 고전압 제어신호에 의해 상기 고전압이 전원전압단에 인가되는 것을 방지하도록 제어하는 데이터 출력부와, 상기 포트를 통해 데이터를 입력하되, 상기 포트에 고전압이 인가되는 경우 상기 고전압 제어신호에 의해 상기 고전압이 상기 전원전압단에 인가되는 것을 방지하도록 제어하는 데이터 입력부를 포함하여 구성함을 특징으로 한다.  The present invention relates to a CMOS input and output circuit, and more specifically, even when the high voltage port and the general input and output port is used in combination, when a high voltage is applied to the port, by turning off the PMOS transistor connected to the power supply voltage terminal, the loss of the high voltage supplied to the inside Disclosed a technique that can prevent the. To this end, the CMOS input and output circuit according to the present invention, a high voltage detection unit for detecting whether the voltage applied to the port is a predetermined level or more and outputs a high voltage control signal, and outputs data through the port, the high voltage to the port The data output unit controls to prevent the high voltage from being applied to the power supply voltage terminal when the high voltage control signal is applied, and inputs data through the port. When the high voltage is applied to the port, the high voltage control signal. And a data input unit controlling to prevent the high voltage from being applied to the power supply voltage terminal.

Description

씨모스 입출력 회로{CMOS input/output circuit}CMOS input / output circuit

도 1은 종래의 씨모스 입출력 회로의 구성도.1 is a configuration diagram of a conventional CMOS input-output circuit.

도 2는 본 발명의 실시예에 따른 씨모스 입출력 회로의 구성도.2 is a block diagram of a CMOS input and output circuit according to an embodiment of the present invention.

도 3은 도 2의 고전압 스위칭부의 세부 회로도.3 is a detailed circuit diagram of the high voltage switching unit of FIG. 2.

본 발명은 씨모스 입출력 회로에 관한 것으로서, 보다 상세하게는 고전압 포트와 일반 입출력포트를 겸용하더라도 포트에 고전압이 인가되면 전원전압단에 연결된 피모스 트랜지스터를 턴오프시켜, 내부로 공급되는 고전압의 손실을 방지할 수 있는 기술이다.The present invention relates to a CMOS input and output circuit, and more specifically, even when the high voltage port and the general input and output port is used in combination, when a high voltage is applied to the port, by turning off the PMOS transistor connected to the power supply voltage terminal, the loss of the high voltage supplied to the inside This is a technology that can prevent.

일반적으로, CMOS 출력 버퍼 회로는 PMOS 트랜지스터(P-channel Metal Oxide Semiconductor Transistor)와 NMOS 트랜지스터(N-channel Metal Oxide Semiconductor Transistor)로 이루어진 CMOS 트랜지스터가 병렬로 복수개 연결되어 있다. In general, a plurality of CMOS transistors including a P-channel metal oxide semiconductor transistor (PMOS transistor) and an N-channel metal oxide semiconductor transistor (NMOS transistor) are connected in parallel in the CMOS output buffer circuit.

도 1은 종래의 씨모스 입출력 회로의 구성도이다.1 is a configuration diagram of a conventional CMOS input-output circuit.

종래의 씨모스 입출력 회로는 ESD 보호부(10), 데이터 출력부(20), 및 데이 터 입력부(30)를 구비한다.The conventional CMOS input / output circuit includes an ESD protection unit 10, a data output unit 20, and a data input unit 30.

ESD 보호부(10)는 정전기(ESD:electro static discharge)보호를 위한 것으로, 전원전압 VDD단에 그 게이트와 소스가 공통연결되고 노드 N1에 그 드레인이 연결되는 피모스 트랜지스터 PM3와 노드 N1에 그 드레인이 연결되고 게이트와 소스가 접지전압단에 공통연결되는 엔모스 트랜지스터 NM2를 구비한다.The ESD protection unit 10 is for electrostatic discharge (ESD) protection. The ESD protection unit 10 is connected to a PMOS transistor PM3 and a node N1 having a gate and a source commonly connected to a power supply voltage VDD and a drain thereof connected to a node N1. An NMOS transistor NM2 having a drain connected thereto and a gate and a source commonly connected to the ground voltage terminal are provided.

데이터 출력부(20)는 낸드게이트 ND1, 노아게이트 NOR1, 인버터 IV1, 피모스 트랜지스터 PM1, 및 엔모스 트랜지스터 NM1를 구비하고, 출력 데이터 DOUT를 포트(1)로 전달한다. 이때, 낸드게이트 ND1는 출력데이터신호 DOUT와 입출력방향제어신호 DIR를 낸드연산하고, 노아게이트 NOR1는 인버터 IV1의 출력신호와 출력데이터신호 DOUT를 노아연산한다. 피모스 트랜지스터 PM1와 엔모스 트랜지스터 NM1는 전원전압단과 접지전압단 사이에 직렬 연결되고, 낸드게이트 ND1과 노아게이트 NOR1의 출력신호에 따라 각각 제어된다. The data output unit 20 includes a NAND gate ND1, a NOR gate NOR1, an inverter IV1, a PMOS transistor PM1, and an NMOS transistor NM1, and transfers the output data DOUT to the port 1. At this time, the NAND gate ND1 performs a NAND operation on the output data signal DOUT and the input / output direction control signal DIR, and the NOR gate NOR1 performs a NO operation on the output signal and the output data signal DOUT of the inverter IV1. The PMOS transistor PM1 and the NMOS transistor NM1 are connected in series between the power supply voltage terminal and the ground voltage terminal, and are respectively controlled according to the output signals of the NAND gate ND1 and the NOR gate NOR1.

데이터 입력부(30)는 낸드게이트 ND2, 피모스 트랜지스터 PM2, 저항 R1, 및 인버터 IV2를 구비하고, 포트(1)를 통해 입력되는 데이터를 내부 회로에 전달한다. 낸드게이트 ND2는 인버터 IV1의 출력신호 및 풀업데이터신호 PU_DATA를 낸드연산하고, 피모스 트랜지스터 PM2는 낸드게이트 ND2의 출력신호에 의해 제어되어 전원전압을 노드 N2에 인가한다.The data input unit 30 includes a NAND gate ND2, a PMOS transistor PM2, a resistor R1, and an inverter IV2, and transfers data input through the port 1 to an internal circuit. The NAND gate ND2 performs a NAND operation on the output signal of the inverter IV1 and the pull-up data signal PU_DATA, and the PMOS transistor PM2 is controlled by the output signal of the NAND gate ND2 to apply a power supply voltage to the node N2.

상기와 같은 구성을 갖는 종래의 씨모스 입출력 회로는 하나의 포트를 고전압을 인가하는 포트와 일반 입출력포트로 겸용하여, 전원전압보다 높은 고전압이 포트에 인가되는 경우 피모스 트랜지스터 PM1, PM2가 턴온되어 포트와 전원전압단 사이에 전류경로가 형성되게 된다. 그에 따라, 포트에 인가된 고전압의 레벨이 다운되어 내부회로를 안정적으로 구동시키기 어려운 문제점이 있다.In the conventional CMOS input / output circuit having the above-described configuration, a single port is used as a port for applying a high voltage and a general input / output port, and the PMOS transistors PM1 and PM2 are turned on when a high voltage higher than the power supply voltage is applied to the port. A current path is formed between the port and the power supply voltage terminal. Accordingly, there is a problem in that the level of the high voltage applied to the port is lowered and it is difficult to stably drive the internal circuit.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 하나의 포트를 고전압을 인가하는 포트와 일반 입출력포트로 겸용하더라도, 고전압이 인가되면 이를 감지하여 전원전압단에 연결된 피모스 트랜지스터를 턴오프시켜 고전압의 손실을 방지하는데 그 목적이 있다.The present invention has been made to solve the above problems, and even if one port is used as a port for applying a high voltage and a general input / output port, when a high voltage is applied, the PMOS transistor connected to the power supply voltage is sensed and turned off. The purpose is to prevent the loss of high voltage.

상기 과제를 달성하기 위한 본 발명에 따른 씨모스 입출력 회로는, 포트에 인가된 전압이 일정레벨 이상인지를 감지하여 고전압 제어신호를 출력하는 고전압 감지부와, 상기 포트를 통해 데이터를 출력하되, 상기 포트에 고전압이 인가되는 경우 상기 고전압 제어신호에 의해 상기 고전압이 전원전압단에 인가되는 것을 방지하도록 제어하는 데이터 출력부와, 상기 포트를 통해 데이터를 입력하되, 상기 포트에 고전압이 인가되는 경우 상기 고전압 제어신호에 의해 상기 고전압이 상기 전원전압단에 인가되는 것을 방지하도록 제어하는 데이터 입력부를 포함하여 구성함을 특징으로 한다.The CMOS input / output circuit according to the present invention for achieving the above object is a high voltage sensing unit for outputting a high voltage control signal by detecting whether the voltage applied to the port is a predetermined level or more, and outputs data through the port, When a high voltage is applied to a port, the data output unit controls to prevent the high voltage from being applied to a power supply voltage terminal by the high voltage control signal, and inputs data through the port, but when the high voltage is applied to the port. And a data input unit controlling to prevent the high voltage from being applied to the power supply voltage terminal by a high voltage control signal.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.

도 2는 본 발명의 실시예에 따른 씨모스 입출력 회로의 구성도이다.2 is a block diagram of a CMOS input and output circuit according to an embodiment of the present invention.

씨모스 입출력 회로는 ESD 보호부(100), 데이터 출력부(200), 데이터 입력부 (300), 및 고전압 감지부(400)를 구비한다.The CMOS input / output circuit includes an ESD protection unit 100, a data output unit 200, a data input unit 300, and a high voltage detector 400.

ESD 보호부(100)는 정전기(ESD:electro static discharge)보호를 위한 것으로, 포트(1)의 출력단과 접지전압단 사이에 엔모스 트랜지스터 NM5를 구비한다. 엔모스 트랜지스터 NM5는 그 게이트와 소스 공통연결되어 다이오드 기능을 한다.The ESD protection unit 100 is for electrostatic discharge (ESD) protection and includes an NMOS transistor NM5 between the output terminal of the port 1 and the ground voltage terminal. NMOS transistor NM5 functions as a diode in common with its gate and source.

데이터 출력부(200)는 구동부(210), 고전압 스위치(220), 및 논리연산부(230, 240)를 구비한다. 구동부(210)는 전원전압단과 접지전압단 사이에 피모스 트랜지스터 PM4 및 엔모스 트랜지스터 NM4를 구비한다. 피모스 트랜지스터 PM4는 고전압 스위치(220)로부터 출력되는 제어신호 HV_OUT에 의해 제어되어 전원전압 레벨을 노드 N3에 인가하고, 엔모스 트랜지스터 NM4는 논리연산부(240)의 출력에 의해 제어되어 접지전압 레벨을 노드 N3에 인가한다. 고전압 스위치(220)는 고전압제어신호 HV_ONb 및 논리연산부(230)의 출력신호에 따라 제어신호 HV_OUT를 출력한다. 논리연산부(230)는 낸드게이트 ND3를 구비하고 출력 데이터신호 DOUT와 입출력방향제어신호 DIR를 낸드연산한다. 논리연산부(240)는 노아게이트 NOR2 및 인버터 IV4를 구비하고, 인버터 IV4는 입출력방향제어신호 DIR를 반전시키고 노아게이트 NOR2는 인버터 IV4의 출력신호 및 출력데이터신호 DOUT를 노아연산한다.The data output unit 200 includes a driving unit 210, a high voltage switch 220, and logic operation units 230 and 240. The driver 210 includes a PMOS transistor PM4 and an NMOS transistor NM4 between a power supply voltage terminal and a ground voltage terminal. The PMOS transistor PM4 is controlled by the control signal HV_OUT output from the high voltage switch 220 to apply the power supply voltage level to the node N3, and the NMOS transistor NM4 is controlled by the output of the logic operation unit 240 to set the ground voltage level. Apply to node N3. The high voltage switch 220 outputs the control signal HV_OUT according to the high voltage control signal HV_ONb and the output signal of the logic operation unit 230. The logic operation unit 230 includes a NAND gate ND3, and NAND-operates the output data signal DOUT and the input / output direction control signal DIR. The logic operation unit 240 includes a NOA gate NOR2 and an inverter IV4, the inverter IV4 inverts the input / output direction control signal DIR, and the NOA gate NOR2 performs a NO operation on the output signal and the output data signal DOUT of the inverter IV4.

데이터 입력부(300)는 풀업부(310), 고전압 스위치(320), 논리연산부(330), 저항 R3, 및 인버터 IV5를 구비한다. 풀업부(310)는 전원전압단과 노드 N4 사이에 피모스 트랜지스터 PM5, PM6를 직렬 구비한다. 피모스 트랜지스터 PM5, PM6는 고전압 스위치(320)로부터 출력되는 제어신호 HV_OUT와 논리연산부(330)의 출력신호 ND4_OUT에 의해 각각 제어된다. 고전압 스위치(320)는 고전압 제어신호 HV_ONb와 논리연산부(330)의 출력신호 ND4_OUT에 의해 제어되어 제어신호 HV_OUT를 출력한다. 저항 R3은 ESD 보호를 위한 것으로서 노드 N3과 인버터 IV5의 입력단 사이에 연결되고 인버터 IV5는 노드 N4의 출력신호를 반전하여 출력한다. The data input unit 300 includes a pull-up unit 310, a high voltage switch 320, a logic operation unit 330, a resistor R3, and an inverter IV5. The pull-up unit 310 includes PMOS transistors PM5 and PM6 in series between the power supply voltage terminal and the node N4. The PMOS transistors PM5 and PM6 are controlled by the control signal HV_OUT output from the high voltage switch 320 and the output signal ND4_OUT of the logic operation unit 330, respectively. The high voltage switch 320 is controlled by the high voltage control signal HV_ONb and the output signal ND4_OUT of the logic operation unit 330 to output the control signal HV_OUT. The resistor R3 is for ESD protection and is connected between the node N3 and the input terminal of the inverter IV5, and the inverter IV5 inverts the output signal of the node N4.

고전압 감지부(400)는 포트(1)에 인가된 고전압을 감지하여 고전압 제어신호 HV_ONb를 출력한다. 이를 위해, 고전압 감지부(400)는 감지부(410) 및 구동부(420)를 구비한다. 감지부(410)는 노드 N4와 접지전압단 사이에 피모스 트랜지스터 PM7 및 엔모스 트랜지스터 NM6를 구비한다. 피모스 트랜지스터 PM7 및 엔모스 트랜지스터 NM6는 전원전압 VDD에 의해 제어되어 전원전압 VDD의 변화에 따라 선택적으로 구동되어 노드 4의 출력신호 및 접지전압레벨 신호를 선택적으로 출력한다. 이때, 피모스 트랜지스터 PM7와 엔모스 트랜지스터 NM6의 문턱전압을 조절함으로써 감지레벨을 조절할 수 있다. 또한, 감지부(410)의 감지레벨은 피모스 트랜지스터 PM4, PM5의 오프 전류가 포트에 인가된 전압의 하강을 야기시키지 않는 범위로 전원전압에 가까운 레벨로 결정하는 것이 바람직하다.The high voltage detector 400 detects a high voltage applied to the port 1 and outputs a high voltage control signal HV_ONb. To this end, the high voltage detector 400 includes a detector 410 and a driver 420. The sensing unit 410 includes a PMOS transistor PM7 and an NMOS transistor NM6 between the node N4 and the ground voltage terminal. The PMOS transistor PM7 and the NMOS transistor NM6 are controlled by the power supply voltage VDD and selectively driven according to the change of the power supply voltage VDD to selectively output the output signal of the node 4 and the ground voltage level signal. In this case, the sensing level may be adjusted by adjusting the threshold voltages of the PMOS transistor PM7 and the NMOS transistor NM6. In addition, the sensing level of the sensing unit 410 is preferably determined at a level close to the power supply voltage in a range in which off currents of the PMOS transistors PM4 and PM5 do not cause a drop in the voltage applied to the port.

구동부(420)는 전원전압단과 접지전압단 사이에 피모스 트랜지스터 PM8 및 엔모스 트랜지스터 NM7를 직렬 구비한다. 피모스 트랜지스터 PM8 및 엔모스 트랜지스터 NM7는 감지부(410)의 출력신호에 의해 각각 제어되어 고전압 제어신호 HV_ONb를 전원전압레벨 또는 접지전압레벨로 출력한다.The driver 420 includes a PMOS transistor PM8 and an NMOS transistor NM7 in series between the power supply voltage terminal and the ground voltage terminal. The PMOS transistor PM8 and the NMOS transistor NM7 are respectively controlled by the output signal of the sensing unit 410 to output the high voltage control signal HV_ONb at a power supply voltage level or a ground voltage level.

도 3은 도 2의 고전압 스위칭부(220)의 세부 회로도이다.3 is a detailed circuit diagram of the high voltage switching unit 220 of FIG. 2.

고전압 스위칭부(220)는 제어부(250), 전류미러(260), 및 구동부(270)를 구비한다.The high voltage switching unit 220 includes a controller 250, a current mirror 260, and a driver 270.

제어부(250)는 고전압 제어신호 HV_ONb와 낸드게이트 ND3의 출력신호 ND3_OUT를 오아연산하는 오아게이트 OR를 구비한다.The control unit 250 includes an orifice OR that performs an OR operation on the high voltage control signal HV_ONb and the output signal ND3_OUT of the NAND gate ND3.

전류미러(260)는 고전압단 VPP과 노드 N5, N6 사이에 게이트와 드레인이 크로스 커플드된 피모스 트랜지스터 PM9, PM10을 구비한다.The current mirror 260 includes PMOS transistors PM9 and PM10 having a gate and a drain cross-coupled between the high voltage terminal VPP and the nodes N5 and N6.

구동부(270)는 엔모스 트랜지스터 NM8, NM9 및 인버터 IV6를 구비한다. 엔모스 트랜지스터 NM8는 제어부(250)의 출력단에 게이트가 연결되고 드레인이 노드 N5에 연결되며 소스에 접지전압이 인가된다. 인버터 IV6는 제어부(250)의 출력신호를 반전하고, 엔모스 트랜지스터 NM9는 노드 N6과 접지전압단 사이에 연결되고 인버터 IV6의 출력신호에 의해 제어된다. 이때, 도 2의 고전압 스위칭부(320)도 도 3과 동일하다.The driver 270 includes NMOS transistors NM8, NM9, and inverter IV6. In the NMOS transistor NM8, a gate is connected to the output terminal of the controller 250, a drain is connected to the node N5, and a ground voltage is applied to the source. The inverter IV6 inverts the output signal of the controller 250, and the NMOS transistor NM9 is connected between the node N6 and the ground voltage terminal and controlled by the output signal of the inverter IV6. In this case, the high voltage switching unit 320 of FIG. 2 is also the same as that of FIG. 3.

이하, 본 발명의 씨모스 입출력 회로에 고전압 인가시의 동작을 설명하기로 한다.Hereinafter, the operation at the time of applying a high voltage to the CMOS input-output circuit of the present invention will be described.

포트(1)에 고전압 VPP이 인가되는 경우, 고전압 감지부(400)의 감지부(410)는 피모스 트랜지스터 PM7를 턴온시켜 노드 N4의 고전압신호를 출력한다. 그에 따라, 구동부(420)의 엔모스 트랜지스터 NM7가 턴온되어 고전압 감지부(400)는 로우레벨의 고전압 제어신호 HV_ONb를 출력한다.When the high voltage VPP is applied to the port 1, the sensing unit 410 of the high voltage detecting unit 400 turns on the PMOS transistor PM7 to output the high voltage signal of the node N4. Accordingly, the NMOS transistor NM7 of the driving unit 420 is turned on so that the high voltage detecting unit 400 outputs a low level high voltage control signal HV_ONb.

여기서, 고전압 스위치(220)의 오아게이트는 로우레벨의 고전압 제어신호 HV_ONb에 의해 하이레벨 신호를 출력하여 엔모스 트랜지스터 NM8는 턴온되고 인버터 IV6는 로우레벨 신호를 출력하여 엔모스 트랜지스터 NM9는 턴오프된다. 그에 따라, 피모스 트랜지스터 PM10이 턴온되어 하이레벨의 제어신호 HV_OUT를 출력한다.Here, the OR gate of the high voltage switch 220 outputs the high level signal by the low level high voltage control signal HV_ONb so that the NMOS transistor NM8 is turned on and the inverter IV6 outputs the low level signal, thereby turning off the NMOS transistor NM9. . As a result, the PMOS transistor PM10 is turned on to output the high level control signal HV_OUT.

즉, 고전압 스위치(220, 320)는 로우레벨의 고전압 제어신호 HV_ONb에 의해 하이레벨의 제어신호 HV_OUT를 출력함으로써, 피모스 트랜지스터 PM4, PM5를 턴오프시켜 포트(1)를 통해 인가된 고전압 VPP이 전원전압단으로 도통되는 것을 방지한다.That is, the high voltage switches 220 and 320 output the high level control signal HV_OUT by the low level high voltage control signal HV_ONb, thereby turning off the PMOS transistors PM4 and PM5 so that the high voltage VPP applied through the port 1 is applied. Prevents conduction to the power supply voltage stage.

한편, 포트(1)에 전원전압 레벨이 인가된 경우, 고전압 감지부(400)의 감지부(410)는 엔모스 트랜지스터 NM6를 턴온시켜 로우레벨신호를 출력한다. 그에 따라, 구동부(420)의 피모스 트랜지스터 PM8가 턴온되어 고전압 감지부(400)는 하이레벨의 고전압 제어신호 HV_ONb를 출력한다. 그에 따라, 고전압 스위치(220, 320)는 로우레벨의 제어신호 HV_OUT를 출력함으로써 피모스 트랜지스터 PM4, PM5는 턴온된다.On the other hand, when the power supply voltage level is applied to the port 1, the detection unit 410 of the high voltage detection unit 400 turns on the NMOS transistor NM6 to output a low level signal. Accordingly, the PMOS transistor PM8 of the driving unit 420 is turned on, and the high voltage detecting unit 400 outputs the high level high voltage control signal HV_ONb. Accordingly, the high voltage switches 220 and 320 output the low level control signal HV_OUT so that the PMOS transistors PM4 and PM5 are turned on.

이와같이, 본 발명의 씨모스 입출력 회로는 고전압이 인가되더라도 전원전압단에 연결된 피모스 트랜지스터를 턴오프시켜 고전압의 손실을 방지한다.As described above, the CMOS input / output circuit of the present invention prevents the loss of the high voltage by turning off the PMOS transistor connected to the power supply voltage terminal even when a high voltage is applied.

이상에서 살펴본 바와 같이, 본 발명은 입출력포트와 고전압 포트를 겸용하더라도, 포트에 고전압 인가시 전원전압단에 연결된 피모스 트랜지스터를 턴오프시켜 포트와 전원전압단 사이의 전류패스의 형성을 방지하여 포트에 인가된 고전압의 손실을 방지할 수 있어, 내부회로에 고전압을 안정적으로 공급할 수 있는 효과가 있다.As described above, the present invention prevents the formation of a current path between the port and the power supply voltage terminal by turning off the PMOS transistor connected to the power supply voltage terminal even when the input / output port and the high voltage port are used together. It is possible to prevent the loss of the high voltage applied to, there is an effect that can supply a high voltage to the internal circuit stably.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허 청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, replacements and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (13)

포트에 인가된 전압이 일정레벨 이상인지를 감지하여 고전압 제어신호를 출력하는 고전압 감지부;A high voltage detector for detecting whether a voltage applied to the port is greater than or equal to a predetermined level and outputting a high voltage control signal; 상기 포트를 통해 데이터를 출력하되, 상기 포트에 고전압이 인가되는 경우 상기 고전압 제어신호에 의해 상기 고전압이 전원전압단에 인가되는 것을 방지하도록 제어하는 데이터 출력부; 및A data output unit configured to output data through the port and to prevent the high voltage from being applied to a power supply voltage terminal by the high voltage control signal when a high voltage is applied to the port; And 상기 포트를 통해 데이터를 입력하되, 상기 포트에 고전압이 인가되는 경우 상기 고전압 제어신호에 의해 상기 고전압이 상기 전원전압단에 인가되는 것을 방지하도록 제어하는 데이터 입력부;A data input unit configured to input data through the port and to prevent the high voltage from being applied to the power supply voltage terminal by the high voltage control signal when a high voltage is applied to the port; 를 포함하여 구성함을 특징으로 하는 씨모스 입출력 회로.CMOS input and output circuit comprising a. 제 1항에 있어서, 상기 고전압 감지부는,The method of claim 1, wherein the high voltage detection unit, 상기 포트에 인가된 전압의 레벨이 상기 전원전압 레벨 이상인지 감지하는 감지부; 및A detector configured to detect whether a level of the voltage applied to the port is equal to or greater than the power supply voltage level; And 상기 감지부의 출력신호에 의해 구동되어 상기 고전압 제어신호를 출력하는 구동부;A driving unit driven by an output signal of the sensing unit to output the high voltage control signal; 를 구비함을 특징으로 하는 씨모스 입출력 회로.CMOS input and output circuit comprising a. 제 2항에 있어서, 상기 감지부는,The method of claim 2, wherein the detection unit, 상기 전원전압에 의해 제어되어 상기 포트에 인가된 전압레벨신호를 출력하는 제 1 스위칭부; 및A first switching unit controlled by the power supply voltage to output a voltage level signal applied to the port; And 상기 전원전압에 의해 제어되어 접지전압 레벨신호를 출력하는 제 2 스위칭부A second switching unit controlled by the power supply voltage to output a ground voltage level signal 를 구비함을 특징으로 하는 씨모스 입출력 회로.CMOS input and output circuit comprising a. 제 3항에 있어서, 상기 제 1 스위칭부는 피모스 트랜지스터임을 특징으로 하는 씨모스 입출력 회로.The CMOS input / output circuit according to claim 3, wherein the first switching unit is a PMOS transistor. 제 3항에 있어서, 상기 제 2 스위칭부는 엔모스 트랜지스터임을 특징으로 하는 씨모스 입출력 회로.The CMOS input / output circuit according to claim 3, wherein the second switching unit is an NMOS transistor. 제 3항에 있어서, 상기 구동부는,The method of claim 3, wherein the driving unit, 상기 감지부의 출력신호에 의해 제어되어 상기 전원전압 레벨신호를 출력하는 제 3 스위칭소자; 및A third switching element controlled by an output signal of the sensing unit to output the power supply voltage level signal; And 상기 감지부의 출력신호에 의해 제어되어 상기 접지전압 레벨신호를 출력하는 제 4 스위칭소자;A fourth switching element controlled by an output signal of the sensing unit to output the ground voltage level signal; 를 구비함을 특징으로 하는 씨모스 입출력 회로.CMOS input and output circuit comprising a. 제 5항에 있어서, 상기 제 1 스위칭부는 피모스 트랜지스터임을 특징으로 하는 씨모스 입출력 회로. The CMOS input / output circuit according to claim 5, wherein the first switching unit is a PMOS transistor. 제 5항에 있어서, 상기 제 2 스위칭부는 엔모스 트랜지스터임을 특징으로 하는 씨모스 입출력 회로. The CMOS input / output circuit according to claim 5, wherein the second switching unit is an NMOS transistor. 제 1항에 있어서, 상기 포트의 출력단에 정전기 보호를 위한 ESD(electro static discharge) 보호부를 더 구비함을 특징으로 하는 씨모스 입출력 회로.The CMOS input / output circuit according to claim 1, further comprising an electrostatic discharge (ESD) protection unit at an output terminal of the port for electrostatic protection. 제 1항에 있어서, 상기 데이터 출력부는,The method of claim 1, wherein the data output unit, 출력데이터신호와 입출력방향제어신호를 논리연산하는 제 1 및 제 2 논리연산부;First and second logic operation units configured to logically output an output data signal and an input / output direction control signal; 상기 제 1 논리연산부의 출력신호 및 상기 고전압 제어신호를 이용하여 제어신호를 출력하는 고전압 스위치; 및A high voltage switch outputting a control signal using the output signal of the first logic operation unit and the high voltage control signal; And 상기 고전압 스위치의 출력신호 및 상기 제 2 논리연산부의 출력신호에 의해 상기 출력데이터신호를 구동하는 구동부;A driving unit driving the output data signal by an output signal of the high voltage switch and an output signal of the second logic operation unit; 를 구비함을 특징으로 하는 씨모스 입출력 회로.CMOS input and output circuit comprising a. 제 9항에 있어서, 상기 고전압 스위치는,The method of claim 9, wherein the high voltage switch, 상기 고전압 제어신호 및 상기 제 1 논리연산부의 출력신호를 조합하여 그 결과를 출력하는 제어부;A control unit which combines the high voltage control signal and the output signal of the first logic operation unit and outputs the result; 상기 제어부의 출력신호에 의해 제어되어 접지전압레벨을 출력하는 구동부; 및A driver which is controlled by an output signal of the controller and outputs a ground voltage level; And 고전압단과 상기 구동부의 출력단에 구비되어 상기 고전압을 출력단에 인가하는 전류미러;A current mirror provided at an output terminal of the high voltage terminal and the driving unit to apply the high voltage to the output terminal; 를 구비함을 특징으로 하는 씨모스 입출력 회로.CMOS input and output circuit comprising a. 제 9항에 있어서, 상기 데이터 입력부는,The method of claim 9, wherein the data input unit, 풀업데이터신호 및 상기 입출력방향제어신호를 논리연산하는 제 3 논리연산부;A third logic operation unit configured to logically operate a pull-up data signal and the input / output direction control signal; 상기 제 3 논리연산부의 출력신호 및 상기 고전압 제어신호를 이용하여 제어신호를 출력하는 고전압 스위치; 및A high voltage switch outputting a control signal using the output signal of the third logic operation unit and the high voltage control signal; And 상기 고전압 스위치의 출력신호 및 상기 제 3 논리연산부의 출력신호에 의해 제어되어 상기 전원전압 레벨을 출력단에 인가하는 풀업부;A pull-up part controlled by an output signal of the high voltage switch and an output signal of the third logic operation unit to apply the power supply voltage level to an output terminal; 를 구비함을 특징으로 하는 씨모스 입출력 회로.CMOS input and output circuit comprising a. 제 11항에 있어서, 상기 고전압 스위치는, The method of claim 11, wherein the high voltage switch, 상기 고전압 제어신호 및 상기 제 3 논리연산부의 출력신호를 조합하여 그 결과를 출력하는 제어부;A controller which combines the high voltage control signal and an output signal of the third logic operation unit and outputs a result; 상기 제어부의 출력신호에 의해 제어되어 접지전압레벨을 출력하는 구동부; 및A driver which is controlled by an output signal of the controller and outputs a ground voltage level; And 고전압단과 상기 구동부의 출력단에 구비되어 상기 고전압을 출력단에 인가하는 전류미러;A current mirror provided at an output terminal of the high voltage terminal and the driving unit to apply the high voltage to the output terminal; 를 구비함을 특징으로 하는 씨모스 입출력 회로.CMOS input and output circuit comprising a.
KR1020050017219A 2005-03-02 2005-03-02 CMOS input/output circuit KR100650195B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050017219A KR100650195B1 (en) 2005-03-02 2005-03-02 CMOS input/output circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050017219A KR100650195B1 (en) 2005-03-02 2005-03-02 CMOS input/output circuit

Publications (2)

Publication Number Publication Date
KR20060096581A true KR20060096581A (en) 2006-09-13
KR100650195B1 KR100650195B1 (en) 2006-11-27

Family

ID=37624080

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050017219A KR100650195B1 (en) 2005-03-02 2005-03-02 CMOS input/output circuit

Country Status (1)

Country Link
KR (1) KR100650195B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100780639B1 (en) * 2006-09-28 2007-11-30 주식회사 하이닉스반도체 Power up circuit of semiconductor device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970019056A (en) * 1995-09-16 1997-04-30 김광호 Data output buffer
KR100233276B1 (en) * 1996-12-30 1999-12-01 김영환 Buffer used in semiconductor apparatus
KR100282708B1 (en) * 1997-12-04 2001-02-15 윤종용 An input circuit of a semiconductor device (INPUT CIRCUIT OF SEMICONDUCTOR DEVICE)
KR100519788B1 (en) * 2002-12-12 2005-10-10 삼성전자주식회사 Input buffer

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100780639B1 (en) * 2006-09-28 2007-11-30 주식회사 하이닉스반도체 Power up circuit of semiconductor device

Also Published As

Publication number Publication date
KR100650195B1 (en) 2006-11-27

Similar Documents

Publication Publication Date Title
JP4360485B2 (en) Fuse detection circuit
KR101652824B1 (en) Output driver for wide range supply voltages
US5610542A (en) Power-up detection circuit
KR100650195B1 (en) CMOS input/output circuit
US7598791B2 (en) Semiconductor integrated apparatus using two or more types of power supplies
US8593205B2 (en) Output buffer circuit and input/output buffer circuit
KR100323987B1 (en) Integrated circuit
JP6693767B2 (en) Semiconductor device
KR100904468B1 (en) Anti-fuse repair control circuit
KR100569559B1 (en) CMOS output buffer circuit
KR0167261B1 (en) The control circuit for power supply
KR100263675B1 (en) Output buffer in semiconductor memory device
JP7210356B2 (en) sense amplifier circuit
US11073856B2 (en) Input circuit having hysteresis without power supply voltage dependence
US8760192B2 (en) Programmable circuit including differential amplifier circuit
KR100845106B1 (en) Voltage level shifter circuit
KR100860976B1 (en) Power-up signal generator
KR100545448B1 (en) Internal voltage generation circuit
KR100302610B1 (en) High voltage driving circuit
KR101100760B1 (en) Port driver
KR101005139B1 (en) Power up circuit of semiconductor device
US9755617B2 (en) Methods and apparatuses for driving a node to a pumped voltage
JP2018142894A (en) Output buffer and semiconductor device
KR101188981B1 (en) High voltage control circuit of semiconductor device
KR101287659B1 (en) Output driving apparatus

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121022

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131017

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141020

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20151019

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20161020

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20171020

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20181016

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20191016

Year of fee payment: 14