KR101005139B1 - Power up circuit of semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 파워 업 회로에 관한 것으로, 전원 전압을 분배하여 기준 전압을 생성하는 기준 전압 발생부와, 상기 전원 전압과 상기 기준 전압을 이용하여 파워 업 신호를 생성하는 파워 업 신호 생성부, 및 상기 기준 전압을 디스차지하는 디스차지부를 포함하는 반도체 소자의 파워 업 회로를 개시한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power up circuit of a semiconductor device, comprising: a reference voltage generator for distributing a power supply voltage to generate a reference voltage; and a power up signal generator for generating a power up signal using the power supply voltage and the reference voltage. And a discharge unit for discharging the reference voltage.

파워 업, 디스차지, 기준 전압 Power-Up, Discharge, Voltage Reference

Description

반도체 소자의 파워 업 회로{Power up circuit of semiconductor device}Power up circuit of semiconductor device

본 발명은 반도체 소자의 파워 업 회로에 관한 것으로, 특히 빠른 랩핑 다운 동작시 회로의 오동작을 감소시킬 수 있는 반도체 소자의 파워 업 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power up circuit of a semiconductor device, and more particularly, to a power up circuit of a semiconductor device capable of reducing malfunction of the circuit during a fast lapping down operation.

반도체 메모리 소자는 외부에서 파워를 인가하고 메모리에서 규정하는 초기화 과정을 거친 후 시스템이 안정화되었을 시 노멀(Normal) 동작을 수행하게 된다. 내부 회로의 안정성과 정상적인 동작을 보장하기 위해서는 외부에서 메모리에 충분히 높 은전압이 인가되어 내부 회로가 논리레벨 'H', 'L'의 상태를 명확하게 인식하는 시점에서 동작해야 한다. 파워업 회로는 이 동작 시점을 조절하는 회로로 볼 수 있다. 따라서 파워 업 신호(PWRUP)가 활성화되면 메모리는 초기화 과정을 거치고 노멀 동작 모드로 진입하게 된다.The semiconductor memory device performs a normal operation when the system is stabilized after applying power from the outside and initializing the memory. In order to guarantee the stability and normal operation of the internal circuit, the external circuit should be operated at a point when the internal circuit clearly recognizes the logic level 'H' and 'L' states. The power-up circuit can be seen as a circuit for controlling this operating point. Therefore, when the power-up signal PWRUP is activated, the memory goes through an initialization process and enters a normal operation mode.

도 1은 종래 기술에 따른 파워 업 회로를 나타내는 회로도이다.1 is a circuit diagram showing a power-up circuit according to the prior art.

도 1을 참조하면, 종래기술에 따른 파워업 회로는 외부전압을 전압 분배하여 분배전압으로 출력하기 위한 전압 분배부(10)와, 분배전압의 레벨을 감지하여 파워업신호를 생성하기 위한 신호 생성부(20)를 구비한다. 그리고 전압 분배부(10)는 외부전압의 공급단과 접지전압의 공급단 사이에 직렬 연결된 저항(R1, R2)을 구비하여, 저항(R1, R2)의 연결노드에 걸린 전압을 분배전압으로 출력한다.Referring to FIG. 1, a power up circuit according to the related art generates a signal for generating a power up signal by sensing a voltage divider 10 for dividing an external voltage and outputting the voltage as a divided voltage, and detecting a level of the divided voltage. The part 20 is provided. In addition, the voltage divider 10 includes resistors R1 and R2 connected in series between the supply terminal of the external voltage and the supply terminal of the ground voltage, and outputs the voltage applied to the connection node of the resistors R1 and R2 as the divided voltage. .

신호 생성부(20)는 접지전압을 게이트 입력으로 가지며 외부전압의 공급단과 노드(DET) 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM1)와, 분배전압을 게이트 입력으로 가지며 노드(DET)와 접지전압의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM1)와, 노드(DET)에 걸린 전압을 반전하여 파워업신호(PWRUP)로 출력하기 위한 인버터(I1)를 포함한다.The signal generator 20 has a ground voltage as a gate input, a PMOS transistor PM1 having a source-drain path between the supply terminal of the external voltage and the node DET, and a division voltage as a gate input, An NMOS transistor NM1 having a drain-source path between the supply terminals of the ground voltage, and an inverter I1 for inverting the voltage applied to the node DET and outputting the inverted voltage as the power-up signal PWRUP.

다음에서는 도 1에 도시된 종래기술의 파워 업 회로의 구동을 간략히 살펴보도록 한다. 먼저, 전압 분배부(10)는 외부전압의 레벨을 분배하여 분배전압으로 출력한다. 반도체메모리소자의 초기 구동시, 외부전압의 레벨이 점차적으로 상승함에 따라, 분배전압의 레벨도 이를 따라 점차 상승한다.Next, the driving of the power up circuit of the related art shown in FIG. 1 will be briefly described. First, the voltage divider 10 divides the level of the external voltage and outputs the divided voltage. In the initial driving of the semiconductor memory device, as the level of the external voltage gradually rises, the level of the distribution voltage also gradually rises accordingly.

이어, 신호 생성부(20) 내 PMOS트랜지스터(PM1)의 게이트 단에 접지전압의 연결되므로, PMOS트랜지스터(PM1)는 외부전압의 레벨이 상승함에 따라, 게이트-소스 전압이 문턱전압 이상으로 상승하면 턴온된다. 따라서, 턴온된 PMOS트랜지스터(PM1)에 의해 노드(DET)가 외부전압 레벨로 드라이빙된다. 이어, 인버터(I1)는 외부전압의 레벨이 논리 판별레벨 이상으로 상승하면, 파워업신호(PWRUP)를 논리레벨 L로 유지한다. 이어, 전압분배부(10)의 분배전압의 레벨이 외부전압의 레벨이 상승함에 따라 상승하여, NMOS트랜지스터(NM1)의 문턱전압 이상으로 상승한다.Subsequently, since the ground voltage is connected to the gate terminal of the PMOS transistor PM1 in the signal generator 20, when the gate-source voltage rises above the threshold voltage as the level of the external voltage increases in the PMOS transistor PM1. Is turned on. Therefore, the node DET is driven to the external voltage level by the turned-on PMOS transistor PM1. Subsequently, the inverter I1 maintains the power-up signal PWRUP at the logic level L when the level of the external voltage rises above the logic discrimination level. Subsequently, the level of the divided voltage of the voltage divider 10 rises as the level of the external voltage increases, and rises above the threshold voltage of the NMOS transistor NM1.

이어, NMOS트랜지스터(NM1)가 분배전압에 의해 턴온되어 노드(DET)를 접지전압 레벨로 드라이빙한다. 따라서, 인버터(I1)가 노드에 걸린 전압을 반전하여 파워업신호를 논리레벨 H로 천이시킨다.Subsequently, the NMOS transistor NM1 is turned on by the distribution voltage to drive the node DET to the ground voltage level. Thus, inverter I1 inverts the voltage applied to the node to transition the power-up signal to logic level H.

한편, 도면에는 도시되지 않았으나, 파워업신호가 논리레벨 H로 천이함에 따라, 반도체메모리소자는 초기 파워 업 구동을 한다.On the other hand, although not shown in the drawing, as the power-up signal transitions to the logic level H, the semiconductor memory device drives initial power-up.

상술한 종래 기술에 따른 파워 업 회로는 상기 동작을 위하여 스탠바이(standby) 상태로 동작하며, 이로 인해 사용되는 전류의 양을 감소시키는 것이 유리하다. 따라서 전압 분배부(10)에 사용되는 저항(R1, R2)은 저항값이 큰 저항을 사용한다. 그러나 저항값이 커지면 흐르는 전류의 양은 감소하게 되나 동작 속도가 느려지는 단점이 존재한다. 이로 인하여 매우 빠른 랩핑 다운(fast ramping down) 동작 이후 바로 랩핑 업(ramping up)을 할 경우 오동작의 가능성이 있다.The above-described power-up circuit according to the prior art operates in a standby state for the above operation, which advantageously reduces the amount of current used. Therefore, the resistors R1 and R2 used in the voltage divider 10 use a resistor having a large resistance value. However, as the resistance increases, the amount of current flowing decreases, but there is a disadvantage that the operation speed becomes slow. Because of this, there is a possibility of malfunction if the ramping up immediately after a very fast ramping down operation.

본 발명이 이루고자 하는 기술적 과제는 기준 전압을 생성하는 기준 전압 생성부의 출력단과 연결되는 디스차지부를 구비함으로써, 빠른 랩핑 다운 동작 후 바로 랩핑 업 동작을 실시할 때 기준 전압 생성부의 출력단을 로우 레벨로 빠르게 디스차지하여 회로의 오동작을 방지할 수 있는 반도체 소자의 파워 업 회로를 제공하는 데 있다.The present invention provides a discharge unit connected to an output terminal of a reference voltage generator for generating a reference voltage, so that the output terminal of the reference voltage generator can be quickly moved to a low level when the lapping up operation is performed immediately after a fast lapping-down operation. The present invention provides a power-up circuit for a semiconductor device that can be discharged to prevent malfunction of the circuit.

본 발명의 일실시 예에 따른 반도체 소자의 파워 업 회로는 전원 전압을 분배하여 기준 전압을 생성하는 기준 전압 발생부와, 상기 전원 전압과 상기 기준 전압을 이용하여 파워 업 신호를 생성하는 파워 업 신호 생성부, 및 상기 기준 전압을 디스차지하는 디스차지부를 포함한다.A power up circuit of a semiconductor device according to an exemplary embodiment of the present invention may include a reference voltage generator configured to distribute a power supply voltage to generate a reference voltage, and a power up signal to generate a power up signal using the power supply voltage and the reference voltage. And a discharge unit configured to discharge the reference voltage.

파워 업 동작 시 상기 디스차지부는 상기 기준 전압을 하이 레벨로 상승시킨다. 파워 다운 동작 시 상기 디스차지부는 상기 기준 전압을 일정 시간 동안 로우 레벨로 디스차지시킨다.During the power up operation, the discharge unit raises the reference voltage to a high level. During the power-down operation, the discharge unit discharges the reference voltage to a low level for a predetermined time.

상기 기준 전압 발생부 상기 전원 전압과 접지 전압 사이에 직렬 연결된 트랜지스터 및 저항을 포함하며, 상기 트랜지스터 및 상기 저항 사이의 노드로 상기 기준 전압을 출력한다.The reference voltage generator includes a transistor and a resistor connected in series between the power supply voltage and the ground voltage, and outputs the reference voltage to a node between the transistor and the resistor.

상기 파워 업 신호 생성부는 상기 기준 전압을 입력받아 상기 기준 전압이 일정 전위 이상으로 상승할 경우 로우 레벨의 출력 신호를 생성하는 입력 회로와, 상기 기준 전압에 응답하여 상기 기준 전압이 상기 일정 전위보다 낮을 경우 하이 레벨의 상기 출력 신호를 생성하는 전원 공급 회로와, 상기 출력 신호를 버퍼링하여 반전 신호 및 상기 파워 업 신호를 생성하는 버퍼, 및 상기 반전 신호에 응답하여 상기 입력 회로를 인에이블 시키는 인에이블부를 포함한다.The power-up signal generation unit receives an input of the reference voltage and generates an output signal having a low level when the reference voltage rises above a predetermined potential, and the reference voltage is lower than the predetermined potential in response to the reference voltage. A power supply circuit for generating the output signal at a high level, a buffer for buffering the output signal to generate an inverted signal and the power up signal, and an enable unit for enabling the input circuit in response to the inverted signal. Include.

상기 디스차지부는 상기 전원 전압과 상기 기준 전압 발생부의 출력단 사이에 연결된 전위 제어부, 및 상기 전위 제어부를 제어하는 전위 생성부를 포함한다.The discharge unit includes a potential controller connected between the power supply voltage and an output terminal of the reference voltage generator, and a potential generator that controls the potential controller.

상기 전위 제어부는 상기 전원 전압과 상기 기준 전압 발생부의 출력단 사이에 연결된 제1 트랜지스터, 및 상기 트랜지스터의 게이트단에 연결되어 일정시간 동안 상기 트랜지스터를 턴온시키는 캐패시터를 포함한다.The potential controller includes a first transistor connected between the power supply voltage and an output terminal of the reference voltage generator, and a capacitor connected to the gate terminal of the transistor to turn on the transistor for a predetermined time.

상기 전위 생성부는 상기 전원 전압과 접지 전원 사이에 직렬 연결된 저항 및 제2 트랜지스터를 포함하며, 상기 저항과 상기 제2 트랜지스터 사이의 노드는 상기 제1 트랜지스터의 게이트에 연결된다.The potential generator includes a resistor and a second transistor connected in series between the power supply voltage and a ground power supply, and a node between the resistor and the second transistor is connected to a gate of the first transistor.

상기 파워 업 동작 시 상기 제1 트랜지스터는 턴온되어 상기 기준 전압 발생부의 출력단에 상기 전원 전압을 공급하여 상기 기준 전압을 상승시킨다.In the power-up operation, the first transistor is turned on to supply the power voltage to an output terminal of the reference voltage generator to increase the reference voltage.

파워 다운 동작 시 상기 제1 트랜지스터는 상기 일정시간 동안 턴온되어 상기 기준 전압 발생부의 출력단에 0V의 상기 전원 전압을 연결하여 상기 기준 전압을 디스차지시킨다.In the power-down operation, the first transistor is turned on for the predetermined time to connect the power supply voltage of 0V to the output terminal of the reference voltage generator to discharge the reference voltage.

본 발명의 일실시 예에 따르면, 기준 전압을 생성하는 기준 전압 생성부의 출력단과 연결되는 디스차지부를 구비함으로써, 빠른 랩핑 다운 동작 하 바로 랩핑 업 동작을 실시할 때 기준 전압 생성부의 출력단을 로우 레벨로 빠르게 디스차지하여 회로의 오동작을 방지할 수 있다.According to an embodiment of the present invention, by providing a discharge unit connected to an output terminal of the reference voltage generator for generating a reference voltage, the output terminal of the reference voltage generator is brought to a low level when the wrapping up operation is performed immediately under a fast wrapping down operation. It can be quickly discharged to prevent circuit malfunction.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. It is provided to inform you.

도 2는 본 발명의 일실시 예에 따른 반도체 소자의 파워 업 회로(100)를 설명하기 위한 회로도이다.2 is a circuit diagram illustrating a power-up circuit 100 of a semiconductor device according to an embodiment of the present invention.

도 2를 참조하면, 반도체 소자의 파워 업 회로(100)는 기준 전압 생성부(110), 파워 업 신호 생성부(120), 및 디스차지부(130)를 포함한다.Referring to FIG. 2, the power up circuit 100 of the semiconductor device may include a reference voltage generator 110, a power up signal generator 120, and a discharge unit 130.

기준 전압 생성부(110)는 PMOS 트랜지스터(PM1)와 저항(R1)을 포함한다. PMOS 트랜지스터(PM1)와 저항(R1)은 전원 전압(VDD)과 접지 전원(VSS) 사이에 직렬 연결된다. PMOS 트랜지스터(PM1)의 게이트는 접지 전원(VSS)이 연결된다. PMOS 트랜 지스터(PM1)와 저항(R1)은 인가되는 전원 전압(VDD)을 저항값에 따라 분배하여 PMOS 트랜지스터(PM1)와 저항(R1) 사이의 출력 노드(N1)로 기준 전압(Vref)을 출력한다.The reference voltage generator 110 includes a PMOS transistor PM1 and a resistor R1. The PMOS transistor PM1 and the resistor R1 are connected in series between the power supply voltage V DD and the ground power supply V SS . The ground power supply V SS is connected to the gate of the PMOS transistor PM1. The PMOS transistor PM1 and the resistor R1 divide the applied power voltage V DD according to the resistance value to the output node N1 between the PMOS transistor PM1 and the resistor R1 to the reference voltage Vref. Outputs

파워 업 신호 생성부(120)는 입력 회로(121), 전원 공급 회로(122), 인에이블부(123), 및 버퍼(124)를 포함한다.The power up signal generator 120 includes an input circuit 121, a power supply circuit 122, an enable unit 123, and a buffer 124.

입력 회로(121)는 PMOS 트랜지스터(PM2) 및 NMOS 트랜지스터(NM1)를 포함한다. PMOS 트랜지스터(PM2)와 NMOS 트랜지스터(NM1)는 전원 전압(VDD)과 노드(N4) 사이에 직렬 연결되며, 각각의 게이트에 기준 전압(Vref)이 인가된다. 따라서, 기준 전압(Vref)에 응답하여 PMOS 트랜지스터(PM2)와 NMOS 트랜지스터(NM1)의 사이의 노드(N2)를 통해 출력 신호(S1)를 출력한다. The input circuit 121 includes a PMOS transistor PM2 and an NMOS transistor NM1. The PMOS transistor PM2 and the NMOS transistor NM1 are connected in series between the power supply voltage V DD and the node N4, and a reference voltage Vref is applied to each gate. Therefore, the output signal S1 is output through the node N2 between the PMOS transistor PM2 and the NMOS transistor NM1 in response to the reference voltage Vref.

전원 공급 회로(122)는 PMOS 트랜지스터(PM3 및 PM4)를 포함한다. PMOS 트랜지스터(PM3 및 PM4)는 전원 전압(VDD)과 노드(N2)에 직렬 연결된다. PMOS 트랜지스터(PM3)는 게이트에 기준 전압(Vref)이 인가되고, PMOS 트랜지스터(PM4)는 게이트에 반전 신호(S2)가 인가되어 노드(N2)의 전위를 제어한다.The power supply circuit 122 includes PMOS transistors PM3 and PM4. The PMOS transistors PM3 and PM4 are connected in series with the power supply voltage V DD and the node N2. The reference voltage Vref is applied to the gate of the PMOS transistor PM3, and the inversion signal S2 is applied to the gate of the PMOS transistor PM3 to control the potential of the node N2.

버퍼(124)는 인버터(IV1 및 IV2)를 포함한다. 인버터(IV1 및 IV2)는 노드(N2)에 직렬 연결된다. 인버터(IV1)는 출력 신호(S1)를 반전시켜 반전 신호(S2)를 출력하고, 인버터(IV2)는 반전 신호(S2)를 반전시켜 파워 업 신호(PWRUP)를 출력한다. Buffer 124 includes inverters IV1 and IV2. Inverters IV1 and IV2 are connected in series to node N2. The inverter IV1 inverts the output signal S1 to output the inversion signal S2, and the inverter IV2 inverts the inversion signal S2 to output the power-up signal PWRUP.

인에이블부(123)는 NMOS 트랜지스터(NM2 및 NM3)를 포함한다. NMOS 트랜지 스터(NM2 및 NM3)는 노드(N4)와 접지 전원(VSS) 사이에 병렬 연결된다. NMOS 트랜지스터(NM2)의 게이트는 노드(N4)와 연결되고, NMOS 트랜지스터(NM3)의 게이트는 반전 신호(S2)가 인가된다.The enable unit 123 includes NMOS transistors NM2 and NM3. NMOS transistors NM2 and NM3 are connected in parallel between node N4 and ground power supply V SS . The gate of the NMOS transistor NM2 is connected to the node N4, and the inversion signal S2 is applied to the gate of the NMOS transistor NM3.

디스차지부(130)는 전위 제어부(131) 및 전위 생성부(132)를 포함한다.The discharge unit 130 includes a potential controller 131 and a potential generator 132.

전위 제어부(131)는 NMOS 트랜지스터(NM4) 및 캐패시터(Ca)를 포함한다. NMOS 트랜지스터(NM4)는 기준 전압 생성부(110)의 출력 노드(N1)와 전원 전압(VDD) 사이에 연결된다. NMOS 트랜지스터(NM4)의 게이트는 노드(N5)가 연결되어 노드(N5)의 전위에 따라 NMOS 트랜지스터(NM4)가 턴온된다. 캐패시터(Ca)는 노드(N5)와 접지 전원(VSS) 사이에 연결되어 노드(N5)가 높은 전위 일 때 충전되고, 노드(N5)가 로우 레벨로 디스차지되어도 일정시간 동안 전위를 방전시켜 NMOS 트랜지스터(NM4)가 일정 시간 동안 턴온된다.The potential controller 131 includes an NMOS transistor NM4 and a capacitor Ca. The NMOS transistor NM4 is connected between the output node N1 of the reference voltage generator 110 and the power supply voltage V DD . The gate of the NMOS transistor NM4 is connected to the node N5 so that the NMOS transistor NM4 is turned on according to the potential of the node N5. The capacitor Ca is connected between the node N5 and the ground power supply V SS to charge when the node N5 is at a high potential, and discharges the potential for a predetermined time even when the node N5 is discharged to a low level. The NMOS transistor NM4 is turned on for a certain time.

전위 생성부(132)는 저항(R2), 및 NMOS 트랜지스터(NM5, 및 NM6)를 포함한다. 저항(R2), 및 NMOS 트랜지스터(NM5, 및 NM6)는 전원 전압(VDD)과 접지 전원(VSS) 사이에 직렬 연결된다. 저항(R2)과 NMOS 트랜지스터(NM5) 사이의 노드(N6)는 노드(N5)와 연결된다. NMOS 트랜지스터(NM5)의 게이트는 노드(N5)와 연결된다. NMOS 트랜지스터(NM6)의 게이트는 반전 신호(S2)가 인가된다.The potential generator 132 includes a resistor R2 and NMOS transistors NM5 and NM6. The resistor R2 and the NMOS transistors NM5 and NM6 are connected in series between the power supply voltage V DD and the ground power supply V SS . The node N6 between the resistor R2 and the NMOS transistor NM5 is connected to the node N5. The gate of the NMOS transistor NM5 is connected to the node N5. The inversion signal S2 is applied to the gate of the NMOS transistor NM6.

도 1을 참조하여 본 발명의 일실시 예에 따른 파워 업 회로(100)의 동작을 설명하면 다음과 같다.The operation of the power up circuit 100 according to an embodiment of the present invention will be described with reference to FIG. 1.

1) 파워 업 동작1) power-up operation

먼저 전원 전압(VDD)이 인가되면, 초기 동작시 낮은 전위의 기준 전압(Vref)에 의해 노드(N2)는 하이 레벨이 된다. 하이 레벨의 출력 신호(S1)는 인버터(IV1, 및 IV2)에 의해 버퍼링되어 하이 레벨의 파워 업 신호(PWRUP)가 생성된다.First, when the power supply voltage V DD is applied, the node N2 is at a high level by the reference voltage Vref of the low potential during the initial operation. The high level output signal S1 is buffered by inverters IV1 and IV2 to generate a high level power up signal PWRUP.

또한, 기준 전압 생성부(110)에서 전원 전압(VDD)을 분배하여 기준 전압(Vref)을 생성한다. 이때, 디스차지부(130)에도 전원 전압(VDD)이 인가되어 노드(N5)가 하이 레벨로 상승하게 된다. 이로 인하여 NMOS 트랜지스터(NM4)가 턴온되어 기준 전압 생성부(110)의 출력 노드(N1)에 전원 전압(VDD)이 인가되어 출력 노드(N1)는 종래보다 더욱 빠르게 하이 레벨의 전위로 상승하게된다.In addition, the reference voltage generator 110 distributes the power supply voltage V DD to generate the reference voltage Vref. At this time, the power supply voltage V DD is also applied to the discharge unit 130 so that the node N5 rises to a high level. As a result, the NMOS transistor NM4 is turned on to apply the power supply voltage V DD to the output node N1 of the reference voltage generator 110 so that the output node N1 rises to a high level potential more quickly than before. do.

출력 노드(N1)의 전위가 일정 전위 이상으로 상승하게 되면, 파워 업 신호 생성부(120)의 NMOS 트랜지스터(NM1)가 턴온되어 노드(N2)는 로우 레벨의 출력 신호(S1)를 출력한다. 로우 레벨의 출력 신호(S1)는 인버터(IV1, 및 IV2)에 의해 버퍼링되어 하이 레벨의 파워 업 신호(PWRUP)가 로우 레벨로 천이된다.When the potential of the output node N1 rises above the predetermined potential, the NMOS transistor NM1 of the power up signal generator 120 is turned on so that the node N2 outputs the low level output signal S1. The low level output signal S1 is buffered by inverters IV1 and IV2 so that the high level power up signal PWRUP transitions to the low level.

2) 파워 다운 동작2) power down operation

먼저 전원 전압(VDD)이 로우 레벨(0V)로 다운되기 시작하면, 기준 전압 생성부(110)에서 생성되는 기준 전압(Vref)의 전위가 낮아지게 된다. 또한 디스차지 부(130)의 노드(N5)의 전위로 점차 하강하게 되나, 캐패시터(Ca)의 방전 전위에 의해 NMOS 트랜지스터(NM4)는 일정 시간 동안 턴온 상태를 유지하게 된다. 이로 인하여 기준 전압 생성부(110)의 출력 노드(N1)는 0V의 전위를 갖는 전원 전압(VDD)과 연결되어 빠르게 디스차지된다.First, when the power supply voltage V DD starts to fall to the low level 0V, the potential of the reference voltage Vref generated by the reference voltage generator 110 is lowered. In addition, the voltage is gradually lowered to the potential of the node N5 of the discharge unit 130, but the NMOS transistor NM4 is kept turned on for a predetermined time by the discharge potential of the capacitor Ca. As a result, the output node N1 of the reference voltage generator 110 is connected to the power supply voltage V DD having a potential of 0V and quickly discharged.

종래와 같이 기준 전압(Vref)이 로우 레벨로 디스차지되는 시간이 길게 되면, 디스차지 동작 중간에 파워 업 동작을 진행하게 되면, 기준 전압(Vref)이 하이 레벨로 상승하는 시간이 필요치 않게 되어 노드(N2)는 하이 레벨로 프리차지 되는 구간이 발생하지 않아 파워 업 신호(PWRUP)가 클럭으로 생성되지 않는다.As the conventional time when the reference voltage Vref is discharged to the low level is long, if the power-up operation is performed in the middle of the discharge operation, the time for the reference voltage Vref to rise to the high level is not necessary. N2 does not generate a section that is precharged to a high level so that the power-up signal PWRUP is not generated as a clock.

본 발명과 같은 빠르게 디스차지된 출력 노드(N1)에 의하여 파워 다운 동작 후 또 다시 빠른 파워 업 동작이 진행되어도 기준 전압(Vref)이 일정 전압 이상으로 상승하게 되는 시간이 소요되므로 일정한 클럭 신호인 파워 업 신호(PWRUP)를 생성할 수 있다.Even after the power-down operation is performed by the quickly discharged output node N1 as in the present invention, the reference voltage Vref takes time to rise above a certain voltage even after the power-down operation is performed again. The up signal PWRUP may be generated.

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

도 1은 종래 기술에 따른 파워 업 회로를 나타내는 회로도이다.1 is a circuit diagram showing a power-up circuit according to the prior art.

도 2는 본 발명의 일실시 예에 따른 반도체 소자의 파워 업 회로(100)를 설명하기 위한 회로도이다.2 is a circuit diagram illustrating a power-up circuit 100 of a semiconductor device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

100 : 파워 업 회로 110 : 기준 전압 생성부100: power up circuit 110: reference voltage generator

120 : 파워 업 신호 생성부 130 : 디스차지부120: power-up signal generation unit 130: discharge unit

Claims (14)

전원 전압을 분배하여 기준 전압을 생성하는 기준 전압 발생부;A reference voltage generator for distributing a power supply voltage to generate a reference voltage; 상기 전원 전압과 상기 기준 전압을 이용하여 파워 업 신호를 생성하는 파워 업 신호 생성부; 및A power up signal generator configured to generate a power up signal using the power supply voltage and the reference voltage; And 상기 기준 전압을 디스차지하는 디스차지부를 포함하는 반도체 소자의 파워 업 회로.And a discharge unit configured to discharge the reference voltage. 제 1 항에 있어서,The method of claim 1, 파워 업 동작 시 상기 디스차지부는 상기 기준 전압을 하이 레벨로 상승시키는 반도체 소자의 파워 업 회로.And the discharge unit raises the reference voltage to a high level during a power-up operation. 제 1 항에 있어서,The method of claim 1, 파워 다운 동작 시 상기 디스차지부는 상기 기준 전압을 일정 시간 동안 로우 레벨로 디스차지시키는 반도체 소자의 파워 업 회로.The discharge unit discharges the reference voltage at a low level for a predetermined time during a power down operation. 제 1 항에 있어서,The method of claim 1, 상기 기준 전압 발생부 상기 전원 전압과 접지 전압 사이에 직렬 연결된 트랜지스터 및 저항을 포함하며, 상기 트랜지스터 및 상기 저항 사이의 노드로 상기 기준 전압을 출력하는 반도체 소자의 파워 업 회로.The reference voltage generator includes a transistor and a resistor connected in series between the power supply voltage and the ground voltage, and outputs the reference voltage to a node between the transistor and the resistor. 제 1 항에 있어서,The method of claim 1, 상기 파워 업 신호 생성부는The power up signal generator 상기 기준 전압을 입력받아 상기 기준 전압이 일정 전위 이상으로 상승할 경우 로우 레벨의 출력 신호를 생성하는 입력 회로;An input circuit configured to receive the reference voltage and generate an output signal having a low level when the reference voltage rises above a predetermined potential; 상기 기준 전압에 응답하여 상기 기준 전압이 상기 일정 전위보다 낮을 경우 하이 레벨의 상기 출력 신호를 생성하는 전원 공급 회로;A power supply circuit configured to generate the output signal of a high level when the reference voltage is lower than the predetermined potential in response to the reference voltage; 상기 출력 신호를 버퍼링하여 반전 신호 및 상기 파워 업 신호를 생성하는 버퍼; 및A buffer for buffering the output signal to generate an inverted signal and the power up signal; And 상기 반전 신호에 응답하여 상기 입력 회로를 인에이블 시키는 인에이블부를 포함하는 반도체 소자의 파워 업 회로.And an enable portion for enabling the input circuit in response to the inversion signal. 제 2 항에 있어서,The method of claim 2, 상기 디스차지부는The discharge unit 상기 전원 전압과 상기 기준 전압 발생부의 출력단 사이에 연결된 전위 제어 부; 및A potential controller connected between the power supply voltage and an output terminal of the reference voltage generator; And 상기 전위 제어부를 제어하는 전위 생성부를 포함하는 반도체 소자의 파워 업 회로.And a potential generator for controlling the potential controller. 제 6 항에 있어서,The method of claim 6, 상기 전위 제어부는 상기 전원 전압과 상기 기준 전압 발생부의 출력단 사이에 연결된 제1 트랜지스터; 및The potential controller may include a first transistor connected between the power supply voltage and an output terminal of the reference voltage generator; And 상기 트랜지스터의 게이트단에 연결되어 일정시간 동안 상기 트랜지스터를 턴온시키는 캐패시터를 포함하는 반도체 소자의 파워 업 회로.And a capacitor connected to the gate terminal of the transistor to turn on the transistor for a predetermined time. 제 7 항에 있어서,The method of claim 7, wherein 상기 전위 생성부는 상기 전원 전압과 접지 전원 사이에 직렬 연결된 저항 및 제2 트랜지스터를 포함하며,The potential generator includes a resistor and a second transistor connected in series between the power supply voltage and a ground power supply. 상기 저항과 상기 제2 트랜지스터 사이의 노드는 상기 제1 트랜지스터의 게이트에 연결된 반도체 소자의 파워 업 회로.And a node between the resistor and the second transistor is connected to a gate of the first transistor. 제 7 항에 있어서,The method of claim 7, wherein 상기 파워 업 동작 시 상기 제1 트랜지스터는 턴온되어 상기 기준 전압 발생부의 출력단에 상기 전원 전압을 공급하여 상기 기준 전압을 상승시키는 반도체 소자의 파워 업 회로.The first transistor is turned on during the power-up operation to supply the power supply voltage to the output terminal of the reference voltage generator to increase the reference voltage. 제 7 항에 있어서,The method of claim 7, wherein 파워 다운 동작 시 상기 제1 트랜지스터는 상기 일정시간 동안 턴온되어 상기 기준 전압 발생부의 출력단에 0V의 상기 전원 전압을 연결하여 상기 기준 전압을 디스차지시키는 반도체 소자의 파워 업 회로.The first transistor is turned on for a predetermined time during the power-down operation to connect the power supply voltage of 0V to the output terminal of the reference voltage generator to discharge the reference voltage. 전원 전압을 분배하여 기준 전압을 생성하는 기준 전압 발생부;A reference voltage generator for distributing a power supply voltage to generate a reference voltage; 상기 전원 전압과 상기 기준 전압을 이용하여 파워 업 신호를 생성하는 파워 업 신호 생성부; 및A power up signal generator configured to generate a power up signal using the power supply voltage and the reference voltage; And 파워 업 동작 시 상기 기준 전압을 하이 레벨로 상승시키고, 파워 다운 동작 시 상기 기준 전압을 일정 시간 동안 로우 레벨로 디스차지시키는 전압 제어부를 포함하는 반도체 소자의 파워 업 회로.And a voltage controller for raising the reference voltage to a high level during a power-up operation and discharging the reference voltage to a low level for a predetermined time during a power-down operation. 제 11 항에 있어서,The method of claim 11, 상기 전압제어부는 상기 전원 전압과 상기 기준 전압 발생부의 출력단 사이에 연결된 전위 제어부; 및The voltage controller may include a potential controller connected between the power supply voltage and an output terminal of the reference voltage generator; And 상기 전위 제어부를 제어하는 전위 생성부를 포함하는 반도체 소자의 파워 업 회로.And a potential generator for controlling the potential controller. 제 12 항에 있어서,13. The method of claim 12, 상기 파워 업 동작 시 상기 전위 제어부는 상기 기준 전압 발생부의 출력단에 전원 전압을 공급하여 상기 기준 전압을 상승시키는 반도체 소자의 파워 업 회로.And the potential controller increases the reference voltage by supplying a power supply voltage to an output terminal of the reference voltage generator during the power-up operation. 제 12 항에 있어서,13. The method of claim 12, 상기 파워 다운 동작 시 상기 일정시간 동안 상기 기준 전압 발생부의 출력단에 0V의 전원 전압을 연결하여 상기 기준 전압을 디스차지시키는 반도체 소자의 파워 업 회로.The power up circuit of the semiconductor device to discharge the reference voltage by connecting a power supply voltage of 0V to the output terminal of the reference voltage generator for a predetermined time during the power-down operation.
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