KR100911189B1 - Circuit for Controlling Clock of Semiconductor Memory Apparatus - Google Patents

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Abstract

본 발명은 커패시터의 충방전 시간을 이용하여 반도체 메모리 장치의 동작 명령 대기 시간을 판단하고, 그 판단 결과에 상응하는 제어 신호를 출력하는 클럭 출력 제어 수단, 및 상기 제어 신호에 응답하여 클럭을 출력하는 클럭 출력 수단을 포함한다.The present invention uses the charge and discharge time of the capacitor to determine the operation command wait time of the semiconductor memory device, the clock output control means for outputting a control signal corresponding to the determination result, and outputting a clock in response to the control signal Clock output means.

칩 선택 신호, 클럭 Chip Select Signal, Clock

Description

반도체 메모리 장치의 클럭 제어 회로{Circuit for Controlling Clock of Semiconductor Memory Apparatus}Circuit for Controlling Clock of Semiconductor Memory Apparatus

도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 클럭 제어 회로의 블록도,1 is a block diagram of a clock control circuit of a semiconductor memory device according to an embodiment of the present invention;

도 2는 도 1의 클럭 출력 제어 수단의 블록도,2 is a block diagram of the clock output control means of FIG.

도 3은 도 2의 차지펌프의 회로도,3 is a circuit diagram of the charge pump of FIG.

도 4는 도 1의 클럭 출력 수단의 회로도,4 is a circuit diagram of the clock output means of FIG.

도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 클럭 제어 회로의 타이밍도,5 is a timing diagram of a clock control circuit of a semiconductor memory device according to an embodiment of the present invention;

도 6은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 클럭 제어 회로의 블록도,6 is a block diagram of a clock control circuit of a semiconductor memory device according to another embodiment of the present invention;

도 7은 도 6의 제 1 펄스 발생기의 회로도,7 is a circuit diagram of the first pulse generator of FIG.

도 8은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 클럭 제어 회로의 타이밍도,8 is a timing diagram of a clock control circuit of a semiconductor memory device according to another embodiment of the present invention;

도 9는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 클럭 제어 회로의 블록도,9 is a block diagram of a clock control circuit of a semiconductor memory device according to still another embodiment of the present invention;

도 10은 도 9의 제어 신호 생성부의 회로도,10 is a circuit diagram of a control signal generator of FIG. 9;

도 11은 본 발명의 또다른 실시예에 따른 반도체 메모리 장치의 클럭 제어 회로의 타이밍도이다.11 is a timing diagram of a clock control circuit of a semiconductor memory device according to another embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100, 300, 400: 클럭 출력 제어 수단 200: 클럭 출력 수단100, 300, 400: clock output control means 200: clock output means

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 클럭(clock)을 이용하여 동작하는 회로에 전달되는 클럭을 제어하는 클럭 제어 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a clock control circuit for controlling a clock transmitted to a circuit operating by using a clock.

일반적으로 반도체 메모리 장치는 입력 받는 클럭에 동기되어 동작한다.In general, a semiconductor memory device operates in synchronization with an input clock.

클럭을 사용하는 내부 회로들이 많아질수록 클럭을 드라이빙하기 위한 드라이버의 개수 또한 많아진다.The more internal circuits that use the clock, the greater the number of drivers to drive the clock.

특정 명령을 수행한 내부 회로는 다음 명령이 입력되기 전까지 동작하지 않는다. 클럭은 내부 회로가 동작할 경우나 동작하지 않을 경우에도 항상 내부 회로에 입력된다.The internal circuitry that executes a particular command does not work until the next command is entered. The clock is always input to the internal circuit even when the internal circuit is operated or not.

드라이버는 내부 회로가 동작하지 않을 경우에도 클럭을 드라이빙하여 내부 회로에 출력한다. 드라이버가 클럭을 드라이빙하는 데 소모되는 전력양은 드라이버의 개수가 많아질수록 커진다.The driver drives the clock and outputs it to the internal circuit even when the internal circuit is not operating. The amount of power consumed by the driver to drive the clock increases as the number of drivers increases.

종래의 기술에 따른 반도체 메모리 장치는 동작하지 않는 내부 회로에도 클 럭을 공급하기 위해 드라이버가 드라이빙 동작을 수행하므로 반도체 메모리 장치의 전력 소모량이 크다. 이러한 문제점은 저전력 반도체 메모리 장치의 개발에 커다란 문제점으로 작용한다.In the semiconductor memory device according to the related art, since the driver performs a driving operation to supply a clock to an internal circuit that does not operate, the power consumption of the semiconductor memory device is large. This problem is a big problem in the development of low power semiconductor memory devices.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 전력 소모량을 감소시킬 수 있도록 한 반도체 메모리 장치의 클럭 제어 회로를 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object thereof is to provide a clock control circuit of a semiconductor memory device capable of reducing power consumption.

본 발명에 따른 반도체 메모리 장치의 클럭 제어 회로는 커패시터의 충방전 시간을 이용하여 반도체 메모리 장치의 동작 명령 대기 시간을 판단하고, 그 판단 결과에 상응하는 제어 신호를 출력하는 클럭 출력 제어 수단, 및 상기 제어 신호에 응답하여 클럭을 출력하는 클럭 출력 수단을 포함한다.The clock control circuit of the semiconductor memory device according to the present invention includes a clock output control means for determining an operation command waiting time of a semiconductor memory device using a charge / discharge time of a capacitor, and outputting a control signal corresponding to the determination result, and the Clock output means for outputting a clock in response to the control signal.

다른 실시예에 따른 반도체 메모리 장치의 클럭 제어 회로는 칩 선택 신호의 활성화에 응답하여 활성화되고, 상기 칩 선택 신호의 비활성화에 응답하여 소정 시간 이후 비활성화되도록 커패시터의 충방전 시간을 이용하여 제어 신호를 생성하는 클럭 출력 제어 수단, 및 상기 제어 신호에 응답하여 클럭을 출력하는 클럭 출력 수단을 포함한다.According to another exemplary embodiment, a clock control circuit of a semiconductor memory device is activated in response to an activation of a chip select signal, and generates a control signal using a charge / discharge time of a capacitor to be deactivated after a predetermined time in response to deactivation of the chip select signal. Clock output control means, and clock output means for outputting a clock in response to the control signal.

또 다른 실시예에 따른 반도체 메모리 장치의 클럭 제어 회로는 입력 신호가 인에이블되면 펄스를 인에이블시키고, 상기 입력 신호가 디스에이블되면 소정 시간 이후 상기 펄스를 디스에이블시키는 펄스 발생기를 직렬로 복수개 연결하여, 이전 펄스 발생기의 출력 펄스보다 다음 펄스 발생기의 출력 펄스의 인에이블 구간이 더 길어지도록 구성된 클럭 출력 제어 수단, 및 상기 직렬로 연결된 복수개의 펄스 발생기 중 마지막 펄스 발생기의 출력 펄스에 응답하여 클럭을 출력하는 클럭 출력 수단을 포함한다.In another embodiment, a clock control circuit of a semiconductor memory device may enable a pulse when an input signal is enabled, and connect a plurality of pulse generators in series to disable the pulse after a predetermined time when the input signal is disabled. Clock output control means configured to have an enable interval of an output pulse of a next pulse generator longer than an output pulse of a previous pulse generator, and output a clock in response to an output pulse of a last pulse generator of the plurality of serially connected pulse generators Clock output means.

또 다른 실시예에 따른 반도체 메모리 장치의 클럭 제어 회로는 칩 선택 신호의 활성화에 응답하여 제어 신호를 인에이블시키고, 클럭의 카운팅을 시작하며, 상기 클럭의 카운팅 값이 기설정된 카운팅 값과 동일해지면 상기 제어 신호를 디스에이블시키는 클럭 출력 제어 수단, 및 상기 제어 신호에 응답하여 상기 클럭을 출력하는 클럭 출력 수단을 포함한다.The clock control circuit of the semiconductor memory device according to another embodiment enables the control signal in response to the activation of the chip select signal, starts counting the clock, and when the counting value of the clock becomes equal to a preset counting value, Clock output control means for disabling a control signal, and clock output means for outputting the clock in response to the control signal.

이하, 본 발명에 따른 반도체 메모리 장치의 바람직한 실시예를 첨부도면에 의거하여 상세하게 설명하면 다음과 같다.Hereinafter, a preferred embodiment of a semiconductor memory device according to the present invention will be described in detail with reference to the accompanying drawings.

도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치의 클럭 제어 회로는 클럭 출력 제어 수단(100), 및 클럭 출력 수단(200)을 포함한다. 반도체 메모리 장치가 특정 명령을 수행하도록 하는 외부 신호 중 칩 선택 신호(CS)는 반도체 메모리 장치에 명령을 입력 시킬 때마다 인에이블된다. 따라서 상기 칩 선택 신호(CS)가 인에이블되었다는 것은 반도체 메모리 장치에 명령이 입력되었다는 것으로 판단할 수 있다.As shown in FIG. 1, a clock control circuit of a semiconductor memory device according to an embodiment of the present invention includes a clock output control means 100 and a clock output means 200. The chip select signal CS among the external signals for allowing the semiconductor memory device to execute a specific command is enabled whenever a command is input to the semiconductor memory device. Accordingly, it may be determined that the command is input to the semiconductor memory device when the chip select signal CS is enabled.

상기 클럭 출력 제어 수단(100)은 상기 칩 선택 신호(CS)가 인에이블되면 제어 신호(ctrl)를 인에이블시키고 상기 칩 선택 신호(CS)가 디스에이블되면 소정 시간이후 상기 제어 신호(ctrl)를 디스에이블시킨다.The clock output control means 100 enables the control signal ctrl when the chip select signal CS is enabled and the control signal ctrl after a predetermined time when the chip select signal CS is disabled. Disable it.

상기 클럭 출력 수단(200)은 클럭(clk)과 상기 제어 신호(ctrl)를 입력 받아, 상기 제어 신호(ctrl)의 인에이블 구간동안 상기 클럭(clk)을 내부 클럭(clk_out)으로서 출력한다.The clock output means 200 receives a clock clk and the control signal ctrl and outputs the clock clk as an internal clock clk_out during an enable period of the control signal ctrl.

상기 클럭 출력 제어 수단(100)은 도 2에 도시된 바와 같이, 차지펌프(110), 및 비교기(120)를 포함한다.As illustrated in FIG. 2, the clock output control means 100 includes a charge pump 110 and a comparator 120.

상기 차지펌프(110)는 상기 칩 선택 신호(CS)에 응답하여 커패시터 전압(V_cap)을 충전 또는 방전시킨다. 상기 칩 선택 신호(CS)가 디스에이블되면 상기 차지펌프(110)는 상기 클럭(clk)을 이용하여 상기 커패시터 전압(V_cap)의 충전 시간을 제어할 수 있다.The charge pump 110 charges or discharges the capacitor voltage V_cap in response to the chip select signal CS. When the chip select signal CS is disabled, the charge pump 110 may control the charging time of the capacitor voltage V_cap using the clock clk.

상기 비교기(120)는 상기 커패시터 전압(V_cap)과 상기 기준 전압(Vref)을 레벨 비교하여 상기 제어 신호(ctrl)를 생성한다. 예를 들어, 상기 커패시터 전압(V_cap)이 상기 기준 전압(Vref)보다 전압 레벨이 낮으면 상기 제어 신호(ctrl)를 인에이블시키고, 상기 커패시터 전압(V_cap)이 상기 기준 전압(Vref)보다 전압 레벨이 높으면 상기 제어 신호(ctrl)를 디스에이블시킨다.The comparator 120 generates the control signal ctrl by level comparing the capacitor voltage V_cap and the reference voltage Vref. For example, when the capacitor voltage V_cap is lower than the reference voltage Vref, the control signal ctrl is enabled, and the capacitor voltage V_cap is higher than the reference voltage Vref. Is high disables the control signal ctrl.

상기 차지펌프(110)는 도 3에 도시된 바와 같이, 전압 인가부(111), 방전부(112), 및 커패시터(C1)를 포함한다.As shown in FIG. 3, the charge pump 110 includes a voltage applying unit 111, a discharge unit 112, and a capacitor C1.

상기 커패시터(C1)는 일단에 상기 전압 인가부(111)와 상기 방전부(112)의 연결 노드가 연결되며, 타단에 접지단(VSS)이 연결된다. 상기 커패시터(C1)의 양단 전압이 상기 커패시터 전압(V_cap)이다.One end of the capacitor C1 is connected to the connection node of the voltage applying unit 111 and the discharge unit 112, and the other end of the capacitor C1 is connected to the ground terminal VSS. The voltage across the capacitor C1 is the capacitor voltage V_cap.

상기 전압 인가부(111)는 외부 전압(VDD)을 인가 받아 상기 커패시터(C1)의 일단에 전압을 인가시킨다.The voltage applying unit 111 receives an external voltage VDD and applies a voltage to one end of the capacitor C1.

상기 전압 인가부(111)는 저항 소자(R1)를 포함한다. 상기 저항 소자(R1)는 일단에 외부 전압(VDD)을 인가 받고 타단에 상기 커패시터(C1)의 일단이 연결된다. 상기 저항 소자(R1)의 저항값에 따라 상기 커패시터(C1)가 충전되는 시간이 결정된 다. 상기 전압 인가부(111)는 상기 클럭(clk)에 응답하여 상기 커패시터(C1)가 충전되는 시간을 제어하는 전압 제어부(111-1)를 더 포함할 수도 있다. 상기 전압 제어부(111-1)는 상기 저항 소자(R1)와 상기 커패시터(C1) 사이에 연결되며 상기 클럭(clk)에 응답하여 턴온되는 스위칭 소자이다. 상기 전압 제어부(111-1)는 제 1 인버터(IV1), 및 제 1 트랜지스터(P1)를 포함한다. 상기 제 1 인버터(IV1)는 상기 클럭(clk)을 입력 받는다. 상기 제 1 트랜지스터(P1)는 상기 제 1 인버터(IV1)의 출력 신호를 입력받는 게이트, 상기 저항 소자(R1)의 타단에 연결된 소오스, 상기 커패시터(C1)의 일단에 연결된 드레인을 포함한다.The voltage applying unit 111 includes a resistor R1. The resistor element R1 is applied with an external voltage VDD at one end thereof and is connected to one end of the capacitor C1 at the other end thereof. The time for which the capacitor C1 is charged is determined according to the resistance value of the resistance element R1. The voltage applying unit 111 may further include a voltage control unit 111-1 controlling the time for which the capacitor C1 is charged in response to the clock clk. The voltage controller 111-1 is a switching device connected between the resistor element R1 and the capacitor C1 and turned on in response to the clock clk. The voltage controller 111-1 includes a first inverter IV1 and a first transistor P1. The first inverter IV1 receives the clock clk. The first transistor P1 includes a gate that receives the output signal of the first inverter IV1, a source connected to the other end of the resistor R1, and a drain connected to one end of the capacitor C1.

상기 방전부(112)는 상기 칩 선택 신호(CS)에 응답하여 상기 커패시터(C1)를 방전시킨다. 상기 방전부(112)는 상기 칩 선택 신호(CS)가 인에이블되면 턴온되어 상기 커패시터(C1)의 일단과 접지단(VSS)을 연결시키는 스위칭 소자이다. 상기 방전부(112)는 상기 칩 선택 신호(CS)을 입력 받는 게이트, 상기 커패시터(C1)의 일단에 연결된 드레인, 및 접지단(VSS)에 연결된 소오스를 구비한 제 2 트랜지스터(N1)를 포함한다. The discharge part 112 discharges the capacitor C1 in response to the chip select signal CS. The discharge part 112 is a switching element that is turned on when the chip select signal CS is enabled to connect one end of the capacitor C1 to the ground terminal VSS. The discharge part 112 includes a second transistor N1 having a gate receiving the chip select signal CS, a drain connected to one end of the capacitor C1, and a source connected to the ground terminal VSS. do.

도 4에 도시된 바와 같이, 상기 클럭 출력 수단(200)은 상기 제어 신호(ctrl)가 인에이블되면 상기 클럭(clk)을 출력하고 상기 제어 신호(ctrl)가 디스에이블되면 일정 레벨의 신호를 출력한다. 상기 클럭 출력 수단(200)은 상기 제어 신호(ctrl)가 하이 레벨로 인에이블되었을 경우에만 상기 클럭(clk)을 내부 클럭(clk_out)으로서 출력하며, 상기 제어 신호(ctrl)가 로우 레벨로 디스에이블되면 로우 레벨의 신호를 출력한다.As shown in FIG. 4, the clock output means 200 outputs the clock clk when the control signal ctrl is enabled and outputs a signal of a predetermined level when the control signal ctrl is disabled. do. The clock output means 200 outputs the clock clk as an internal clock clk_out only when the control signal ctrl is enabled at a high level, and the control signal ctrl is disabled at a low level. Outputs a low level signal.

상기 클럭 출력 수단(200)은 낸드 게이트(ND1), 및 제 2 인버터(IV2)를 포함한다. 상기 낸드 게이트(ND1)는 상기 제어 신호(ctrl)와 상기 클럭(clk)을 입력 받는다. 상기 제 2 인버터(IV2)는 상기 낸드 게이트(ND1)의 출력 신호를 입력 받아 상기 내부 클럭(clk_out)을 출력한다.The clock output means 200 includes a NAND gate ND1 and a second inverter IV2. The NAND gate ND1 receives the control signal ctrl and the clock clk. The second inverter IV2 receives the output signal of the NAND gate ND1 and outputs the internal clock clk_out.

이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 클럭 제어 회로는 도 5에 도시된 타이밍도와 같이 동작한다.The clock control circuit of the semiconductor memory device according to the embodiment configured as described above operates as shown in the timing diagram of FIG. 5.

반도체 메모리 장치에 명령(command)이 입력되면 상기 칩 선택 신호(CS)가 소정 시간 하이 레벨로 인에이블된다.When the command is input to the semiconductor memory device, the chip select signal CS is enabled at a predetermined time high level.

상기 칩 선택 신호(CS)가 하이 레벨로 인에이블되면 상기 커패시터 전압(V_cap)은 접지(VSS) 레벨로 떨어진다. 이때, 상기 제어 신호(ctrl)는 인에이블되며, 상기 클럭(clk)이 상기 내부 클럭(clk_out)으로서 출력된다.When the chip select signal CS is enabled at the high level, the capacitor voltage V_cap drops to the ground VSS level. In this case, the control signal ctrl is enabled, and the clock clk is output as the internal clock clk_out.

상기 칩 선택 신호(CS)가 로우 레벨로 디스에이블되면 상기 커패시터 전압(V_cap)은 상승하기 시작한다. 상기 제어 신호(ctrl)는 상기 커패시터 전압(V_cap)이 상기 기준 전압(Vref) 레벨보다 낮으면 하이 레벨로 인에이블된 상태를 유지한다. 상기 제어 신호(ctrl)가 인에이블된 상태에서는 상기 클럭(clk)이 상기 내부 클럭(clk_out)으로서 계속 출력된다.When the chip select signal CS is disabled at a low level, the capacitor voltage V_cap starts to rise. The control signal ctrl is maintained at a high level when the capacitor voltage V_cap is lower than the reference voltage Vref level. When the control signal ctrl is enabled, the clock clk is continuously output as the internal clock clk_out.

상기 커패시터 전압(V_cap)이 상기 기준 전압(Vref) 레벨보다 높아지면 상기 제어 신호(ctrl)는 로우 레벨로 디스에이블된다. 상기 제어 신호(ctrl)가 디스에이블되면 상기 내부 클럭(clk_out)은 토글(toggle)하지 않고 로우 레벨을 유지한다.When the capacitor voltage V_cap is higher than the reference voltage Vref level, the control signal ctrl is disabled to a low level. When the control signal ctrl is disabled, the internal clock clk_out does not toggle and maintains a low level.

본 발명의 실시예에 따른 반도체 메모리 장치는 명령에 따른 동작을 수행하 고 다음 명령이 입력되기 전까지 클럭의 토글링을 방지함으로써, 반도체 메모리 장치의 전력 소모를 줄인다.The semiconductor memory device according to the embodiment of the present invention reduces power consumption of the semiconductor memory device by performing an operation according to a command and preventing the clock from toggling until the next command is input.

본 발명의 다른 실시예에 따른 반도체 메모리 장치의 클럭 제어 회로는 도 6에 도시된 바와 같이, 제 1 내지 제 3 펄스 발생기(301, 302, 303)를 구비한 클럭 출력 제어 수단(300), 및 클럭 출력 수단(200)을 포함한다. 상기 클럭 출력 제어 수단(300)이 3개의 펄스 발생기(301, 302, 303)를 구비한 것은 하나의 실시예일 뿐 펄스 발생기의 개수를 한정하는 것을 아니다. As shown in FIG. 6, a clock control circuit of a semiconductor memory device according to another exemplary embodiment of the present invention may include clock output control means 300 including first to third pulse generators 301, 302, and 303. And a clock output means 200. The clock output control means 300 is provided with three pulse generators 301, 302, and 303, which is only an example and does not limit the number of pulse generators.

각 상기 제 1 내지 제 3 펄스 발생기(301, 302, 303)는 입력 신호가 인에이블되면 펄스를 생성하고 상기 입력 신호가 디스에이블되면 소정시간 이후 상기 펄스의 생성을 중지한다.Each of the first to third pulse generators 301, 302, and 303 generates a pulse when the input signal is enabled and stops generating the pulse after a predetermined time when the input signal is disabled.

상기 제 1 펄스 발생기(301)는 칩 선택 신호(CS)가 인에이블되면 제 1 펄스(P1)를 생성하고 상기 칩 선택 신호(CS)가 디스에이블되면 소정 시간 이후 상기 제 1 펄스(P1)를 디스에이블시킨다.The first pulse generator 301 generates the first pulse P1 when the chip select signal CS is enabled, and generates the first pulse P1 after a predetermined time when the chip select signal CS is disabled. Disable it.

상기 제 2 펄스 발생기(302)는 상기 제 1 펄스(P1)가 인에이블되면 제 2 펄스(P2)를 생성하고 상기 제 1 펄스(P1)가 디스에이블되면 소정 시간 이후 상기 제 2 펄스(P2)를 디스에이블시킨다.The second pulse generator 302 generates the second pulse P2 when the first pulse P1 is enabled, and the second pulse P2 after a predetermined time when the first pulse P1 is disabled. Disable.

상기 제 3 펄스 발생기(303)는 상기 제 2 펄스(P2)가 인에이블되면 제어 신호(ctrl)를 생성하고 상기 제 2 펄스(P2)가 디스에블되면 소정 시간이후 상기 제어 신호(ctrl)를 디스에이블시킨다.The third pulse generator 303 generates a control signal ctrl when the second pulse P2 is enabled and generates the control signal ctrl after a predetermined time when the second pulse P2 is disabled. Disable it.

상기 클럭 출력 수단(200)은 상기 제어 신호(ctrl)가 인에이블되면 상기 클 럭(clk)을 내부 클럭(clk_out)으로서 출력하고 상기 제어 신호(ctrl)가 디스에이블되면 일정 레벨의 신호를 출력한다.The clock output means 200 outputs the clock clk as an internal clock clk_out when the control signal ctrl is enabled, and outputs a signal of a predetermined level when the control signal ctrl is disabled. .

상기 제 1 내지 제 3 펄스 발생기(301, 302, 303)는 그 내부 구조가 동일하여 도 7에 도시된 상기 제 1 펄스 발생기(301)의 회로도로 그 설명을 대신한다.The first to third pulse generators 301, 302, and 303 have the same internal structure, and the description thereof will be replaced with a circuit diagram of the first pulse generator 301 shown in FIG.

상기 제 1 펄스 발생기(301)는 지연기(delay), 노어 게이트(NOR11), 및 인버터(IV11)를 포함한다. 상기 지연기(delay)는 상기 칩 선택 신호(CS)를 입력 받는다. 상기 노어 게이트(NOR11)는 상기 지연기(delay)의 출력 신호와 상기 칩 선택 신호(CS)를 입력 받는다. 상기 인버터(IV11)는 상기 노어 게이트(NOR11)의 출력 신호를 입력 받아 상기 제 1 펄스(P1)를 출력한다.The first pulse generator 301 includes a delay, a NOR gate NOR11, and an inverter IV11. The delay receives the chip select signal CS. The NOR gate NOR11 receives an output signal of the delay and the chip select signal CS. The inverter IV11 receives the output signal of the NOR gate NOR11 and outputs the first pulse P1.

이와 같이 구성된 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 클럭 제어 회로의 동작을 도 8에 도시된 타이밍도를 참조하여 설명한다.The operation of the clock control circuit of the semiconductor memory device according to another embodiment of the present invention configured as described above will be described with reference to the timing diagram shown in FIG. 8.

반도체 메모리 장치에 외부 명령(command)이 입력되면 상기 칩 선택 신호(CS)는 하이 레벨로 인에이블되고 소정 시간이후 로우 레벨로 디스에이블된다.When an external command is input to the semiconductor memory device, the chip select signal CS is enabled at a high level and is disabled at a low level after a predetermined time.

상기 제 1 펄스(P1)는 상기 칩 선택 신호(CS)가 하이 레벨로 인에이블되면 하이 레벨로 인에이블되고, 상기 칩 선택 신호(CS)가 로우 레벨로 디스에이블되면 소정 시간이후 로우 레벨로 디스에이블된다.The first pulse P1 is enabled at a high level when the chip select signal CS is enabled at a high level, and is disabled at a low level after a predetermined time when the chip select signal CS is disabled at a low level. Is enabled.

상기 제 2 펄스(P2)는 상기 제 1 펄스(P1)가 하이 레벨로 인에이블되면 하이 레벨로 인에이블되고, 상기 제 1 펄스(P1)가 로우 레벨로 디스에이블되면 소정 시간이후 로우 레벨로 디스에이블된다.The second pulse P2 is enabled at a high level when the first pulse P1 is enabled at a high level, and is disabled at a low level after a predetermined time when the first pulse P1 is disabled at a low level. Is enabled.

상기 제어 신호(ctrl)는 상기 제 2 펄스(P2)가 하이 레벨로 인에이블되면 하 이 레벨로 인에이블되고, 상기 제 2 펄스(P2)가 로우 레벨로 디스에이블되면 소정 시간이후 로우 레벨로 디스에이블된다.The control signal ctrl is enabled at a high level when the second pulse P2 is enabled at a high level, and is disabled at a low level after a predetermined time when the second pulse P2 is disabled at a low level. Is enabled.

상기 제어 신호(ctrl)가 하이 레벨로 인에이블되면 상기 클럭(clk)은 상기 내부 클럭(clk_out)으로서 출력되고, 상기 제어 신호(ctrl)가 로우 레벨로 디스에이블되면 상기 내부 클럭(clk_out)은 일정한 레벨 즉, 로우 레벨의 신호로서 출력된다.The clock clk is output as the internal clock clk_out when the control signal ctrl is enabled at a high level, and the internal clock clk_out is constant when the control signal ctrl is disabled at a low level. The signal is output as a level, that is, a low level signal.

도 9에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 클럭 제어 회로는 카운팅부(410), 디코더(420), 및 제어 신호 생성부(430)를 구비한 클럭 출력 제어 수단(400), 및 클럭 출력 수단(200)을 포함한다.As shown in FIG. 9, a clock control circuit of a semiconductor memory device according to another exemplary embodiment of the present invention may include a clock output control including a counting unit 410, a decoder 420, and a control signal generator 430. Means 400 and clock output means 200.

상기 클럭 출력 제어 수단(400)은 칩 선택 신호(CS)가 인에이블되면 제어 신호(ctrl)를 인에이블시키고 클럭(clk)의 소정 주기가 지나면 상기 제어 신호(ctrl)를 디스에이블시킨다. The clock output control means 400 enables the control signal ctrl when the chip select signal CS is enabled and disables the control signal ctrl when a predetermined period of the clock clk passes.

상기 카운팅부(410)는 상기 칩 선택 신호(CS)가 인에이블되면 상기 클럭(clk)을 카운팅하여 제 1 내지 제 3 카운터 신호(cnt1, cnt2, cnt3)를 생성한다. 상기 디코딩 신호(dec)가 인에이블되면 상기 제 1 내지 제 3 카운터 신호(cnt1, cnt2, cnt3)는 초기화된다.The counting unit 410 generates first to third counter signals cnt1, cnt2, and cnt3 by counting the clock clk when the chip select signal CS is enabled. When the decoding signal dec is enabled, the first to third counter signals cnt1, cnt2 and cnt3 are initialized.

상기 디코더(420)는 상기 제 1 내지 제 3 카운터 신호(cnt1, cnt2, cnt3)가 기설정된 코드와 동일하면 상기 디코딩 신호(dec)를 인에이블 시킨다.The decoder 420 enables the decoding signal dec when the first to third counter signals cnt1, cnt2, and cnt3 are the same as a predetermined code.

상기 제어 신호 생성부(430)는 상기 칩 선택 신호(CS)가 인에이블되면 상기 제어 신호(ctrl)를 인에이블시키고, 상기 디코딩 신호(dec)가 인에이블되면 상기 제어 신호(ctrl)를 디스에이블시킨다.The control signal generator 430 enables the control signal ctrl when the chip select signal CS is enabled, and disables the control signal ctrl when the decoding signal dec is enabled. Let's do it.

상기 클럭 출력 수단(200)은 상기 제어 신호(ctrl)가 인에이블되면 상기 클럭(clk)을 내부 클럭(clk_out)으로서 출력하고, 상기 제어 신호(ctrl)가 디스에이블되면 일정 레벨의 신호를 출력한다.The clock output means 200 outputs the clock clk as an internal clock clk_out when the control signal ctrl is enabled, and outputs a signal of a predetermined level when the control signal ctrl is disabled. .

상기 제어 신호 생성부(430)는 도 10에 도시된 바와 같이, 플립 플롭 제어부(431), 및 플립 플롭(432)을 포함한다.As shown in FIG. 10, the control signal generator 430 includes a flip flop controller 431 and a flip flop 432.

상기 제어 신호 생성부(430)는 상기 칩 선택 신호(CS) 또는 상기 디코딩 신호(dec)가 인에이블될 때 상기 칩 선택 신호(CS)의 레벨을 상기 제어 신호(ctrl)로서 출력한다.The control signal generator 430 outputs the level of the chip select signal CS as the control signal ctrl when the chip select signal CS or the decode signal dec is enabled.

상기 플립 플롭 제어부(431)는 노어 게이트(NOR21), 및 인버터(IV21)를 포함한다. 상기 노어 게이트(NOR21)는 상기 칩 선택 신호(CS)와 상기 디코딩 신호(dec)를 입력 받는다. 상기 인버터(IV21)는 상기 노어 게이트(NOR21)의 출력 신호를 입력 받아 상기 플립 플롭(432)에 출력한다.The flip flop controller 431 includes a NOR gate NOR21 and an inverter IV21. The NOR gate NOR21 receives the chip select signal CS and the decoded signal dec. The inverter IV21 receives the output signal of the NOR gate NOR21 and outputs the output signal to the flip flop 432.

상기 플립 플롭(432)은 상기 칩 선택 신호(CS)가 인에이블될 때 상기 칩 선택 신호(CS)의 레벨을 상기 제어 신호(ctrl)로서 출력하고, 상기 디코딩 신호(dec)가 인에이블될 때 상기 칩 선택 신호(CS)의 레벨을 상기 제어 신호(ctrl)로서 출력한다.The flip-flop 432 outputs the level of the chip select signal CS as the control signal ctrl when the chip select signal CS is enabled, and when the decode signal dec is enabled. The level of the chip select signal CS is output as the control signal ctrl.

이와 같이 구성된 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 클럭 제어 회로의 동작을 도 11에 도시된 타이밍도를 참조하여 설명한다.The operation of the clock control circuit of the semiconductor memory device according to another embodiment of the present invention configured as described above will be described with reference to the timing diagram shown in FIG.

반도체 메모리 장치에 외부 명령(command)이 입력되면 상기 칩 선택 신 호(CS)가 하이 레벨로 인에이블되고 소정 시간이후 로우 레벨로 디스에이블된다.When an external command is input to the semiconductor memory device, the chip select signal CS is enabled at a high level and is disabled at a low level after a predetermined time.

상기 칩 선택 신호(CS)가 인에이블되면 상기 카운팅부(410)는 상기 클럭(clk)의 라이징 엣지(edge)를 카운팅하여 상기 제 1 내지 제 3 카운터 신호(cnt1, cnt2, cnt3)로서 출력한다. When the chip select signal CS is enabled, the counting unit 410 counts a rising edge of the clock clk and outputs the first to third counter signals cnt1, cnt2, and cnt3. .

상기 디코더(420)는 상기 제 1 내지 제 3 카운터 신호(cnt1, cnt2, cnt3)가 기설정된 코드와 동일한 값 예를 들어, (1, 0, 1)이 되면 하이 레벨로 인에이블된 상기 디코딩 신호(dec)를 생성한다. The decoder 420 may enable the decoding signal enabled to a high level when the first to third counter signals cnt1, cnt2, and cnt3 have the same value as a preset code, for example, (1, 0, 1). produces (dec)

상기 디코딩 신호(dec)가 하이 레벨로 인에이블되면 상기 카운팅부(410)는 초기화된다. 즉, 상기 제 1 내지 제 3 카운터 신호(cnt1, cnt2, cnt3)가 초기화된다. 또한 상기 카운팅부(410)는 다음 칩 선택 신호(CS)가 인에이블될 때까지 카운팅 동작을 하지 않는다. 상기 디코더(420)는 초기화된 상기 제 1 내지 제 3 카운터 신호(cnt1, cnt2, cnt3)를 입력 받아 상기 디코딩 신호(dec)를 로우 레벨로 디스에이블시킨다.When the decoding signal dec is enabled at a high level, the counting unit 410 is initialized. That is, the first to third counter signals cnt1, cnt2 and cnt3 are initialized. In addition, the counting unit 410 does not count until the next chip select signal CS is enabled. The decoder 420 receives the initialized first to third counter signals cnt1, cnt2, and cnt3 to disable the decoding signal dec to a low level.

상기 제어 신호 생성부(430)는 상기 칩 선택 신호(CS)가 인에이블되었을 때 상기 제어 신호(ctrl)를 하이 레벨로 인에이블시키며, 상기 디코딩 신호(dec)가 인에이블되었을 때 상기 칩 선택 신호(CS)가 로우이므로 상기 제어 신호(ctrl)를 로우 레벨로 디스에이블시킨다.The control signal generator 430 enables the control signal ctrl to a high level when the chip select signal CS is enabled, and the chip select signal when the decode signal dec is enabled. Since CS is low, the control signal ctrl is disabled to a low level.

상기 클럭 출력 수단(200)은 상기 제어 신호(ctrl)가 하이 레벨로 인에이블되면 상기 클럭(clk)을 상기 내부 클럭(clk_out)으로서 출력하고, 상기 제어 신호(ctrl)가 로우 레벨로 디스에이블되면 일정한 레벨의 신호를 출력한다. The clock output means 200 outputs the clock clk as the internal clock clk_out when the control signal ctrl is enabled at a high level, and when the control signal ctrl is disabled at a low level. Output a constant level of signal.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As such, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof. Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

본 발명에 따른 반도체 메모리 장치의 클럭 제어 회로는 반도체 메모리 장치의 전력 소모량을 줄이는 효과가 있다.The clock control circuit of the semiconductor memory device according to the present invention has the effect of reducing the power consumption of the semiconductor memory device.

Claims (23)

커패시터의 충방전 시간을 이용하여 반도체 메모리 장치의 동작 명령 대기 시간을 판단하고, 그 판단 결과에 상응하는 제어 신호를 출력하는 클럭 출력 제어 수단; 및Clock output control means for determining an operation command waiting time of the semiconductor memory device using the charge / discharge time of the capacitor, and outputting a control signal corresponding to the determination result; And 상기 제어 신호에 응답하여 클럭을 출력하는 클럭 출력 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 제어 회로.And clock output means for outputting a clock in response to the control signal. 제 1 항에 있어서,The method of claim 1, 상기 클럭 출력 제어 수단은The clock output control means 칩 선택 신호를 이용하여 상기 동작 명령 대기 시간을 판단하도록 구성됨을 특징으로 하는 반도체 메모리 장치의 클럭 제어 회로.And a chip select signal to determine the operation command wait time. 칩 선택 신호의 활성화에 응답하여 활성화되고, 상기 칩 선택 신호의 비활성화에 응답하여 소정 시간 이후 비활성화되도록 커패시터의 충방전 시간을 이용하여 제어 신호를 생성하는 클럭 출력 제어 수단; 및Clock output control means which is activated in response to the activation of the chip select signal and generates a control signal using the charge / discharge time of the capacitor to be deactivated after a predetermined time in response to the deactivation of the chip select signal; And 상기 제어 신호에 응답하여 클럭을 출력하는 클럭 출력 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 제어 회로.And clock output means for outputting a clock in response to the control signal. 제 2 항 또는 제 3 항에 있어서,The method of claim 2 or 3, 상기 클럭 출력 제어 수단은The clock output control means 상기 칩 선택 신호에 응답하여 충방전되는 상기 커패시터를 구비하며, 상기 커패시터의 충방전 시간을 이용하여 상기 제어 신호의 인에이블 시간을 결정하도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 클럭 제어 회로.And the capacitor charged and discharged in response to the chip select signal, and configured to determine an enable time of the control signal using the charge and discharge time of the capacitor. 제 4 항에 있어서,The method of claim 4, wherein 상기 클럭 출력 제어 수단은The clock output control means 상기 칩 선택 신호가 인에이블되면 상기 커패시터를 방전시켜 상기 제어 신호를 인에이블시키고, 상기 커패시터가 소정 전압 이상으로 충전되면 상기 제어 신호를 디스에이블시키도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 클럭 제어 회로.And discharging the capacitor to enable the control signal when the chip select signal is enabled, and to disable the control signal when the capacitor is charged above a predetermined voltage. . 제 5 항에 있어서,The method of claim 5, wherein 상기 클럭 출력 제어 수단은The clock output control means 상기 칩 선택 신호에 응답하여 충방전하는 상기 커패시터를 구비한 차지펌프, 및A charge pump having the capacitor charged and discharged in response to the chip select signal, and 상기 커패시터의 전압과 기준 전압을 비교하여 상기 제어 신호를 생성하는 비교기를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 제어 회로.And a comparator for comparing the voltage of the capacitor with a reference voltage to generate the control signal. 제 6 항에 있어서,The method of claim 6, 상기 차지펌프는The charge pump is 상기 커패시터,The capacitor, 상기 커패시터에 전압을 인가시키는 전압 인가부, 및A voltage applying unit for applying a voltage to the capacitor, and 상기 칩 선택 신호에 응답하여 상기 커패시터를 방전시키는 방전부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 제어 회로.And a discharge unit for discharging the capacitor in response to the chip select signal. 제 7 항에 있어서,The method of claim 7, wherein 상기 전압 인가부는The voltage applying unit 저항 소자를 포함하며, 상기 저항 소자의 저항값에 따라 상기 커패시터의 충전 시간이 결정되도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 클럭 제어 회로.And a resistance element, wherein the charge time of the capacitor is determined according to the resistance value of the resistance element. 제 8 항에 있어서,The method of claim 8, 상기 저항 소자는The resistance element 일단에 외부 전압을 인가 받고 타단에 상기 커패시터가 연결된 것을 특징으로 하는 반도체 메모리 장치의 클럭 제어 회로.A clock control circuit of a semiconductor memory device, characterized in that an external voltage is applied at one end and the capacitor is connected at the other end. 제 9 항에 있어서,The method of claim 9, 상기 전압 인가부는The voltage applying unit 상기 클럭에 응답하여 상기 커패시터의 충전 시간을 제어하는 전압 제어부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 제어 회로.And a voltage controller configured to control a charging time of the capacitor in response to the clock. 제 10 항에 있어서,The method of claim 10, 상기 전압 제어부는The voltage controller 상기 저항 소자의 타단과 상기 커패시터 사이에 연결되며, 상기 클럭에 응답하여 동작하는 스위칭 소자인 것을 특징으로 하는 반도체 메모리 장치의 클럭 제어 회로.And a switching element connected between the other end of the resistance element and the capacitor and operating in response to the clock. 제 11 항에 있어서,The method of claim 11, 상기 스위칭 소자는The switching device 상기 클럭이 하이 레벨일 경우에만 턴온되는 것을 특징으로 하는 반도체 메모리 장치의 클럭 제어 회로.And the clock is turned on only when the clock is at a high level. 제 7 항에 있어서,The method of claim 7, wherein 상기 방전부는The discharge unit 상기 칩 선택 신호에 응답하여 상기 커패시터를 방전시키는 스위칭 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 제어 회로.And a switching device for discharging the capacitor in response to the chip select signal. 제 6 항에 있어서,The method of claim 6, 상기 비교기는 The comparator 상기 커패시터의 전압 레벨이 상기 기준 전압 레벨보다 낮아지면 인에이블된 상기 제어 신호를 생성하고, 상기 커패시터의 전압 레벨이 상기 기준 전압 레벨보다 높아지면 디스에이블된 상기 제어 신호를 생성하도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 클럭 제어 회로.Generate the enabled control signal when the voltage level of the capacitor is lower than the reference voltage level, and generate the disabled control signal when the voltage level of the capacitor is higher than the reference voltage level. Clock control circuit of semiconductor memory device. 제 1 항 또는 제 3 항에 있어서,The method according to claim 1 or 3, 상기 클럭 출력 수단은The clock output means 상기 제어 신호가 인에이블되면 상기 클럭을 출력하고 상기 제어 신호가 디스에이블되면 일정 레벨의 신호를 출력하도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 클럭 제어 회로.And output the clock when the control signal is enabled and output a signal of a predetermined level when the control signal is disabled. 입력 신호가 인에이블되면 펄스를 인에이블시키고, 상기 입력 신호가 디스에이블되면 소정 시간 이후 상기 펄스를 디스에이블시키는 펄스 발생기를 직렬로 복수개 연결하여, 이전 펄스 발생기의 출력 펄스보다 다음 펄스 발생기의 출력 펄스의 인에이블 구간이 더 길어지도록 구성된 클럭 출력 제어 수단; 및When the input signal is enabled, the pulse is enabled, and when the input signal is disabled, a plurality of pulse generators are connected in series to disable the pulse after a predetermined time, so that the output pulse of the next pulse generator is greater than the output pulse of the previous pulse generator. Clock output control means configured to make the enable interval of the signal longer; And 상기 직렬로 연결된 복수개의 펄스 발생기 중 마지막 펄스 발생기의 출력 펄스에 응답하여 클럭을 출력하는 클럭 출력 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 제어 회로.And clock output means for outputting a clock in response to an output pulse of a last pulse generator among the plurality of pulse generators connected in series. 제 16 항에 있어서,The method of claim 16, 상기 직렬로 연결된 복수개의 펄스 발생기중 첫번째 펄스 발생기는 The first pulse generator of the plurality of pulse generators connected in series 칩 선택 신호를 입력 받는 것을 특징으로 하는 반도체 메모리 장치의 클럭 제어 회로.A clock control circuit of a semiconductor memory device, characterized in that receiving a chip select signal. 제 16 항에 있어서,The method of claim 16, 상기 클럭 출력 수단은The clock output means 상기 마지막 펄스 발생기의 출력 펄스가 인에이블되면 상기 클럭을 출력하고 디스에이블되면 일정 레벨의 신호를 출력하도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 클럭 제어 회로.And outputting the clock when the output pulse of the last pulse generator is enabled and outputting a signal of a predetermined level when the output pulse of the last pulse generator is enabled. 칩 선택 신호의 활성화에 응답하여 제어 신호를 인에이블시키고, 클럭의 카운팅을 시작하며, 상기 클럭의 카운팅 값이 기설정된 카운팅 값과 동일해지면 상기 제어 신호를 디스에이블시키는 클럭 출력 제어 수단; 및Clock output control means for enabling a control signal in response to activation of a chip select signal, starting counting of the clock, and disabling the control signal if the counting value of the clock becomes equal to a preset counting value; And 상기 제어 신호에 응답하여 상기 클럭을 출력하는 클럭 출력 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 제어 회로. And clock output means for outputting the clock in response to the control signal. 제 2 항 또는 제 19 항에 있어서,The method of claim 2 or 19, 상기 클럭 출력 제어 수단은The clock output control means 상기 칩 선택 신호가 인에이블되면 상기 클럭을 카운팅하여 복수개의 카운터 신호를 생성하며, 상기 카운터 신호가 디코딩 신호에 의해 초기화되는 카운팅부,A counting unit configured to generate a plurality of counter signals by counting the clock when the chip select signal is enabled, wherein the counter signal is initialized by a decoded signal; 상기 복수개의 카운터 신호가 기설정된 코드와 동일하면 상기 디코딩 신호를 생성하는 디코더, 및A decoder which generates the decoded signal when the plurality of counter signals are the same as a predetermined code; and 상기 칩 선택 신호가 인에이블되면 상기 제어 신호를 인에이블시키고 상기 디코딩 신호가 인에이블되면 상기 제어 신호를 디스에이블시키는 제어 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 제어 회로.And a control signal generator configured to enable the control signal when the chip select signal is enabled and to disable the control signal when the decoded signal is enabled. 제 20 항에 있어서,The method of claim 20, 상기 제어 신호 생성부는The control signal generator 상기 칩 선택 신호 또는 상기 디코딩 신호가 인에이블되면 상기 칩 선택 신호의 레벨을 상기 제어 신호로서 출력하도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 클럭 제어 회로.And when the chip select signal or the decode signal is enabled, output the level of the chip select signal as the control signal. 제 21 항에 있어서,The method of claim 21, 상기 제어 신호 생성부는The control signal generator 상기 칩 선택 신호를 입력 받는 플립 플롭, 및A flip flop for receiving the chip select signal, and 상기 칩 선택 신호 또는 상기 디코딩 신호가 인에이블되면 상기 플립 플롭을 구동시키는 플립 플롭 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 제어 회로.And a flip-flop control unit for driving the flip-flop when the chip select signal or the decoded signal is enabled. 제 1 항 또는 제 19 항에 있어서,The method of claim 1 or 19, 상기 클럭 출력 수단은The clock output means 상기 제어 신호가 인에이블되면 상기 클럭을 출력하고 상기 제어 신호가 디스에이블되면 일정 레벨의 신호를 출력하도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 클럭 제어 회로.And output the clock when the control signal is enabled and output a signal of a predetermined level when the control signal is disabled.
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