JP4159570B2 - OSCILLATOR CIRCUIT, SEMICONDUCTOR DEVICE HAVING THE OSCILLATOR CIRCUIT, AND SEMICONDUCTOR MEMORY DEVICE HAVING THE OSCILLATOR CIRCUIT - Google Patents

OSCILLATOR CIRCUIT, SEMICONDUCTOR DEVICE HAVING THE OSCILLATOR CIRCUIT, AND SEMICONDUCTOR MEMORY DEVICE HAVING THE OSCILLATOR CIRCUIT Download PDF

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本発明は、作動・停止の制御が可能なオシレータ回路、オシレータ回路を備えた半導体装置、及び半導体記憶装置に関するものであり、特に、発振開始時における安定動作に関するものである。   The present invention relates to an oscillator circuit capable of controlling operation and stop, a semiconductor device including the oscillator circuit, and a semiconductor memory device, and more particularly to a stable operation at the start of oscillation.

近年の電子機器における高機能化の進展に伴い、半導体装置や半導体記憶装置においては、高度な制御が要求されるに及んでいる。特に、回路の高機能化と相まって消費電流の低減が強く求められている。これは単に携帯機器において必要とされるのみではなく、昨今の環境問題の高まりに起因する省エネルギー化の傾向とも絡んで今後の製品において必須の技術となりつつある。   Along with the progress of higher functionality in recent electronic devices, advanced control is required in semiconductor devices and semiconductor memory devices. In particular, a reduction in current consumption is strongly demanded in combination with an increase in circuit functionality. This is not only required for portable devices, but is also becoming an indispensable technology for future products due to the trend toward energy saving due to the recent increase in environmental problems.

この要求を満たすため、回路動作に必要なバイアス電流は極限まで低減されている。また、不必要な回路動作は停止する制御が行なわれるに至っている。オシレータ回路の発振動作もこれらの対象となっており、発振動作に必要なバイアス電流を極限まで低減した回路構成が提案されると共に、限定された回路動作のみが行なわれるスタンバイ時において、オシレータ回路の発振動作を止めるか、又は発振周波数を低減する制御が行なわれている。更に発振動作を止める場合に、バイアス回路の電流経路も遮断する方策が採られている。   In order to satisfy this requirement, the bias current required for the circuit operation is reduced to the limit. Further, unnecessary circuit operation has been controlled to stop. The oscillation operation of the oscillator circuit is also a target of these, and a circuit configuration in which the bias current necessary for the oscillation operation is reduced to the limit is proposed, and at the time of standby in which only limited circuit operation is performed, Control is performed to stop the oscillation operation or reduce the oscillation frequency. Furthermore, when the oscillation operation is stopped, a measure is taken to cut off the current path of the bias circuit.

図１３に示す半導体装置１０００では、自己の電源電圧より高い電圧で動作する外部とのインターフェースをとる場合やメモリセルにアクセスする場合に、電源電圧よりも高い昇圧電圧が必要とされたり、ＭＯＳトランジスタのバックゲートバイアス用として負電圧が必要とされる場合がある。そのため、昇圧／負電源回路２００を備えている。一般的に、半導体装置１０００において、電源電圧よりも高電圧の昇圧電圧や逆極性の負電圧をデバイス内部で生成するためには、チャージポンプ方式等でキャパシタへの電荷の供給を行なうか、又はキャパシタからの電荷の引き抜きを行なうことが必要である。そのため、昇圧／負電源回路２００にはオシレータ回路１００、１００から発振信号が入力されている。   In the semiconductor device 1000 shown in FIG. 13, when an interface with the outside that operates at a voltage higher than its own power supply voltage is taken or when a memory cell is accessed, a boosted voltage higher than the power supply voltage is required, or a MOS transistor In some cases, a negative voltage is required for the back gate bias. Therefore, a booster / negative power supply circuit 200 is provided. In general, in the semiconductor device 1000, in order to generate a boosted voltage having a voltage higher than the power supply voltage or a negative voltage having a reverse polarity inside the device, charge is supplied to the capacitor by a charge pump method or the like, or It is necessary to extract the charge from the capacitor. Therefore, an oscillation signal is input to the booster / negative power supply circuit 200 from the oscillator circuits 100 and 100.

ここで、図１３において、オシレータ回路１００、１００が２セット備えられているのは、半導体装置１０００における動作状態に応じた発振信号を昇圧／負電源回路２００に供給するためである。一方のオシレータ回路１００は活性化信号ＡＣＴがイネーブル端子に入力される。他方のオシレータ回路１００は活性化信号ＡＣＴから反転されたスタンバイ信号ＳＢＹがイネーブル端子に入力される。   Here, in FIG. 13, two sets of the oscillator circuits 100 and 100 are provided in order to supply the boosting / negative power supply circuit 200 with an oscillation signal corresponding to the operating state of the semiconductor device 1000. In one oscillator circuit 100, the activation signal ACT is input to the enable terminal. In the other oscillator circuit 100, the standby signal SBY inverted from the activation signal ACT is input to the enable terminal.

活性化信号ＡＣＴが活性化されている場合には、内部回路４００が動作状態にあるので、昇圧／負電源回路２００は充分な電源供給能力を有することが必要である。従って、活性化信号ＡＣＴで活性化するオシレータ回路１００は、昇圧／負電源回路２００からの充分な電源供給能力を確保するため、高周波数の発振周波数で発振信号を出力する必要がある。この時、スタンバイ信号ＳＢＹで活性化するオシレータ回路１００は休止状態にある。   When the activation signal ACT is activated, the internal circuit 400 is in an operating state, so the boost / negative power supply circuit 200 needs to have sufficient power supply capability. Therefore, the oscillator circuit 100 activated by the activation signal ACT needs to output an oscillation signal at a high oscillation frequency in order to ensure sufficient power supply capability from the boost / negative power supply circuit 200. At this time, the oscillator circuit 100 that is activated by the standby signal SBY is in a dormant state.

また、スタンバイ信号ＳＢＹが活性化されている場合には、内部回路４００がスタンバイ状態にある。この場合には、半導体装置１０００での消費電流を必要最小限に低減する必要がある。そこで、昇圧／負電源回路２００からは、内部回路４００におけるバイアス状態を維持するために最低限必要な電源が供給されていればよい。従って、スタンバイ信号ＳＢＹで活性化するオシレータ回路１００は、活性化状態の場合に比して低周波数で動作すればよい。この時、活性化信号ＡＣＴで活性化するオシレータ回路１００は休止状態にある。   Further, when the standby signal SBY is activated, the internal circuit 400 is in a standby state. In this case, the current consumption in the semiconductor device 1000 needs to be reduced to the minimum necessary. Therefore, it is only necessary that the booster / negative power supply circuit 200 is supplied with the minimum power necessary for maintaining the bias state in the internal circuit 400. Therefore, the oscillator circuit 100 activated by the standby signal SBY only needs to operate at a lower frequency than in the activated state. At this time, the oscillator circuit 100 that is activated by the activation signal ACT is in a dormant state.

図１４に示す半導体記憶装置２０００においても、半導体装置１０００（図１３）と同様に、内部回路４１０に昇圧電圧や負電圧を供給するための昇圧／負電源回路２００が必要とされる場合があり、活性化時に高い周波数で発振動作するオシレータ回路１００と、スタンバイ時に低い周波数で発振動作するオシレータ回路１００とを切り換えて使用する。更に、半導体記憶装置２０００においては、メモリセル５００の蓄積電荷をリフレッシュするリフレシュ制御回路３００を備えている。そして、リフレッシュ動作を周期的に行なうためにオシレータ回路１００でリフレッシュ周期を計時している。半導体記憶装置２０００では、このオシレータ回路１００は、活性化信号ＡＣＴが活性化されている状態で動作する構成である。携帯機器等において活性化状態においてのみデータの保持動作が必要な動作仕様では、スタンバイ状態でオシレータ回路１００を休止させリフレッシュ動作を止めることにより、スタンバイ時の消費電流を極限まで低減することができる。   In semiconductor memory device 2000 shown in FIG. 14 as well, semiconductor device 1000 (FIG. 13) may require boost / negative power supply circuit 200 for supplying a boosted voltage or a negative voltage to internal circuit 410 in some cases. The oscillator circuit 100 that oscillates at a high frequency during activation and the oscillator circuit 100 that oscillates at a low frequency during standby are switched over and used. Further, the semiconductor memory device 2000 includes a refresh control circuit 300 that refreshes the accumulated charges in the memory cell 500. In order to perform the refresh operation periodically, the oscillator circuit 100 measures the refresh cycle. In the semiconductor memory device 2000, the oscillator circuit 100 is configured to operate in a state where the activation signal ACT is activated. In an operation specification in which a data holding operation is required only in an activated state in a portable device or the like, current consumption during standby can be reduced to a minimum by pausing the oscillator circuit 100 in the standby state and stopping the refresh operation.

半導体装置１０００（図１３）や、半導体記憶装置２０００（図１４）に使用されるオシレータ回路１００の回路ブロック図を図１５に示す。図１５のオシレータ回路１００では、発振部５のほか制御部４を備えており、制御部４からの発振周波数制御信号ＶＲにより発振部５の発振周波数を所定周波数に制御している。また、制御部４と発振部５とはイネーブル信号ＥＮで制御されており、イネーブル信号に応じて作動・停止が行なわれる。イネーブル信号ＥＮの制御により不要な発振動作を停止して消費電流の低減を図る構成である。また、必要最小限の消費電流で所定周波数の発振動作を得るために発振部５へのバイアスを制御部４により設定しており、休止時にはバイアス回路自体の消費電流をも低減するために、発振部５とは別構成となっている。   FIG. 15 shows a circuit block diagram of the oscillator circuit 100 used in the semiconductor device 1000 (FIG. 13) and the semiconductor memory device 2000 (FIG. 14). The oscillator circuit 100 of FIG. 15 includes a control unit 4 in addition to the oscillation unit 5 and controls the oscillation frequency of the oscillation unit 5 to a predetermined frequency by an oscillation frequency control signal VR from the control unit 4. The control unit 4 and the oscillating unit 5 are controlled by an enable signal EN, and are activated / stopped according to the enable signal. In this configuration, unnecessary oscillation operation is stopped by controlling the enable signal EN to reduce current consumption. In addition, the bias to the oscillating unit 5 is set by the control unit 4 in order to obtain an oscillating operation at a predetermined frequency with the minimum necessary current consumption, and in order to reduce the current consumption of the bias circuit itself during the pause, The configuration is different from that of the unit 5.

図１６は、従来技術における第１具体例のオシレータ回路である。制御部４３は、イネーブル信号ＥＮで制御されるスイッチ素子Ｓ１００が電源電圧ＶＤＤに接続されており、ＰＭＯＳトランジスタＴＰ１００のソース端子に接続されている。ＰＭＯＳトランジスタＴＰ１００のゲート端子とドレイン端子とは接続されており、発振周波数制御信号ＶＲを出力する。また、抵抗素子Ｒ１００を介して接地電圧ＶＳＳに接続されている。発振周波数制御信号ＶＲは、スイッチ素子Ｓ１００、ＰＭＯＳトランジスタＴＰ１００、及び抵抗素子Ｒ１００を介して形成される電流経路に流れるバイアス電流により生成される。ここで、バイアス電流は低消費電流動作の要請から限定された小電流値に設定されることが一般的である。例えば、抵抗素子Ｒ１０の抵抗値を１ＭΩに設定すれば、数マイクロアンペア程度に設定される。   FIG. 16 shows an oscillator circuit of a first specific example in the prior art. In the control unit 43, the switch element S100 controlled by the enable signal EN is connected to the power supply voltage VDD, and is connected to the source terminal of the PMOS transistor TP100. The gate terminal and the drain terminal of the PMOS transistor TP100 are connected to output an oscillation frequency control signal VR. Further, it is connected to the ground voltage VSS via the resistance element R100. The oscillation frequency control signal VR is generated by a bias current flowing in a current path formed through the switch element S100, the PMOS transistor TP100, and the resistance element R100. Here, the bias current is generally set to a small current value that is limited due to the demand for low current consumption operation. For example, if the resistance value of the resistance element R10 is set to 1 MΩ, it is set to about several microamperes.

また、発振部５４は、奇数段（図１６では、３段を例示）のインバータ素子ＩＮＶ１００乃至ＩＮＶ１０２がループ状に接続されてリングオシレータを構成している。各インバータ素子ＩＮＶ１００乃至ＩＮＶ１０２の電源端子は、ＰＭＯＳトランジスタＴＰ１０１を介して電源電圧ＶＤＤに接続されている。ＰＭＯＳトランジスタＴＰ１０１のゲート端子は発振周波数制御信号ＶＲで制御される。そして、インバータ素子ＩＮＶ１０２から、イネーブル信号ＥＮで制御されるスイッチ素子Ｓ１０１を介して発振信号ＯＳＣが出力される。   Further, the oscillation unit 54 forms a ring oscillator by connecting inverter elements INV100 to INV102 in odd stages (three stages are illustrated in FIG. 16) in a loop. The power supply terminals of the inverter elements INV100 to INV102 are connected to the power supply voltage VDD via the PMOS transistor TP101. The gate terminal of the PMOS transistor TP101 is controlled by the oscillation frequency control signal VR. Then, the oscillation signal OSC is output from the inverter element INV102 via the switch element S101 controlled by the enable signal EN.

図１７は、従来技術における第２具体例のオシレータ回路である。第１具体例の発振部５４に代えて発振部５３が備えられている。発振部５３は、インバータ素子ＩＮＶ１０２に代えてノア素子ＮＯＲ１００が備えられており、ノア素子ＮＯＲ１００の他方の入力端子にはイネーブル信号ＥＮが入力される。   FIG. 17 shows an oscillator circuit of a second specific example in the prior art. An oscillation unit 53 is provided instead of the oscillation unit 54 of the first specific example. The oscillation unit 53 includes a NOR element NOR100 instead of the inverter element INV102, and the enable signal EN is input to the other input terminal of the NOR element NOR100.

第１及び第２具体例では、イネーブル信号ＥＮがロー論理レベルの状態で活性化される。スイッチ素子Ｓ１００が導通することにより制御部４３に制御電流ＩＣが流れ、発振周波数制御信号ＶＲが所定電圧値にバイアスされる。所定電圧の発振周波数制御信号ＶＲが入力される発振部５３、５４では、駆動電流として制御部４３と同様な制御電流ＩＣが流れリングオシレータが発振動作を行なう。第１具体例では、スイッチ素子Ｓ１０１も導通状態にあるので発振信号ＯＳＣが出力される。また、第２具体例では、ロー論理レベルのイネーブル信号ＥＮが入力されるノア素子ＮＯＲ１００が論理反転素子として機能するため、リングオシレータが動作して発振信号ＯＳＣが出力される。   In the first and second specific examples, the enable signal EN is activated in a low logic level state. When the switch element S100 is turned on, a control current IC flows through the control unit 43, and the oscillation frequency control signal VR is biased to a predetermined voltage value. In the oscillation units 53 and 54 to which the oscillation frequency control signal VR having a predetermined voltage is input, a control current IC similar to that of the control unit 43 flows as a drive current, and the ring oscillator performs an oscillation operation. In the first specific example, since the switch element S101 is also in the conductive state, the oscillation signal OSC is output. In the second specific example, since the NOR element NOR100 to which the low logic level enable signal EN is input functions as a logic inverting element, the ring oscillator operates to output the oscillation signal OSC.

図１９は、従来技術における第３具体例のオシレータ回路である。第２具体例の制御部４３に代えて制御部４４が備えられている。制御部４４では、スイッチ素子Ｓ１００に代えてスイッチ素子Ｓ１０２が、抵抗素子Ｒ１００と接地電圧ＶＳＳとの間に挿入されている。スイッチ素子Ｓ１０２はイネーブル信号ＥＮで制御される。また、ノア素子ＮＯＲ１００の他方の入力端子には、インバータ素子ＩＮＶ１０３でイネーブル信号ＥＮが反転されて入力される。   FIG. 19 shows an oscillator circuit of a third specific example in the prior art. A control unit 44 is provided instead of the control unit 43 of the second specific example. In the control unit 44, a switch element S102 is inserted between the resistance element R100 and the ground voltage VSS instead of the switch element S100. The switch element S102 is controlled by an enable signal EN. Further, the enable signal EN is inverted by the inverter element INV103 and input to the other input terminal of the NOR element NOR100.

第３具体例では、イネーブル信号ＥＮがハイ論理レベルの状態で活性化される。スイッチ素子Ｓ１０２が導通して制御部４４に制御電流ＩＣが流れ、発振周波数制御信号ＶＲが所定電圧値にバイアスされる。発振部５３にも制御電流ＩＣが流れリングオシレータが発振動作を行なう。第３具体例では、イネーブル信号ＥＮがインバータ素子ＩＮＶ１０３で反転されてロー論理レベルとしてノア素子ＮＯＲ１００に入力される。ノア素子ＮＯＲ１００は論理反転素子として機能し、リングオシレータが動作して発振信号ＯＳＣが出力される。   In the third specific example, the enable signal EN is activated in a state of a high logic level. The switch element S102 is turned on, a control current IC flows through the control unit 44, and the oscillation frequency control signal VR is biased to a predetermined voltage value. A control current IC also flows through the oscillating unit 53, and the ring oscillator performs an oscillating operation. In the third specific example, the enable signal EN is inverted by the inverter element INV103 and input to the NOR element NOR100 as a low logic level. The NOR element NOR100 functions as a logic inverting element, and the ring oscillator operates to output the oscillation signal OSC.

第１乃至第３具体例が、発振部５３、５４への駆動電流として制御電流ＩＣを制御する電流制御型のオシレータ回路であるのに対して、図２１のオシレータ回路は、発振部５５への電源電圧を制御する、いわゆる電圧制御型のオシレータ回路の例である。制御部４５は、抵抗素子列とバッファ回路とから構成されている。抵抗素子列の所定位置の電圧をバッファ回路で駆動能力を付加した上で、発振部５５の電源電圧として供給している。制御部４５の抵抗素子列及びバッファ回路には、イネーブル信号ＥＮで制御されるスイッチ素子Ｓ１０３、Ｓ１０４が、各々、抵抗素子列及びバッファ回路の電流経路に備えられている。イネーブル信号ＥＮがロー論理レベルとなる発振不可状態では、電流経路は遮断されて発振部５５への電源供給は停止されるので発振動作は停止する。イネーブル信号ＥＮがハイ論理レベルとなる発振可能状態では、電流経路は導通されて発振部５５に電源が供給されるので発振動作が行なわれる。   The first to third specific examples are current control type oscillator circuits that control the control current IC as a drive current to the oscillation units 53 and 54, whereas the oscillator circuit of FIG. This is an example of a so-called voltage-controlled oscillator circuit that controls a power supply voltage. The control unit 45 includes a resistor element array and a buffer circuit. A voltage at a predetermined position of the resistor element array is supplied as a power supply voltage for the oscillating unit 55 after adding a driving capability by a buffer circuit. The resistance element array and the buffer circuit of the control unit 45 are provided with switch elements S103 and S104 controlled by an enable signal EN in current paths of the resistance element array and the buffer circuit, respectively. In the oscillation disabled state in which the enable signal EN is at a low logic level, the current path is cut off and the power supply to the oscillation unit 55 is stopped, so the oscillation operation stops. In the oscillation enabled state where the enable signal EN is at a high logic level, the current path is conducted and power is supplied to the oscillating unit 55, so that an oscillation operation is performed.

しかしながら、従来技術におけるオシレータ回路１００（図１５）では、第１乃至第３具体例（図１６、１７、１９）の回路図に示すように、イネーブル信号ＥＮが、発振部５、５３、５４に入力されて、発振動作の作動・停止の制御を行なうほか、発振信号ＯＳＣの出力可否の制御を行なう場合もある。また、イネーブル信号ＥＮが、制御部４、４３、４４に入力されて、発振部５、５３，５４の発振周波数を制御する発振周波数制御信号ＶＲを制御する。イネーブル信号ＥＮの活性化後に発振周波数制御信号ＶＲが所定値に達するまでには所定時間を要するので、発振信号ＯＳＣが所定の周波数で発振する安定状態に移行するまでに発振周波数が不安定となる。活性化後に一定の不安定期間が存在してしまい問題である。   However, in the conventional oscillator circuit 100 (FIG. 15), as shown in the circuit diagrams of the first to third specific examples (FIGS. 16, 17, and 19), the enable signal EN is sent to the oscillation units 5, 53, and 54. In addition to controlling the operation / stop of the oscillating operation, it may be controlled whether or not to output the oscillation signal OSC. The enable signal EN is input to the control units 4, 43, 44 to control the oscillation frequency control signal VR that controls the oscillation frequency of the oscillation units 5, 53, 54. Since it takes a predetermined time for the oscillation frequency control signal VR to reach a predetermined value after the enable signal EN is activated, the oscillation frequency becomes unstable before the oscillation signal OSC shifts to a stable state where the oscillation signal OSC oscillates at the predetermined frequency. . There is a problem that a certain unstable period exists after activation.

即ち、発振部５、５３、５４では、イネーブル信号ＥＮの論理レベルのみで制御状態が確定するので、イネーブル信号ＥＮが活性化されると同時に発振動作状態に移行する。これに対して、制御部４、４３、４４では、スタンバイ状態で遮断されていた電流経路が、イネーブル信号ＥＮの活性化で確立されてバイアス電流が流れることにより、発振周波数制御信号ＶＲが所定値に設定される。ここで、バイアス電流は低消費電流動作の要請から限定された小電流値であるので、発振周波数制御信号ＶＲが所定電圧値に達するまでには所定時間を要してしまうことになる。発振部５、５３、５４はイネーブル信号ＥＮの活性化と同時に発振動作状態となるので、所定値に達するまでの過渡的な電圧値を示す発振周波数制御信号ＶＲに対して、所定周波数とは異なる発振周波数で発振信号ＯＳＣが出力されてしまうこととなる。この間が不安定期間であり回路動作上種々の問題がある。   That is, in the oscillating units 5, 53, and 54, the control state is determined only by the logic level of the enable signal EN, so that the enable signal EN is activated and shifts to the oscillation operation state at the same time. On the other hand, in the control units 4, 43, and 44, the current path that has been cut off in the standby state is established by the activation of the enable signal EN and the bias current flows, so that the oscillation frequency control signal VR is a predetermined value. Set to Here, since the bias current has a small current value that is limited due to the demand for a low current consumption operation, a predetermined time is required until the oscillation frequency control signal VR reaches the predetermined voltage value. Since the oscillating units 5, 53 and 54 are in an oscillating operation state simultaneously with the activation of the enable signal EN, the oscillating frequency control signal VR indicating a transient voltage value until reaching the predetermined value is different from the predetermined frequency. The oscillation signal OSC is output at the oscillation frequency. This period is an unstable period and there are various problems in circuit operation.

図１８に示す不安定期間Ｘ１は、第１及び第２具体例（図１６、１７）において発生する。第１及び第２具体例の制御部４３では、イネーブル信号ＥＮがハイ論理レベルとなる非活性時には、発振周波数制御信号ＶＲは接地電圧ＶＳＳまで低下していく。イネーブル信号ＥＮがロー論理レベルとなり活性化されると、発振周波数制御信号ＶＲは徐々に所定値まで上昇していくが、バイアス電流が小電流値である場合には所定の時間（不安定期間Ｘ１）が必要となる。そのためこの間は、所定値より低電圧の発振周波数制御信号ＶＲが発振部５３、５４のＰＭＯＳトランジスタＴＰ１０１に印加され、設定された制御電流ＩＣより大きな駆動電流でリングオシレータが駆動されることとなる。これにより、発振信号ＯＳＣは所定周波数より高周波数で発振してしまう。   The unstable period X1 shown in FIG. 18 occurs in the first and second specific examples (FIGS. 16 and 17). In the control unit 43 of the first and second specific examples, the oscillation frequency control signal VR is lowered to the ground voltage VSS when the enable signal EN is inactive at a high logic level. When the enable signal EN becomes a low logic level and is activated, the oscillation frequency control signal VR gradually rises to a predetermined value. However, when the bias current has a small current value, the oscillation frequency control signal VR has a predetermined time (unstable period X1). )Is required. Therefore, during this time, the oscillation frequency control signal VR having a voltage lower than the predetermined value is applied to the PMOS transistor TP101 of the oscillation units 53 and 54, and the ring oscillator is driven with a drive current larger than the set control current IC. As a result, the oscillation signal OSC oscillates at a frequency higher than a predetermined frequency.

不安定期間Ｘ１には、オシレータ回路１００自身の消費電流が増大することに加えて、半導体装置１０００や半導体記憶装置２０００における昇圧／負電源回路２００等の回路動作も必要以上に高速な動作となり、半導体記憶装置２０００ではリフレッシュ制御回路３００が必要以上に短い周期でリフレッシュ動作を実行してしまい、多大な電流消費を招き問題である。電池駆動のように電源供給能力が限定された環境で動作させたり、電源供給経路のインピーダンスが無視できない環境で動作させる場合に、不安定期間Ｘ１における多大な電流消費により、半導体装置１０００や半導体記憶装置２０００に供給される電源電圧が必要以上に降下してしまい動作不良を招くおそれもあり問題である。   In the unstable period X1, in addition to an increase in current consumption of the oscillator circuit 100 itself, circuit operations of the booster / negative power supply circuit 200 and the like in the semiconductor device 1000 and the semiconductor memory device 2000 become faster than necessary. In the semiconductor memory device 2000, the refresh control circuit 300 executes the refresh operation at a cycle shorter than necessary, which causes a problem of enormous current consumption. When operating in an environment where the power supply capability is limited, such as battery driving, or operating in an environment where the impedance of the power supply path cannot be ignored, the semiconductor device 1000 and the semiconductor memory due to the large current consumption in the unstable period X1 This is a problem because the power supply voltage supplied to the device 2000 drops more than necessary and may cause malfunction.

また、必要以上の高周波数で昇圧／負電源回路２００が動作すると、設定値以上の電圧が発生してしまう場合もあり、デバイスの信頼性上悪影響を及ぼすおそれがあり問題である。特に、イネーブル信号ＥＮの活性化・非活性化が頻繁に繰り返される携帯機器等の使用環境において問題である。   Further, when the booster / negative power supply circuit 200 operates at a higher frequency than necessary, a voltage higher than a set value may be generated, which may adversely affect the reliability of the device. This is particularly a problem in the usage environment of portable devices and the like in which activation / deactivation of the enable signal EN is frequently repeated.

図２０に示す不安定期間Ｘ２は、第３具体例（図１９）において発生する。第３具体例の制御部４４では、イネーブル信号ＥＮがロー論理レベルとなる非活性時に、発振周波数制御信号ＶＲは電源電圧ＶＤＤからＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐを減じた電圧（ＶＤＤ−Ｖｔｈｐ）あたりまで上昇する。イネーブル信号ＥＮがハイ論理レベルとなり活性化されると、発振周波数制御信号ＶＲは徐々に所定値まで降下していくが、バイアス電流が小電流値である場合には所定の時間（不安定期間Ｘ２）が必要となる。そのためこの間には所定値より高電圧の発振周波数制御信号ＶＲが発振部５３のＰＭＯＳトランジスタＴＰ１０１に印加されて、設定された制御電流ＩＣより小さな駆動電流でリングオシレータが駆動されるか、あるいは駆動しない場合もある。これにより、発振信号ＯＳＣは所定周波数より低周波数での発振、あるいは発振停止の状態となる。   The unstable period X2 shown in FIG. 20 occurs in the third specific example (FIG. 19). In the control unit 44 of the third specific example, when the enable signal EN is inactive at a low logic level, the oscillation frequency control signal VR is about the voltage (VDD−Vthp) obtained by subtracting the threshold voltage Vthp of the PMOS transistor from the power supply voltage VDD. To rise. When the enable signal EN becomes a high logic level and is activated, the oscillation frequency control signal VR gradually decreases to a predetermined value. However, when the bias current is a small current value, the oscillation signal is controlled for a predetermined time (unstable period X2). )Is required. Therefore, during this time, the oscillation frequency control signal VR having a voltage higher than a predetermined value is applied to the PMOS transistor TP101 of the oscillating unit 53, and the ring oscillator is driven with a drive current smaller than the set control current IC or not driven. In some cases. As a result, the oscillation signal OSC is oscillated at a frequency lower than a predetermined frequency or stopped.

不安定期間Ｘ２には、発振信号ＯＳＣの発振周波数が所定周波数より低周波数となってしまうので、半導体装置１０００や半導体記憶装置２０００における昇圧／負電源回路２００等における電圧生成が不十分となってしまう。昇圧電圧が不足すると、外部インターフェース部分の動作不良や、メモリセルへのアクセス不良を招くおそれがあり問題である。また、負電圧が不足すると、ＭＯＳトランジスタのバックゲートバイアスが不足してしまい、閾値電圧の変動やノイズ耐性の悪化等を招くおそれがある。   During the unstable period X2, the oscillation frequency of the oscillation signal OSC becomes lower than a predetermined frequency, and thus voltage generation in the booster / negative power supply circuit 200 in the semiconductor device 1000 and the semiconductor memory device 2000 becomes insufficient. End up. If the boosted voltage is insufficient, there is a possibility that an operation failure of the external interface part or a memory cell access failure may be caused. In addition, when the negative voltage is insufficient, the back gate bias of the MOS transistor is insufficient, which may lead to variations in threshold voltage, deterioration in noise resistance, and the like.

また、半導体記憶装置２０００では、リフレッシュ制御回路３００で制御すべきリフレッシュ動作の周期が必要以上に長くなってしまい、データ保持特性によってはデータの消失が発生してしまうおそれがあり問題である。   In the semiconductor memory device 2000, the cycle of the refresh operation to be controlled by the refresh control circuit 300 becomes longer than necessary, and there is a problem that data may be lost depending on data retention characteristics.

ここで、発振周波数制御信号ＶＲと発振信号ＯＳＣの発振周波数との関係を説明する。発振周波数は、リングオシレータを構成するインバータ素子ＩＮＶ１００乃至ＩＮＶ１０２等の伝播遅延時間で決定される。そして、この伝播遅延時間は、インバータ素子ＩＮＶ１００乃至ＩＮＶ１０２を構成するトランジスタの駆動能力が充分大きな、第１乃至第３具体例のような場合においては、各電源端子に供給される駆動電流である制御電流ＩＣによって決定される。制御電流ＩＣにより各段の入力容量の充放電時間で伝播遅延時間となるからである。即ち、発振信号ＯＳＣの発振周波数は、制御電流ＩＣに比例することとなる。   Here, the relationship between the oscillation frequency control signal VR and the oscillation frequency of the oscillation signal OSC will be described. The oscillation frequency is determined by the propagation delay time of the inverter elements INV100 to INV102 constituting the ring oscillator. The propagation delay time is a control that is a drive current supplied to each power supply terminal in the case of the first to third specific examples where the drive capability of the transistors constituting the inverter elements INV100 to INV102 is sufficiently large. Determined by the current IC. This is because the propagation delay time is the charge / discharge time of the input capacitance of each stage by the control current IC. That is, the oscillation frequency of the oscillation signal OSC is proportional to the control current IC.

制御電流ＩＣは、ＰＭＯＳトランジスタＴＰ１０１の飽和特性で動作し、
ＩＣ＝Ｋ×（（ＶＤＤ−ＶＲ）−Ｖｔｈｐ）2
＝Ｋ×（（ＶＤＤ−Ｖｔｈｐ）−ＶＲ）2
の関係を有する。ここで、ＫはＰＭＯＳトランジスタＰ１０１が有する物理定数である。また、Ｖｔｈｐは正の値を示している。従って、閾値電圧としては、−Ｖｔｈｐとなる。この式が成立するのは、ゲート・ソース間電圧が閾値電圧を下回らないことが条件であるので、ＶＲ＜ＶＤＤ−Ｖｔｈｐでの関係式である。 The control current IC operates with the saturation characteristic of the PMOS transistor TP101,
IC = K × ((VDD−VR) −Vthp) 2
= K × ((VDD−Vthp) −VR) 2
Have the relationship. Here, K is a physical constant of the PMOS transistor P101. Vthp shows a positive value. Therefore, the threshold voltage is −Vthp. Since this condition is satisfied under the condition that the gate-source voltage does not fall below the threshold voltage, the relational expression is VR <VDD−Vthp.

従って、ＶＲ＝ＶＤＤ−Ｖｔｈｐのとき、ＩＣ＝０となり、発振動作は停止してしまうと共に、ＶＲ＜ＶＤＤ−Ｖｔｈｐの領域では、ＶＲの変化に対して２乗特性で制御電流ＩＣが変化することとなる。即ち、ＶＲの変化に対して２乗特性で発振周波数が変化してしまい、不安定期間Ｘ１、Ｘ２においては、発振信号ＯＳＣの発振周波数が大きく変化してしまう。   Therefore, when VR = VDD−Vthp, IC = 0, the oscillation operation stops, and in the region of VR <VDD−Vthp, the control current IC changes with a square characteristic with respect to the change of VR. It becomes. That is, the oscillation frequency changes due to the square characteristic with respect to the change in VR, and the oscillation frequency of the oscillation signal OSC changes greatly during the unstable periods X1 and X2.

本発明は前記従来技術の問題点を解消するためになされたものであり、作動・停止の制御が可能なオシレータ回路の発振開始時における発振周波数の過渡的な不安定期間には、発振動作を停止させ又は発振信号の出力をさせないことにより、その後に出力される発振信号の発振周波数を安定した周波数とすることが可能なオシレータ回路、オシレータ回路を備えた半導体装置、及びオシレータ回路を備えた半導体記憶装置を提供することを目的とする。   The present invention has been made to solve the above-described problems of the prior art, and during the transient unstable period of the oscillation frequency at the start of oscillation of the oscillator circuit capable of operating / stopping, the oscillation operation is performed. Oscillator circuit capable of making oscillation frequency of oscillation signal output thereafter stable by stopping or not outputting oscillation signal, semiconductor device including oscillator circuit, and semiconductor including oscillator circuit An object is to provide a storage device.

前記目的を達成するために、別案１のオシレータ回路は、発振許可信号に応じて発振動作が可能となる発振部と、発振許可信号に応じて発振周波数を制御する発振周波数制御信号を発振部に向けて出力する制御部と、発振周波数制御信号を検出し、検出結果に応じて発振部を制御する検出信号を出力する検出部とを備えることを特徴とする。   In order to achieve the above object, an oscillator circuit according to Alternative 1 includes an oscillating unit capable of oscillating according to an oscillation enabling signal and an oscillating frequency control signal for controlling an oscillating frequency according to the oscillation enabling signal. And a detection unit for detecting an oscillation frequency control signal and outputting a detection signal for controlling the oscillation unit according to the detection result.

別案１のオシレータ回路では、検出部により、発振許可信号に応じて制御部から出力される発振周波数制御信号を検出し、検出結果に応じて検出信号を出力して、発振部の発振動作を制御する。   In the oscillator circuit of Alternative 1, the detection unit detects an oscillation frequency control signal output from the control unit according to the oscillation enable signal, outputs a detection signal according to the detection result, and performs the oscillation operation of the oscillation unit. Control.

これにより、検出部の検出結果に応じた所定の発振周波数で発振動作を行なわせることができる。発振許可信号により動作を開始する制御部からの発振周波数制御信号が安定しない過渡期間においても、不安定な発振動作をすることがなく安定した発振周波数で発振させることができる。   As a result, the oscillation operation can be performed at a predetermined oscillation frequency according to the detection result of the detection unit. Even in a transient period in which the oscillation frequency control signal from the control unit that starts the operation in response to the oscillation permission signal is not stable, it is possible to oscillate at a stable oscillation frequency without performing an unstable oscillation operation.

また、別案２に係るオシレータ回路は、別案１に記載のオシレータ回路において、検出部は、入力される発振周波数制御信号の信号値と、所定発振周波数に対応する信号値とを比較する比較部を備えることを特徴とする。   An oscillator circuit according to alternative 2 is an oscillator circuit according to alternative 1, wherein the detection unit compares the signal value of the input oscillation frequency control signal with the signal value corresponding to the predetermined oscillation frequency. It comprises a part.

別案２のオシレータ回路では、検出部では、比較部により、発振周波数制御信号の信号値と所定発振周波数に対応する信号値とを比較して検出が行なわれる。   In the oscillator circuit of Alternative 2, the detection unit performs detection by comparing the signal value of the oscillation frequency control signal with the signal value corresponding to the predetermined oscillation frequency by the comparison unit.

これにより、所定周波数に対応する信号値との比較により、発振周波数制御信号の信号値が所定数端数であるか否かを検出することができ、発振部における発振周波数を所定周波数とすることができる。   Thereby, it is possible to detect whether or not the signal value of the oscillation frequency control signal is a predetermined fraction by comparison with the signal value corresponding to the predetermined frequency, and the oscillation frequency in the oscillation unit can be set to the predetermined frequency. it can.

また、別案３に係るオシレータ回路は、別案１に記載のオシレータ回路において、発振許可信号により制御され、発振不可状態において発振周波数制御信号を所定クランプ値にクランプするクランプ部を備えることを特徴とする。   An oscillator circuit according to alternative 3 is provided with a clamp unit that is controlled by the oscillation enable signal and clamps the oscillation frequency control signal to a predetermined clamp value in the oscillation disabled state in the oscillator circuit according to alternative 1. And

別案３のオシレータ回路では、発振許可信号により発振不可状態に制御されている場合には、クランプ部が、発振周波数制御信号を所定クランプ値にクランプする。   In the oscillator circuit according to alternative 3, when the oscillation is disabled by the oscillation permission signal, the clamp unit clamps the oscillation frequency control signal to a predetermined clamp value.

これにより、発振周波数制御信号を所定発振周波数に対応する信号値以外の信号値に維持しておくことができ、検出部での検出結果を所定状態に固定して検出信号を非活性状態に維持しておくことができ、発振部の発振出力を止めておくことができる。   As a result, the oscillation frequency control signal can be maintained at a signal value other than the signal value corresponding to the predetermined oscillation frequency, the detection result at the detection unit is fixed to a predetermined state, and the detection signal is maintained in an inactive state The oscillation output of the oscillation unit can be stopped.

また、このときの所定クランプ値は、前記発振部を、発振停止状態又は発振信号の出力停止状態に制御する信号値であることが好ましい。これにより、確実に検出部での検出結果を所定状態に固定して検出信号を非活性状態に維持しておくことができ、発振出力を止めておくことができる。   Further, the predetermined clamp value at this time is preferably a signal value for controlling the oscillation unit to an oscillation stop state or an oscillation signal output stop state. As a result, it is possible to reliably fix the detection result in the detection unit to a predetermined state and maintain the detection signal in the inactive state, and to stop the oscillation output.

また、請求項１に係るオシレータ回路は、発振許可信号に応じて発振動作が制御される発振部と、発振許可信号に応じて起動し、発振周波数を制御する発振周波数制御信号を発振部に向けて出力する制御部と、発振許可信号に対して発振周波数制御信号が安定する遅延時間を付加した遅延信号を発振部に出力して、遅延信号に応じて発振部の発振動作を開始させる遅延部とを備えることを特徴とする。また、請求項２に係るオシレータ回路は、請求項１に記載のオシレータ回路において、遅延時間は、発振許可信号に応じて、発振周波数制御信号の信号値が所定発振周波数に対応する信号値に達するまでの時間以上の時間であることを特徴とする。 An oscillator circuit according to claim 1 is directed to an oscillation unit whose oscillation operation is controlled according to an oscillation permission signal and an oscillation frequency control signal that is activated according to the oscillation permission signal and controls the oscillation frequency to the oscillation unit. a controller for outputting Te, delays the oscillation frequency control signal to the oscillation enable signal is output to the oscillation part a delay signal obtained by adding the delay time to stabilize, to start the oscillation operation of the oscillator in accordance with the delay signal And a section. Further, the oscillator circuit according to claim 2 is the oscillator circuit of claim 1, delay time, in response to the oscillation enable signal, the signal value the signal value of the oscillation frequency control signal corresponds to a predetermined oscillation frequency It is characterized by a time longer than the time to reach.

請求項１のオシレータ回路では、遅延部により、発振許可信号に対して発振周波数制御信号が安定する遅延時間を付加した遅延信号を出力して発振部の発振動作を制御する。また、請求項２のオシレータ回路では、発振許可信号に応じて、発振周波数制御信号の信号値が所定発振周波数に対応する信号値に達するまでの時間以上の時間を遅延時間とする。 According to another aspect of the oscillator circuit of the present invention, the delay unit outputs a delay signal obtained by adding a delay time for stabilizing the oscillation frequency control signal to the oscillation permission signal to control the oscillation operation of the oscillation unit. Further, in the oscillator circuit of claim 2, in response to the oscillation enable signal, the signal value of the oscillation frequency control signal to the delay time period or more time to reach the signal value corresponding to a predetermined oscillation frequency.

これにより、発振周波数制御信号の信号値が安定する時間を遅延時間として付加することができ、発振周波数制御信号が安定して所定発振周波数に対応する信号値に達した時点以後に安定した発振信号を得ることができる。 Oscillation This allows the signal value of the oscillation frequency control signal is added as delay time time to stabilize the oscillation frequency control signal is stabilized on or after the time of reaching the stable signal value corresponding to a predetermined oscillation frequency A signal can be obtained.

また、請求項３に係るオシレータ回路は、請求項１に記載のオシレータ回路において、発振部は、発振動作の作動制御手段又は発振信号の出力制御手段のうち少なくとも何れか一方を備え、遅延信号による制御は、発振可能状態において発振周波数制御信号が所定発振周波数を指示する場合に、作動制御手段の活性化による発振動作の開始、又は出力制御手段の活性化による発振信号の出力のうち少なくとも何れか一方を行なうことを特徴とする。 Further, the oscillator circuit according to claim 3 is the oscillator circuit of claim 1, the oscillating unit includes at least any one of the output control means operation control means or the oscillation signal of the oscillation operation, delay signal When the oscillation frequency control signal indicates a predetermined oscillation frequency in the oscillation enabled state, at least one of the start of the oscillation operation by the activation of the operation control means and the output of the oscillation signal by the activation of the output control means is performed. One of these is performed.

請求項３のオシレータ回路では、発振可能状態において発振周波数制御信号が所定発振周波数を指示する場合に、発振動作の作動制御手段又は発振信号の出力制御手段のうち少なくとも何れか一方を遅延信号が制御して、発振動作の開始、又は発振信号の出力のうち少なくとも何れか一方を行なう。 In the oscillator circuit according to claim 3, when the oscillation frequency control signal in the oscillation state instructs a predetermined oscillation frequency, delay signal at least one of the output control means operation control means or the oscillation signal of the oscillation operation Control is performed to start at least one of the oscillation operation and the output of the oscillation signal.

これにより、発振部からの発振信号の出力は、作動制御手段による発振動作の作動・停止、又は出力制御手段による発振信号の出力・停止の何れかの手段によって制御することができ、また、これらの２つの手段を共に使用して制御することもできる。   Thereby, the output of the oscillation signal from the oscillating unit can be controlled by either the operation operation stop / stop of the oscillation operation by the operation control means, or the output / stop of the oscillation signal by the output control means. These two means can be used together for control.

また、請求項４に係るオシレータ回路は、請求項３に記載のオシレータ回路において、発振部は、発振許可信号により作動制御手段が活性化され、遅延信号により出力制御手段が活性化されることを特徴とする。 Further, the oscillator circuit according to claim 4, in the oscillator circuit according to claim 3, the oscillating unit may be operation control means by oscillation enable signal is activated, the output control unit by delay signal is activated It is characterized by.

請求項４のオシレータ回路では、発振許可信号が作動制御手段を活性化して発振動作を開始させ、遅延信号が出力制御手段を活性化して発振信号を出力させる。 In the oscillator circuit according to claim 4, oscillation enable signal to activate the operation control means to start the oscillation operation to output an oscillation signal activates the output control means delay signal.

これにより、遅延信号による発振信号の出力に対して、発振許可信号による発振動作の開始を先行させておくことにより、発振信号を出力する段階ではすでに、発振部における発振動作を安定化させておくことができる。 Thus, the output of the oscillation signal by delay signals, by keeping to precede the start of the oscillation operation by the oscillation enable signal, the step of outputting an oscillation signal already used to stabilize oscillation in the oscillating section I can leave.

また、請求項５に係る半導体装置は、請求項１に記載のオシレータ回路と、オシレータ回路から出力される発振信号に応じた電圧を発生する電圧発生回路とを備えることを特徴とする。また、請求項６に係る半導体記憶装置は、請求項１に記載のオシレータ回路と、オシレータ回路から出力される発振信号に応じた電圧を発生する電圧発生回路とを備えることを特徴とする。更に、請求項７に係る半導体記憶装置は、請求項１に記載のオシレータ回路と、オシレータ回路から出力される発振信号に応じてリフレッシュ周期を制御するリフレッシュ制御回路とを備えることを特徴とする。   A semiconductor device according to a fifth aspect includes the oscillator circuit according to the first aspect and a voltage generation circuit that generates a voltage corresponding to an oscillation signal output from the oscillator circuit. According to a sixth aspect of the present invention, there is provided a semiconductor memory device comprising: the oscillator circuit according to the first aspect; and a voltage generation circuit that generates a voltage corresponding to an oscillation signal output from the oscillator circuit. According to a seventh aspect of the present invention, there is provided a semiconductor memory device comprising: the oscillator circuit according to the first aspect; and a refresh control circuit that controls a refresh cycle in accordance with an oscillation signal output from the oscillator circuit.

請求項５の半導体装置又は請求項６の半導体記憶装置では、電圧発生回路により、オシレータ回路から出力される発振信号に応じた電圧を発生する。また、請求項７の半導体記憶装置では、リフレッシュ制御回路により、オシレータ回路から出力される発振信号に応じてリフレッシュ周期を制御する。   According to another aspect of the semiconductor device of the present invention, the voltage generation circuit generates a voltage corresponding to the oscillation signal output from the oscillator circuit. According to another aspect of the semiconductor memory device of the present invention, the refresh cycle is controlled by the refresh control circuit in accordance with the oscillation signal output from the oscillator circuit.

これにより、発振許可信号により動作を開始する制御部からの発振周波数制御信号が安定しない過渡期間に、不安定な発振信号が電圧発生回路やリフレッシュ制御回路に出力されることはなく、安定した回路動作をさせることができる。   As a result, an unstable oscillation signal is not output to the voltage generation circuit or the refresh control circuit in a transient period in which the oscillation frequency control signal from the control unit that starts operation by the oscillation permission signal is not stable, and the circuit is stable. It can be operated.

即ち、不安定な高周波数の発振信号が出力されることによる多大な消費電流や、これに伴う電源電圧降下による誤動作、あるいは過度な電圧発生による半導体装置や半導体記憶装置における信頼性上の問題等が生ずることはない。また、逆に不安定な低周波数の発振信号が出力されることによるトランジスタ特性の変動や、これに伴うノイズ耐性の悪化、あるいは半導体記憶装置における記憶データの消失等が生ずることはない。   That is, a large current consumption due to the output of an unstable high-frequency oscillation signal, a malfunction due to a power supply voltage drop associated therewith, or a reliability problem in a semiconductor device or semiconductor memory device due to excessive voltage generation, etc. Will not occur. On the other hand, there are no fluctuations in transistor characteristics due to the output of an unstable low-frequency oscillation signal, no deterioration in noise resistance, or loss of stored data in the semiconductor memory device.

図１に示す本発明の第１原理図は、別案１に対応する原理を説明するものである。制御部４と発振部５とは、発振許可信号（ＥＮ）により制御されている。発振許可信号（ＥＮ）により、発振部５は発振動作可能状態となり、制御部４は動作を開始する。動作を開始した制御部４は、発振周波数制御信号（ＶＲ）を所定発振周波数に対応する信号値にまで変化させる。この発振周波数制御信号（ＶＲ）は、発振部５に入力されて発振周波数を設定すると共に、検出部１に入力されて信号値の検出が行なわれる。検出部１による検出信号（ＭＯＮ）は発振部５に入力されている。   The first principle diagram of the present invention shown in FIG. 1 explains the principle corresponding to Alternative 1. The control unit 4 and the oscillation unit 5 are controlled by an oscillation enable signal (EN). In response to the oscillation enable signal (EN), the oscillating unit 5 enters an oscillation operation enabled state, and the control unit 4 starts operation. The control unit 4 that has started the operation changes the oscillation frequency control signal (VR) to a signal value corresponding to a predetermined oscillation frequency. The oscillation frequency control signal (VR) is input to the oscillating unit 5 to set the oscillation frequency, and is also input to the detecting unit 1 to detect the signal value. A detection signal (MON) from the detection unit 1 is input to the oscillation unit 5.

制御部４から出力される発振周波数制御信号（ＶＲ）は、発振許可信号（ＥＮ）による起動から所定周波数に対応する信号値に達するまでに所定時間を必要とする。そこで、検出部１により発振周波数制御信号（ＶＲ）の信号値を所定の信号値と比較し、発振周波数制御信号（ＶＲ）が所定信号値に達したことを検出した後に検出信号（ＭＯＮ）を発振部５に出力する。発振部５は、発振許可信号（ＥＮ）により発振可能状態にあり、検出信号（ＭＯＮ）が入力された時点で発振信号を出力するように制御する。これにより、制御部４の起動後の発振周波数制御信号（ＶＲ）が過渡状態にある過渡期間を検出することができ、過渡的な発振周波数制御信号（ＶＲ）の設定による不安定な発振信号が発振部５から出力されてしまうことはない。   The oscillation frequency control signal (VR) output from the control unit 4 requires a predetermined time from the start by the oscillation enable signal (EN) to the signal value corresponding to the predetermined frequency. Therefore, the detection unit 1 compares the signal value of the oscillation frequency control signal (VR) with a predetermined signal value, and after detecting that the oscillation frequency control signal (VR) has reached the predetermined signal value, detects the detection signal (MON). Output to the oscillator 5. The oscillating unit 5 is in a state capable of oscillating by an oscillation enable signal (EN), and controls to output an oscillation signal when the detection signal (MON) is input. As a result, a transient period in which the oscillation frequency control signal (VR) after activation of the control unit 4 is in a transient state can be detected, and an unstable oscillation signal due to the setting of the transient oscillation frequency control signal (VR) can be detected. There is no output from the oscillator 5.

図２に示す本発明の第２原理図は、別案３に対応する原理を説明するものである。第１原理図の構成要素に加えて発振周波数制御信号（ＶＲ）を所定値にクランプするクランプ部２を備えている。クランプ部２は、発振許可信号（ＥＮ）により制御されている。   The second principle diagram of the present invention shown in FIG. 2 explains the principle corresponding to Alternative 3. In addition to the components of the first principle diagram, a clamp unit 2 that clamps the oscillation frequency control signal (VR) to a predetermined value is provided. The clamp unit 2 is controlled by an oscillation enable signal (EN).

検出部１は、電流消費の観点から、発振許可信号（ＥＮ）による制御部４の起動後に活性化されればよく、発振許可信号（ＥＮ）が出力されない発振不可状態では非活性の状態あることが好ましい。そこで、クランプ部２をそなえることにより、発振許可信号（ＥＮ）の制御を得て、発振不可状態において発振周波数制御信号（ＶＲ）を所定のクランプ値に維持しておく。このクランプ値を検出部１の入力段における非活性な信号値に設定しておけば、検出部１における検出動作を停止状態に維持しておくことができる。発振不可状態において、検出部１において不要な電流消費を将来することはなく、低消費電流化に寄与することができる。   From the viewpoint of current consumption, the detection unit 1 may be activated after the activation of the control unit 4 by the oscillation enable signal (EN), and is inactive in an oscillation disabled state where the oscillation enable signal (EN) is not output. Is preferred. Therefore, by providing the clamp unit 2, the control of the oscillation enable signal (EN) is obtained, and the oscillation frequency control signal (VR) is maintained at a predetermined clamp value in the oscillation disabled state. If this clamp value is set to an inactive signal value in the input stage of the detection unit 1, the detection operation in the detection unit 1 can be maintained in a stopped state. In the oscillation disabled state, unnecessary current consumption will not occur in the detection unit 1 in the future, which can contribute to lower current consumption.

尚、検出部１を非活性化状態に維持する他の方法として、発振許可信号（ＥＮ）により検出部１自身を制御する構成とすることもできる。発振不可状態で検出部１の回路動作を非活性とすれば、発振周波数制御信号（ＶＲ）の信号値にかかわらず検出部１の動作を停止させておくことができる。   As another method for maintaining the detection unit 1 in the inactive state, a configuration in which the detection unit 1 itself is controlled by the oscillation enable signal (EN) can be used. If the circuit operation of the detection unit 1 is deactivated in the oscillation disabled state, the operation of the detection unit 1 can be stopped regardless of the signal value of the oscillation frequency control signal (VR).

図３に示す本発明の第３原理図は、請求項１に対応する本発明の原理を説明するものである。第１原理図の検出部１に代えて、遅延部３を備えている。遅延部３には発振許可信号（ＥＮ）が入力され、所定遅延時間を付加した遅延信号（Ｄ）を発振部５に出力している。発振許可信号（ＥＮ）による制御部４の起動後に発振周波数制御信号（ＶＲ）が変化する過渡期間に合わせて、所定遅延時間が設定されている。   The third principle diagram of the present invention shown in FIG. 3 explains the principle of the present invention corresponding to claim 1. Instead of the detection unit 1 in the first principle diagram, a delay unit 3 is provided. An oscillation enable signal (EN) is input to the delay unit 3, and a delay signal (D) with a predetermined delay time is output to the oscillation unit 5. A predetermined delay time is set in accordance with a transient period in which the oscillation frequency control signal (VR) changes after the control unit 4 is activated by the oscillation enable signal (EN).

遅延部３により、発振周波数制御信号（ＶＲ）が所定信号に達するまでの過渡期間以上の所定時間を計時して遅延信号（Ｄ）を発振部５に出力する。発振部５は、発振許可信号（ＥＮ）により発振可能状態にあり、遅延信号（Ｄ）が入力された時点で発振信号を出力するように制御する。これにより、発振周波数制御信号（ＶＲ）が過渡状態を越えて安定した信号値に達した時点以後に発振部５を動作させることができ、過渡的な発振周波数制御信号（ＶＲ）の設定による不安定な発振信号が発振部５から出力されてしまうことはない。   The delay unit 3 measures a predetermined time longer than the transition period until the oscillation frequency control signal (VR) reaches the predetermined signal, and outputs the delay signal (D) to the oscillation unit 5. The oscillating unit 5 is in a state capable of oscillating by an oscillation enable signal (EN), and controls to output an oscillating signal when the delay signal (D) is input. As a result, the oscillation unit 5 can be operated after the oscillation frequency control signal (VR) reaches a stable signal value exceeding the transient state, and the oscillation frequency control signal (VR) is not set due to the transient oscillation frequency control signal (VR) setting. A stable oscillation signal is never output from the oscillation unit 5.

本発明によれば、作動・停止の制御が可能なオシレータ回路の発振開始時における発振周波数の過渡的な不安定期間には、発振動作を停止させ又は発振信号の出力をさせないことにより、その後に出力される発振信号の発振周波数を安定した周波数とすることが可能なオシレータ回路、オシレータ回路を備えた半導体装置、及びオシレータ回路を備えた半導体記憶装置を提供することが可能となる。   According to the present invention, during the transient unstable period of the oscillation frequency at the start of oscillation of the oscillator circuit capable of operating / stopping, the oscillation operation is stopped or the oscillation signal is not output, and thereafter It is possible to provide an oscillator circuit capable of setting the oscillation frequency of the output oscillation signal to a stable frequency, a semiconductor device including the oscillator circuit, and a semiconductor memory device including the oscillator circuit.

以下、本発明のオシレータ回路、オシレータ回路を備えた半導体装置、及びオシレータ回路を備えた半導体記憶装置について具体化した第１乃至第６実施形態を図４乃至図１４に基づき図面を参照しつつ詳細に説明する。
図４は、第１実施形態を示す回路図である（オシレータ回路）。図５は、第１実施形態の動作を示す動作波形図である。図６は、第２実施形態を示す回路図である（オシレータ回路）。図７は、第２実施形態の動作を示す動作波形図である。図８は、第３実施形態を示す回路図である（クランプ部）。図９は、第４実施形態を示す回路図である（クランプ部）。図１０は、第５実施形態を示す回路図である（検出部）。図１１は、第６実施形態を示す回路図である（オシレータ回路）。図１２は、第６実施形態の動作を示す動作波形図である。図１３は、オシレータ回路を備える半導体装置を示す回路ブロック図である。図１４は、オシレータ回路を備える半導体記憶装置を示す回路ブロック図である。 Hereinafter, the first to sixth embodiments of the oscillator circuit, the semiconductor device provided with the oscillator circuit, and the semiconductor memory device provided with the oscillator circuit according to the present invention will be described in detail with reference to the drawings based on FIGS. Explained.
FIG. 4 is a circuit diagram showing the first embodiment (oscillator circuit). FIG. 5 is an operation waveform diagram showing the operation of the first embodiment. FIG. 6 is a circuit diagram showing the second embodiment (oscillator circuit). FIG. 7 is an operation waveform diagram showing the operation of the second embodiment. FIG. 8 is a circuit diagram showing the third embodiment (clamp portion). FIG. 9 is a circuit diagram showing the fourth embodiment (clamp portion). FIG. 10 is a circuit diagram showing the fifth embodiment (detection unit). FIG. 11 is a circuit diagram showing the sixth embodiment (oscillator circuit). FIG. 12 is an operation waveform diagram showing the operation of the sixth embodiment. FIG. 13 is a circuit block diagram illustrating a semiconductor device including an oscillator circuit. FIG. 14 is a circuit block diagram illustrating a semiconductor memory device including an oscillator circuit.

図４乃至７に示すオシレータ回路は、第１原理図（図１）に対する第１及び第２実施形態のオシレータ回路である。図４は第１実施形態のオシレータ回路である。制御部４１は、従来技術の第１具体例における制御部４３に備えられているスイッチ素子Ｓ１００をＰＭＯＳトランジスタＴＰ１で置き換えた構成である。また、発振部５１は、従来技術の第２具体例における発振部５３からスイッチ素子としてＰＭＯＳトランジスタＴＰ４を介して発振信号ＯＳＣが出力される構成である。ＰＭＯＳトランジスタＴＰ４のゲート端子は、後述の検出部１１からの出力である検出信号ＭＯＮで制御される。   The oscillator circuits shown in FIGS. 4 to 7 are the oscillator circuits of the first and second embodiments corresponding to the first principle diagram (FIG. 1). FIG. 4 shows the oscillator circuit of the first embodiment. The control unit 41 has a configuration in which the switch element S100 provided in the control unit 43 in the first specific example of the prior art is replaced with a PMOS transistor TP1. The oscillating unit 51 is configured to output an oscillation signal OSC from the oscillating unit 53 in the second specific example of the prior art as a switching element via the PMOS transistor TP4. The gate terminal of the PMOS transistor TP4 is controlled by a detection signal MON that is an output from the detection unit 11 described later.

検出部１１は、発振周波数制御信号ＶＲがＮＭＯＳトランジスタＴＮ１のゲート端子に入力される。ＮＭＯＳトランジスタＴＮ１のソース端子は接地電圧ＶＳＳに接続されている。ドレイン端子は、ソース端子に電源電圧ＶＤＤが接続されゲート端子に接地電圧が接続されているＰＭＯＳトランジスタＴＰ２のドレイン端子に接続されており、この接続点を出力端子とする論理反転ゲートが構成されている。この論理反転ゲートの論理反転閾値電圧は、ＰＭＯＳトランジスタＴＰ２のコンダクタンスとＮＭＯＳトランジスタＴＮ１のコンダクタンスとのバランスで設定され、発振部５１が所定発振周波数で発振動作を行なう際の発振周波数制御信号ＶＲの電圧値に対して論理反転するように設定されている。発振周波数制御信号ＶＲが所定電圧値に達したことを検出することができる電圧値を閾値電圧として設定しておき、発振周波数制御信号ＶＲが安定した電圧値を出力する状態で検出信号ＭＯＮを活性化する。制御部４１の起動に伴い、発振周波数制御信号ＶＲは接地電圧ＶＳＳから所定発振周波数を指示する所定電圧値まで上昇していくので、所定電圧値に至るまでの一定の電圧値を閾値電圧として設定しておくことにより、確実に論理反転させて検出信号ＭＯＮを活性化させることができる。初段の論理反転ゲートの出力は、２段のインバータ素子ＩＮＶ１、ＩＮＶ２により波形整形、駆動能力の確保、及び論理の整合等を行なった上で検出信号ＭＯＮとして発振部５１に出力される。   In the detection unit 11, the oscillation frequency control signal VR is input to the gate terminal of the NMOS transistor TN1. The source terminal of the NMOS transistor TN1 is connected to the ground voltage VSS. The drain terminal is connected to the drain terminal of the PMOS transistor TP2 whose power supply voltage VDD is connected to the source terminal and the ground voltage is connected to the gate terminal, and a logic inversion gate having this connection point as an output terminal is configured. Yes. The logic inversion threshold voltage of the logic inversion gate is set by the balance between the conductance of the PMOS transistor TP2 and the conductance of the NMOS transistor TN1, and the voltage of the oscillation frequency control signal VR when the oscillation unit 51 performs the oscillation operation at a predetermined oscillation frequency. It is set to be logically inverted for the value. A voltage value that can detect that the oscillation frequency control signal VR has reached a predetermined voltage value is set as a threshold voltage, and the detection signal MON is activated while the oscillation frequency control signal VR outputs a stable voltage value. Turn into. As the control unit 41 is activated, the oscillation frequency control signal VR rises from the ground voltage VSS to a predetermined voltage value indicating the predetermined oscillation frequency, so that a constant voltage value up to the predetermined voltage value is set as the threshold voltage. Thus, the detection signal MON can be activated by reliably inverting the logic. The output of the logic inversion gate at the first stage is output to the oscillation unit 51 as a detection signal MON after performing waveform shaping, securing drive capability, logic matching, etc. by the two stages of inverter elements INV1 and INV2.

発振部５１では、リングオシレータの最終段のインバータ素子に代えてノア素子ＮＯＲ１が備えられており、発振許可信号であるイネーブル信号ＥＮで制御される。イネーブル信号ＥＮがロー論理レベルとなる発振可能状態では、ノア素子ＮＯＲ１は論理反転ゲートとして機能しリングオシレータが構成されるため、発振部５１内での発振動作が行なわれる。一方、ノア素子ＮＯＲ１の出力はＰＭＯＳトランジスタＴＰ４を介して発振信号ＯＳＣとして出力される。ＰＭＯＳトランジスタＴＰ４は検出信号ＭＯＮにより制御される。検出信号ＭＯＮは、イネーブル信号ＥＮが活性化して制御部４１が起動し発振周波数制御信号ＶＲが所定電圧値に達した段階でロー論理レベルとなり、ＰＭＯＳトランジスタＴＰ４が導通して発振信号ＯＳＣが出力される。イネーブル信号ＥＮの活性化と共に、発振部５１内のリングオシレータが構成され発振動作が開始された後、発振周波数が所定周波数に達した時点で出力信号である発振信号ＯＳＣが出力されるという２段階で発振動作が行なわれる。従って、発振信号ＯＳＣとして安定した所定発振周波数の信号が出力される。   The oscillating unit 51 includes a NOR element NOR1 instead of the inverter element at the final stage of the ring oscillator, and is controlled by an enable signal EN that is an oscillation permission signal. In the oscillation enabling state where the enable signal EN is at a low logic level, the NOR element NOR1 functions as a logic inversion gate and constitutes a ring oscillator, so that an oscillation operation is performed in the oscillation unit 51. On the other hand, the output of the NOR element NOR1 is output as the oscillation signal OSC via the PMOS transistor TP4. The PMOS transistor TP4 is controlled by the detection signal MON. The detection signal MON becomes a low logic level when the enable signal EN is activated, the control unit 41 is activated and the oscillation frequency control signal VR reaches a predetermined voltage value, and the PMOS transistor TP4 is turned on to output the oscillation signal OSC. The Along with the activation of the enable signal EN, after the ring oscillator in the oscillating unit 51 is configured and the oscillation operation is started, the oscillation signal OSC which is an output signal is output when the oscillation frequency reaches a predetermined frequency. Oscillating operation is performed. Therefore, a stable signal having a predetermined oscillation frequency is output as the oscillation signal OSC.

図５に発振動作波形を示す。イネーブル信号ＥＮがロー論理レベルに遷移すると、制御部４１が起動すると共に発振部５１においてリングオシレータが構成されて発振動作が開始される。制御部４１の起動により、発振周波数制御信号ＶＲは接地電圧ＶＳＳから所定電圧値にまで徐々に上昇するが、この過渡期間（図５中、Ｘ１）においては所定電圧値より低電圧であるため、リングオシレータへの制御電流ＩＣは安定状態に比して多大となる。そのため、リングオシレータは高周波数で発振する（ノードＮ１）。しかし検出信号ＭＯＮは非活性でありＰＭＯＳトランジスタＴＰ４は非導通状態にあるので、発振信号ＯＳＣに高周波数の発振信号が出力されることはない。その後、検出部１１により発振周波数制御信号ＶＲが所定電圧値に達したことが検出されて検出信号ＭＯＮが反転する。その時点でＰＭＯＳトランジスタＴＰ４が導通して、所定発振周波数に安定して発振しているリングオシレータの発振信号が発振信号ＯＳＣとして出力される。   FIG. 5 shows an oscillation operation waveform. When the enable signal EN transitions to the low logic level, the control unit 41 is activated and a ring oscillator is configured in the oscillation unit 51 to start an oscillation operation. The oscillation frequency control signal VR gradually rises from the ground voltage VSS to a predetermined voltage value by the activation of the control unit 41. However, since the voltage is lower than the predetermined voltage value in this transient period (X1 in FIG. 5), The control current IC to the ring oscillator is large compared to the stable state. Therefore, the ring oscillator oscillates at a high frequency (node N1). However, since the detection signal MON is inactive and the PMOS transistor TP4 is in a non-conductive state, a high-frequency oscillation signal is not output as the oscillation signal OSC. Thereafter, the detection unit 11 detects that the oscillation frequency control signal VR has reached a predetermined voltage value, and the detection signal MON is inverted. At that time, the PMOS transistor TP4 becomes conductive, and the oscillation signal of the ring oscillator that oscillates stably at a predetermined oscillation frequency is output as the oscillation signal OSC.

図６は第２実施形態のオシレータ回路である。第１実施形態の制御部４１に代えて、従来技術の第３具体例における制御部４４に備えられているスイッチ素子Ｓ１０２をＮＭＯＳトランジスタＴＮ２で置き換えた構成の制御部４２を備えている。また、第１実施形態の発振部５１におけるＰＭＯＳトランジスタＴＰ４を外し、イネーブル信号ＥＮと検出信号ＭＯＮとが入力されるノア素子ＮＯＲ２とインバータ素子ＩＮＶ３を介して、発振開始信号ＯＮがノア素子ＮＯＲ１に入力されている。発振信号ＯＳＣはノア素子ＮＯＲ１から出力される構成である。   FIG. 6 shows an oscillator circuit according to the second embodiment. Instead of the control unit 41 of the first embodiment, a control unit 42 having a configuration in which the switch element S102 provided in the control unit 44 in the third specific example of the prior art is replaced with an NMOS transistor TN2 is provided. Also, the PMOS transistor TP4 in the oscillation unit 51 of the first embodiment is removed, and the oscillation start signal ON is input to the NOR element NOR1 via the NOR element NOR2 and the inverter element INV3 to which the enable signal EN and the detection signal MON are input. Has been. The oscillation signal OSC is output from the NOR element NOR1.

検出部１２は、第１実施形態の検出部１１におけるインバータ素子ＩＮＶ２を外した構成であり、ローアクティブの検出信号ＭＯＮを出力する構成である。検出部１２の初段には、検出部１１の初段と同様な論理反転ゲートが備えられている。制御部４２の起動に伴い、発振周波数制御信号ＶＲは高い電圧レベルから所定発振周波数を指示する所定電圧値まで下降していくので、所定電圧値に至るまでの所定の電圧値を閾値電圧として設定しておくことにより確実に論理反転させて検出信号ＭＯＮを活性化させることができる。制御部４２の構成が第１実施形態の制御部４１とは反転した極性を有して動作するので、これに合わせて検出部１２のインバータ素子の構成が第１実施形態の検出部１１に比して１段少ない構成となっている。   The detection unit 12 has a configuration in which the inverter element INV2 in the detection unit 11 of the first embodiment is removed, and a configuration that outputs a low-active detection signal MON. The first stage of the detection unit 12 is provided with a logic inversion gate similar to the first stage of the detection unit 11. As the control unit 42 is activated, the oscillation frequency control signal VR decreases from a high voltage level to a predetermined voltage value indicating the predetermined oscillation frequency, so that the predetermined voltage value up to the predetermined voltage value is set as the threshold voltage. Thus, the detection signal MON can be activated by reliably inverting the logic. Since the configuration of the control unit 42 operates with the polarity reversed from that of the control unit 41 of the first embodiment, the configuration of the inverter element of the detection unit 12 is compared with that of the detection unit 11 of the first embodiment. Thus, the configuration is reduced by one step.

図７に発振動作波形を示す。イネーブル信号ＥＮがロー論理レベルに遷移すると、制御部４２が起動して発振周波数制御信号ＶＲは電源電圧ＶＤＤからＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐだけ降下した高電圧レベル（ＶＤＤ−Ｖｔｈｐ）から所定電圧値にまで徐々に下降するが、この過渡期間（図７中、Ｘ２）においては所定電圧値より高電圧であるため、リングオシレータへの制御電流ＩＣは安定状態に比して少ない。その時の検出部初段は反転していないので、検出信号ＭＯＮはハイ論理レベルを維持しており、ノア素子ＮＯＲ２を介して発振信号ＯＳＣをローレベルに固定している。即ち、リングオシレータにおける発振動作を停止すると共に発振信号ＯＳＣもローレベルに固定している。その後、検出部１２により発振周波数制御信号ＶＲが所定電圧値に達したことが検出されて検出信号ＭＯＮがロー論理レベルに反転する。その時点でノア素子ＮＯＲ２の入力信号は共にロー論理レベルとなり出力がハイ論理レベルに反転して、ノア素子ＮＯＲ１を論理反転ゲートとして機能させリングオシレータでの発振動作を開始させる。この発振動作は同時に発振信号ＯＳＣからも出力される。この時点では、発振周波数制御信号ＶＲが所定電圧値に達しているので、発振動作は所定発振周波数に安定して行なわれることとなり、安定した発振出力が発振信号ＯＳＣとして出力される。   FIG. 7 shows an oscillation operation waveform. When the enable signal EN transitions to the low logic level, the control unit 42 is activated and the oscillation frequency control signal VR changes from the high voltage level (VDD−Vthp), which is a drop in the threshold voltage Vthp of the PMOS transistor from the power supply voltage VDD to a predetermined voltage value. However, in this transition period (X2 in FIG. 7), since the voltage is higher than the predetermined voltage value, the control current IC to the ring oscillator is small compared to the stable state. Since the first stage of the detection unit at that time is not inverted, the detection signal MON maintains the high logic level, and the oscillation signal OSC is fixed to the low level via the NOR element NOR2. That is, the oscillation operation in the ring oscillator is stopped and the oscillation signal OSC is also fixed at a low level. Thereafter, the detection unit 12 detects that the oscillation frequency control signal VR has reached a predetermined voltage value, and the detection signal MON is inverted to a low logic level. At that time, the input signals of the NOR element NOR2 both become a low logic level, the output is inverted to a high logic level, and the NOR element NOR1 functions as a logic inversion gate to start an oscillation operation in the ring oscillator. This oscillation operation is simultaneously output from the oscillation signal OSC. At this time, since the oscillation frequency control signal VR has reached the predetermined voltage value, the oscillation operation is stably performed at the predetermined oscillation frequency, and a stable oscillation output is output as the oscillation signal OSC.

以上に説明したように、第１及び第２実施形態によれば、検出部１１、１２の検出結果である検出信号ＭＯＮに応じて、発振周波数制御信号ＶＲで設定される所望の発振周波数で発振動作を行なわせることができる。発振許可信号であるイネーブル信号ＥＮにより動作を開始する制御部４１、４２からの発振周波数制御信号ＶＲが安定しない過渡期間（図５中、Ｘ１、図７中、Ｘ２）においても、不安定な発振動作をすることがなく安定した発振周波数で発振させることができる。   As described above, according to the first and second embodiments, oscillation is performed at a desired oscillation frequency set by the oscillation frequency control signal VR according to the detection signal MON that is the detection result of the detection units 11 and 12. The operation can be performed. Even in a transient period (X1 in FIG. 5, X2 in FIG. 7) in which the oscillation frequency control signal VR from the control units 41 and 42 that start operation by an enable signal EN that is an oscillation enable signal is not stable, unstable oscillation It is possible to oscillate at a stable oscillation frequency without operation.

また、検出部１１、１２の初段回路において、発振周波数制御信号ＶＲの信号値を所定周波数に対応する信号値と比較して、発振部５１、５２における発振周波数を所定周波数とすることができる。   In the first stage circuits of the detection units 11 and 12, the oscillation frequency in the oscillation units 51 and 52 can be set to a predetermined frequency by comparing the signal value of the oscillation frequency control signal VR with a signal value corresponding to the predetermined frequency.

アナログ電圧値である発振周波数制御信号ＶＲを、所定発振周波数に対応する信号値を閾値電圧とする、検出部１１、１２の初段回路の論理反転ゲートで検出することができる。検出信号ＭＯＮをディジタル信号として取り出すことができ、後段の発振部５１、５２での発振開始等の処理をディジタル信号により行なうことができる。これにより小規模な回路で低消費電流動作により高速な処理を行なうことができる。   The oscillation frequency control signal VR, which is an analog voltage value, can be detected by the logic inversion gates of the first stage circuits of the detection units 11 and 12 using the signal value corresponding to the predetermined oscillation frequency as a threshold voltage. The detection signal MON can be extracted as a digital signal, and processing such as oscillation start in the subsequent oscillating units 51 and 52 can be performed by the digital signal. As a result, a small-scale circuit can perform high-speed processing with low current consumption operation.

また、発振部５１のノア素子ＮＯＲ１、発振部５２のノア素子ＮＯＲ２が、信号合成部として機能することにより、発振許可信号であるイネーブル信号ＥＮと検出信号ＭＯＮとが論理合成されて出力されるので、両信号が共にロー論理レベルにあることを検出した上で、作動制御手段であるリングオシレータの最終段を構成するノア素子ＮＯＲ１を制御することができる。   Since the NOR element NOR1 of the oscillating unit 51 and the NOR element NOR2 of the oscillating unit 52 function as a signal synthesis unit, the enable signal EN and the detection signal MON, which are oscillation permission signals, are logically synthesized and output. After detecting that both signals are at the low logic level, the NOR element NOR1 constituting the final stage of the ring oscillator as the operation control means can be controlled.

図８乃至１０に示す第３乃至第５実施形態は、第２原理図（図２）に対する実施形態である。図８の第３実施形態ではクランプ部２１を示している。検出部１１又は１２に入力される発振周波数制御信号ＶＲと、所定電圧Ｖとの間にＮＭＯＳトランジスタＴＮ３が備えられており、イネーブル信号ＥＮで制御されている。ここでは、イネーブル信号ＥＮはローアクティブな信号である場合を例示している。即ち、イネーブル信号ＥＮがロー論理レベルとなり発振可能状態にあるときは、ＮＭＯＳトランジスタＴＮ３は非導通となり、制御部で生成される発振周波数制御信号ＶＲが検出部１１又は１２に入力され検出動作が行なわれる。イネーブル信号ＥＮがハイ論理レベルとなり発振不可状態にあるときは、ＮＭＯＳトランジスタＴＮ３が導通して、発振周波数制御信号ＶＲを所定電圧Ｖにクランプされる。ここで所定電圧Ｖは、検出部１１又は１２の初段回路における論理反転前の電圧に設定されているので、検出信号ＭＯＮが出力されることはない。具体的には、発振不可状態で発振周波数制御信号ＶＲが接地電圧ＶＳＳになる第１実施形態に対しては、所定電圧Ｖを接地電圧ＶＳＳに設定し、発振不可状態で発振周波数制御信号ＶＲが（ＶＤＤ−Ｖｔｈｐ）の高い電圧になる第２実施形態に対しては、所定電圧（ＶＤＤ−Ｖｔｈｐ）又はそれ以上の電圧に設定すればよい。   The third to fifth embodiments shown in FIGS. 8 to 10 are embodiments corresponding to the second principle diagram (FIG. 2). In the third embodiment of FIG. 8, the clamp portion 21 is shown. An NMOS transistor TN3 is provided between the oscillation frequency control signal VR input to the detection unit 11 or 12 and the predetermined voltage V, and is controlled by an enable signal EN. Here, the case where the enable signal EN is a low active signal is illustrated. That is, when the enable signal EN is at a low logic level and is in an oscillating state, the NMOS transistor TN3 is turned off, and the oscillation frequency control signal VR generated by the control unit is input to the detection unit 11 or 12, and the detection operation is performed. It is. When the enable signal EN is at a high logic level and oscillation is disabled, the NMOS transistor TN3 is turned on and the oscillation frequency control signal VR is clamped to the predetermined voltage V. Here, since the predetermined voltage V is set to a voltage before the logic inversion in the first stage circuit of the detection unit 11 or 12, the detection signal MON is not output. Specifically, for the first embodiment in which the oscillation frequency control signal VR becomes the ground voltage VSS in the oscillation disabled state, the predetermined voltage V is set to the ground voltage VSS, and the oscillation frequency control signal VR is set in the oscillation disabled state. What is necessary is just to set to the predetermined voltage (VDD-Vthp) or more voltage with respect to 2nd Embodiment used as the high voltage of (VDD-Vthp).

図９の第４実施形態ではクランプ部２２を示している。第３実施形態のクランプ部２１に加えて、発振不可状態において、検出部１１又は１２の入力端子と発振周波数制御信号ＶＲを出力する制御部の出力端子とを遮断するトランスファゲートＴ１を備えている。トランスファゲートＴ１のＰＭＯＳトランジスタのゲート端子にはローアクティブのイネーブル信号ＥＮが入力され、ＮＭＯＳトランジスタのゲート端子にはイネーブル信号ＥＮがインバータ素子ＩＮＶ４で反転されて入力される。イネーブル信号ＥＮがロー論理レベルとなり発振可能状態にあるときは、ＮＭＯＳトランジスタＴＮ３が非導通となると共に、トランスファゲートＴ１が導通して発振周波数制御信号ＶＲが検出部１１又は１２に入力され検出動作が行なわれる。イネーブル信号ＥＮがハイ論理レベルとなり発振不可状態にあるときは、ＮＭＯＳトランジスタＴＮ３が導通すると共に、トランスファゲートＴ１が非導通となって検出部１１又は１２の入力端子が所定電圧Ｖにクランプされる。   In the fourth embodiment of FIG. 9, the clamp portion 22 is shown. In addition to the clamp unit 21 of the third embodiment, a transfer gate T1 that cuts off the input terminal of the detection unit 11 or 12 and the output terminal of the control unit that outputs the oscillation frequency control signal VR in the oscillation disabled state is provided. . The low active enable signal EN is input to the gate terminal of the PMOS transistor of the transfer gate T1, and the enable signal EN is inverted and input to the gate terminal of the NMOS transistor by the inverter element INV4. When the enable signal EN is at a low logic level and oscillation is possible, the NMOS transistor TN3 is non-conductive, the transfer gate T1 is conductive and the oscillation frequency control signal VR is input to the detection unit 11 or 12, and the detection operation is performed. Done. When the enable signal EN is at a high logic level and oscillation is not possible, the NMOS transistor TN3 is turned on, the transfer gate T1 is turned off, and the input terminal of the detector 11 or 12 is clamped to the predetermined voltage V.

図１０の第５実施形態は、検出部１３を示している。検出部１３は、イネーブル信号ＥＮに応じて活性・非活性が切り替えられる回路構成である。第１実施形態の検出部１１の初段回路にＮＭＯＳトランジスタＴＮ４を付加した構成である。ＮＭＯＳトランジスタＴＮ４は、ＮＭＯＳトランジスタＴＮ１と初段回路の出力端子との間に接続され、ゲート端子にはイネーブル信号ＥＮがインバータ素子ＩＮＶ５で反転されて入力されている。イネーブル信号ＥＮがロー論理レベルとなり発振可能状態にあるときは、ＮＭＯＳトランジスタＴＮ４が導通して初段回路が活性化されるため検出動作が行なわれる。イネーブル信号ＥＮがハイ論理レベルとなり発振不可状態にあるときは、ＮＭＯＳトランジスタＴＮ４が非導通となり、初段回路の出力端子は電源電圧ＶＤＤに固定され検出動作は行なわれない。   The fifth embodiment of FIG. 10 shows the detection unit 13. The detection unit 13 has a circuit configuration in which activation / deactivation is switched according to the enable signal EN. This is a configuration in which an NMOS transistor TN4 is added to the first stage circuit of the detection unit 11 of the first embodiment. The NMOS transistor TN4 is connected between the NMOS transistor TN1 and the output terminal of the first stage circuit, and the enable signal EN is inverted and input to the gate terminal by the inverter element INV5. When the enable signal EN is at a low logic level and is in an oscillating state, the NMOS transistor TN4 is turned on and the first stage circuit is activated, so that a detection operation is performed. When the enable signal EN is at a high logic level and oscillation is disabled, the NMOS transistor TN4 is turned off, the output terminal of the first stage circuit is fixed at the power supply voltage VDD, and no detection operation is performed.

尚、第５実施形態の検出部１３では、検出部１１に対応する回路構成を例示したが、第２実施形態の検出部１２に対応する回路構成とすることもできる。この場合には、検出部１３におけるＮＭＯＳトランジスタＴＮ４に代えて、ＰＭＯＳトランジスタＴＰ２と初段回路の出力端子との間にＰＭＯＳトランジスタを挿入し、ゲート端子にはイネーブル信号ＥＮを入力すればよい。イネーブル信号ＥＮがロー論理レベルとなり発振可能状態にあるときは、新たに接続されたＰＭＯＳトランジスタが導通して検出動作が行なわれる。イネーブル信号ＥＮがハイ論理レベルとなり発振不可状態にあるときは、新たに接続されたＰＭＯＳトランジスタが非導通となり、初段回路の出力端子は接地電圧ＶＳＳに固定され検出動作は行なわれない。   In addition, in the detection part 13 of 5th Embodiment, although the circuit structure corresponding to the detection part 11 was illustrated, it can also be set as the circuit structure corresponding to the detection part 12 of 2nd Embodiment. In this case, instead of the NMOS transistor TN4 in the detection unit 13, a PMOS transistor may be inserted between the PMOS transistor TP2 and the output terminal of the first stage circuit, and the enable signal EN may be input to the gate terminal. When the enable signal EN is at a low logic level and is in an oscillating state, the newly connected PMOS transistor is turned on and a detection operation is performed. When the enable signal EN is at a high logic level and oscillation is disabled, the newly connected PMOS transistor becomes non-conductive, the output terminal of the first stage circuit is fixed at the ground voltage VSS, and no detection operation is performed.

以上に説明したように、第３、第４実施形態によれば、発振周波数制御信号ＶＲを所定発振周波数に対応する信号値以外の信号値に維持しておくことができ、検出部１１又は１２での検出動作を停止させることができ、発振出力を止めておくことができる。   As described above, according to the third and fourth embodiments, the oscillation frequency control signal VR can be maintained at a signal value other than the signal value corresponding to the predetermined oscillation frequency. The detection operation can be stopped and the oscillation output can be stopped.

また、このときの所定クランプ値は、第１実施形態の構成の場合には接地電圧ＶＳＳとし、第２実施形態の構成の場合には電源電圧ＶＤＤ等の（ＶＤＤ−Ｖｔｈｐ）より高い電圧レベルとしておけば、確実に検出部１１又は１２での検出動作を停止させることができ、発振出力を止めておくことができる。   Further, the predetermined clamp value at this time is the ground voltage VSS in the case of the configuration of the first embodiment, and is set to a voltage level higher than (VDD−Vthp) such as the power supply voltage VDD in the case of the configuration of the second embodiment. If so, the detection operation in the detection unit 11 or 12 can be stopped reliably, and the oscillation output can be stopped.

また、第５実施形態によれば、イネーブル信号ＥＮにより、検出部１３自体の回路動作を非活性とすることができるので、発振不可状態において不要な電流消費を低減することができる。   Further, according to the fifth embodiment, since the circuit operation of the detection unit 13 itself can be deactivated by the enable signal EN, unnecessary current consumption can be reduced in the oscillation disabled state.

図１１に示すオシレータ回路は、第３原理図（図３）に対する第６実施形態のオシレータ回路である。第２実施形態のオシレータ回路における検出部１２に代えて遅延部３１を備えている。また、発振部５３では、発振部５２における２入力のノア素子ＮＯＲ２に代えて３入力のノア素子ＮＯＲ３を備えている。ノア素子ＮＯＲ３の各入力端子には、イネーブル信号ＥＮが直接入力されている他、遅延部３１の第１遅延部Ｄ１からの遅延信号、及び遅延部３１の第２遅延部Ｄ２からの遅延信号が各々入力されている。   The oscillator circuit shown in FIG. 11 is the oscillator circuit of the sixth embodiment corresponding to the third principle diagram (FIG. 3). A delay unit 31 is provided instead of the detection unit 12 in the oscillator circuit of the second embodiment. The oscillation unit 53 includes a 3-input NOR element NOR3 instead of the 2-input NOR element NOR2 in the oscillation unit 52. The enable signal EN is directly input to each input terminal of the NOR element NOR3, and the delay signal from the first delay unit D1 of the delay unit 31 and the delay signal from the second delay unit D2 of the delay unit 31 are also input. Each is entered.

第１遅延部Ｄ１は、偶数段のインバータ素子（図１１は、４段の場合を例示。）が直列に接続されて構成されている。第２遅延部Ｄ２は、イネーブル信号ＥＮがロー論理レベルに遷移した後、所定遅延時間を計時する遅延回路を構成している。イネーブル信号ＥＮはインバータ素子で反転されてナンド素子ＮＡ１の各々の入力端子に入力される。一方の入力端子には直接入力され、他方の入力端子には、インバータ素子やＣＲ遅延素子等で構成される遅延ユニットτを介して所定遅延時間の遅延を受けた信号が入力される。これにより、ナンド素子ＮＡ１の出力端子にはイネーブル信号ＥＮの反転信号の立ち上がりエッジに対して遅延した信号が出力される。この遅延信号がインバータ素子で反転されることにより、イネーブル信号ＥＮの反転信号の立ち上がりエッジから遅延ユニットτで設定されている所定遅延時間のパルス幅を有するハイ論理レベルのパルス信号が遅延信号Ｄとして得られる。ここで、イネーブル信号ＥＮの反転信号の立ち上がりエッジとは、イネーブル信号ＥＮのロー論理レベルへの立ち下がりエッジであり発振開始のタイミングに対応する。   The first delay unit D1 is configured by connecting even-numbered inverter elements (FIG. 11 illustrates the case of four stages) in series. The second delay unit D2 constitutes a delay circuit that measures a predetermined delay time after the enable signal EN transitions to a low logic level. The enable signal EN is inverted by the inverter element and input to each input terminal of the NAND element NA1. A signal that has been delayed by a predetermined delay time is input to one input terminal via a delay unit τ composed of an inverter element, a CR delay element, and the like. As a result, a signal delayed with respect to the rising edge of the inverted signal of the enable signal EN is output to the output terminal of the NAND element NA1. When this delay signal is inverted by the inverter element, a high logic level pulse signal having a pulse width of a predetermined delay time set by the delay unit τ from the rising edge of the inverted signal of the enable signal EN is used as the delay signal D. can get. Here, the rising edge of the inverted signal of the enable signal EN is the falling edge of the enable signal EN to the low logic level and corresponds to the timing of starting oscillation.

尚、イネーブル信号ＥＮがロー論理レベルに遷移してから遅延信号Ｄがハイ論理レベルにセットされるまでの間には回路上の遅延時間が存在するので、発振部５３のインバータ素子ＩＮＶ３から出力される発振開始信号ＯＮにロー論理レベルのハザードが発生する可能性がある。第１遅延部Ｄ１はこの対策として備えられている。即ち、第１遅延部Ｄ１による遅延信号により、イネーブル信号ＥＮのロー論理レベルへの遷移からの回路上の遅延時間の間に、ノア素子ＮＯＲ３の少なくとも１つの入力端子にハイ論理レベルが入力されていることとなり、ハザードを防止することができる。   Since there is a delay time on the circuit after the enable signal EN transitions to the low logic level and before the delay signal D is set to the high logic level, it is output from the inverter element INV3 of the oscillation unit 53. There is a possibility that a low logic level hazard may occur in the oscillation start signal ON. The first delay unit D1 is provided as a countermeasure. That is, a high logic level is input to at least one input terminal of the NOR element NOR3 during the delay time on the circuit from the transition of the enable signal EN to the low logic level by the delay signal from the first delay unit D1. As a result, hazards can be prevented.

図１２に発振動作開始時の動作波形を示す。イネーブル信号ＥＮがロー論理レベルに遷移すると、制御部４２が起動して発振周波数制御信号ＶＲは高電圧レベル（ＶＤＤ−Ｖｔｈｐ）から所定電圧値にまで徐々に下降する。しかしながらこの過渡期間（図１２中、Ｘ２）は、発振周波数制御信号ＶＲが所定電圧値より高電圧であるため、リングオシレータへの制御電流ＩＣは安定状態に比して少ない。そこでこの期間の発振動作を止めておくために、遅延部３１において、第１遅延部Ｄ１の遅延時間に引き続いて第２遅延部Ｄ２によりハイ論理レベルの遅延信号Ｄを出力する。これにより、発振部５３のノア素子ＮＯＲ３のうち少なくとも１つの入力端子はハイ論理レベルに維持されることとなり、発振開始信号ＯＮはハイ論理レベルに維持される。そのため、発振部５３のリングオシレータが動作することはない。この期間は、第２遅延部Ｄ２の遅延ユニットτで設定される所定遅延時間の間、遅延信号Ｄがハイ論理レベルに維持されることにより継続する。所定遅延時間の後、遅延信号Ｄがロー論理レベルに反転すると、ノア素子ＮＯＲ３の他の入力端子に入力されている信号もロー論理レベルであるので、発振開始信号ＯＮがロー論理レベルに反転して発振部５３における発振動作が開始され、発振信号ＯＳＣが出力される。所定遅延時間を発振周波数制御信号ＶＲが所定電圧値に達する時点以降に設定しておけば、発振動作は安定した所定発振周波数で行なわれることとなり、安定した発振出力として発振信号ＯＳＣが出力される。   FIG. 12 shows an operation waveform at the start of the oscillation operation. When the enable signal EN transitions to the low logic level, the control unit 42 is activated and the oscillation frequency control signal VR gradually decreases from the high voltage level (VDD−Vthp) to a predetermined voltage value. However, during this transient period (X2 in FIG. 12), since the oscillation frequency control signal VR is higher than the predetermined voltage value, the control current IC to the ring oscillator is small compared to the stable state. Therefore, in order to stop the oscillation operation during this period, the delay unit 31 outputs the delay signal D having a high logic level by the second delay unit D2 following the delay time of the first delay unit D1. As a result, at least one input terminal of the NOR element NOR3 of the oscillation unit 53 is maintained at a high logic level, and the oscillation start signal ON is maintained at a high logic level. Therefore, the ring oscillator of the oscillating unit 53 does not operate. This period is continued by maintaining the delay signal D at a high logic level for a predetermined delay time set by the delay unit τ of the second delay unit D2. After the predetermined delay time, when the delay signal D is inverted to the low logic level, the signal input to the other input terminal of the NOR element NOR3 is also at the low logic level, so the oscillation start signal ON is inverted to the low logic level. Thus, the oscillation operation in the oscillation unit 53 is started, and the oscillation signal OSC is output. If the predetermined delay time is set after the time when the oscillation frequency control signal VR reaches the predetermined voltage value, the oscillation operation is performed at a stable predetermined oscillation frequency, and the oscillation signal OSC is output as a stable oscillation output. .

以上に説明したように、第６実施形態によれば、発振許可信号であるイネーブル信号ＥＮにより動作を開始する制御部４２からの発振周波数制御信号ＶＲの信号値が、安定する時間を所定遅延時間として遅延部３１の第２遅延部Ｄ２に設定することができ、発振周波数制御信号ＶＲが安定して所定発振周波数に対応する信号値に達した時点以後に安定した発振信号ＯＳＣを得ることができる。   As described above, according to the sixth embodiment, the time during which the signal value of the oscillation frequency control signal VR from the control unit 42 that starts the operation in response to the enable signal EN that is the oscillation enable signal is stabilized is a predetermined delay time. Can be set in the second delay unit D2 of the delay unit 31, and a stable oscillation signal OSC can be obtained after the oscillation frequency control signal VR stably reaches a signal value corresponding to a predetermined oscillation frequency. .

また、ここで、第２遅延部Ｄ２における遅延ユニットを構成するＣＲ遅延回路等を、制御部４２における制御電流ＩＣの電流系路等の抵抗成分と、ＰＭＯＳトランジスタＴＰ１、ＴＰ３のゲート容量等の容量成分とで構成されるＣＲ遅延回路構成の時定数と対応させておけば、発振周波数制御信号ＶＲが安定状態に達するまでの時間と同等の時間を遅延部３１により計時することができる。遅延部３１として最適なタイミングで所定遅延時間を計時することができる。   Also, here, the CR delay circuit constituting the delay unit in the second delay unit D2, the resistance component such as the current path of the control current IC in the control unit 42, and the capacitance such as the gate capacitance of the PMOS transistors TP1 and TP3 The delay unit 31 can measure a time equivalent to the time until the oscillation frequency control signal VR reaches a stable state if it corresponds to the time constant of the CR delay circuit configuration composed of components. The predetermined delay time can be measured at an optimal timing as the delay unit 31.

また、以上に説明した第１、第２、及び第６実施形態によれば、発振部５１乃至５３からの発振信号ＯＳＣの出力は、作動制御手段であるノア素子ＮＯＲ１によるリングオシレータの発振動作の作動・停止、又は出力制御手段であるＰＭＯＳトランジスタＴＰ４による発振信号ＯＳＣの出力・停止のいずれの手段によっても制御することができ、これらの２つの手段を共に使用して制御することもできる。   Further, according to the first, second, and sixth embodiments described above, the output of the oscillation signal OSC from the oscillation units 51 to 53 is the result of the oscillation operation of the ring oscillator by the NOR element NOR1 that is the operation control means. It can be controlled by any means of operation / stop, or output / stop of the oscillation signal OSC by the PMOS transistor TP4 which is an output control means, and can be controlled by using these two means together.

また、第１実施形態の発振部５１のように、イネーブル信号ＥＮがノア素子ＮＯＲ１を活性化して発振動作を開始し、検出信号ＭＯＮがＰＭＯＳトランジスタＴＰ４を活性化して発振信号ＯＳＣを出力する２段階の構成とすれば、検出信号ＭＯＮによる発振信号ＯＳＣの出力に対して、イネーブル信号ＥＮによるリングオシレータの発振動作の開始を先行させておくことができ、発振信号ＯＳＣを出力する際に、発振部５１における発振動作を安定化させルことができる。また、この２段階構成は、第２実施形態の発振部５２、第６実施形態の発振部５３にも同様に適用することができる。   Further, as in the oscillation unit 51 of the first embodiment, the enable signal EN activates the NOR element NOR1 to start the oscillation operation, and the detection signal MON activates the PMOS transistor TP4 to output the oscillation signal OSC. With this configuration, it is possible to precede the output of the oscillation signal OSC by the detection signal MON with the start of the oscillation operation of the ring oscillator by the enable signal EN, and when the oscillation signal OSC is output, the oscillation unit The oscillation operation at 51 can be stabilized. This two-stage configuration can be similarly applied to the oscillating unit 52 of the second embodiment and the oscillating unit 53 of the sixth embodiment.

以上に説明したオシレータ回路を、オシレータ回路１００に代えて半導体装置１０００（図１３）や半導体記憶装置２０００（図１４）に備えることにより、半導体装置１０００や半導体記憶装置２０００は、電圧発生回路である昇圧／負電源回路２００においてオシレータ回路から出力される発振信号ＯＳＣに応じた電圧を安定して発生することができる。また、リフレッシュ制御回路３００においてオシレータ回路から出力される発振信号ＯＳＣに応じて安定したリフレッシュ周期で制御することができる。   By providing the oscillator circuit described above in the semiconductor device 1000 (FIG. 13) or the semiconductor memory device 2000 (FIG. 14) instead of the oscillator circuit 100, the semiconductor device 1000 or the semiconductor memory device 2000 is a voltage generation circuit. The booster / negative power supply circuit 200 can stably generate a voltage corresponding to the oscillation signal OSC output from the oscillator circuit. Further, the refresh control circuit 300 can perform control with a stable refresh cycle according to the oscillation signal OSC output from the oscillator circuit.

これにより、イネーブル信号ＥＮにより動作を開始する制御部４１、４２からの発振周波数制御信号ＶＲが安定しない過渡期間に、不安定な発振信号ＯＳＣが昇圧／負電現回路２００やリフレッシュ制御回路３００に出力されることはなく、安定した回路動作をさせることができる。   As a result, an unstable oscillation signal OSC is output to the boost / negative current circuit 200 and the refresh control circuit 300 during a transient period in which the oscillation frequency control signal VR from the control units 41 and 42 that start operation by the enable signal EN is not stable. Thus, stable circuit operation can be performed.

具体的には、不安定な高周波数の発振信号ＯＳＣが出力されることによる、多大な消費電流やこれに伴う電源電圧の電圧降下による誤動作、あるいは過度な電圧発生による半導体装置１０００や半導体記憶装置２０００における信頼性上の問題等が生ずることはない。また、逆に不安定な低周波数の発振信号ＯＳＣが出力されることによる、トランジスタ特性の変動やこれに伴うノイズ耐性の悪化、あるいは半導体記憶装置２０００における記憶データの消失等が生ずることはない。ここで、トランジスタ特性変動やノイズ耐性の悪化とは、ＭＯＳトランジスタにおけるバックゲートバイアス電圧の変動等が考えられる。   Specifically, the semiconductor device 1000 or the semiconductor memory device due to a malfunction due to a large current consumption due to the output of an unstable high-frequency oscillation signal OSC or a voltage drop of the power supply voltage accompanying this, or excessive voltage generation. There will be no reliability problems in 2000. On the other hand, the unstable low-frequency oscillation signal OSC is output, so that there is no change in transistor characteristics, no deterioration in noise resistance associated therewith, or no loss of stored data in the semiconductor memory device 2000. Here, the fluctuation of transistor characteristics and the deterioration of noise resistance can be considered as fluctuation of the back gate bias voltage in the MOS transistor.

尚、本発明は前記第１乃至第６実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態では、電流駆動型のオシレータ回路について例示したが、本発明はこれに限定されるものではなく、図２１に例示した電圧駆動型のオシレータ回路においても同様に適用することができる。
また、電流駆動型、電圧駆動型の何れの方式においても、制御すべき駆動電流や駆動電圧は、高電源電圧側に備える構成とすることも、低電源電圧側に備える構成とすることもできる。更に、高電源電圧側及び低電源電圧側の双方に備える構成とすることもできる。この場合、駆動電流や駆動電圧の挿入位置により制御部の回路構成を適宜変更することは言うまでもない。
また、発振部における発振動作の作動・停止については、第１実施形態において、リングオシレータの動作制御をイネーブル信号ＥＮにより行い、発振信号ＯＳＣの出力制御を検出信号ＭＯＮにより行なう構成を示し、第２及び第６実施形態については、リングオシレータの動作制御を、イネーブル信号ＥＮと、検出信号ＭＯＮあるいは遅延信号Ｄとの論理合成により生成された発振開始信号ＯＮにより行なう場合について例示した。しかしながら、本発明はこれに限定されるものではなく、制御信号と発振動作の作動・停止手段との組み合わせについては例示された組み合わせ以外にも任意に設定することができる。
また、発振周波数制御信号ＶＲにより設定される発振周波数は固定として説明したが、制御部における抵抗素子を可変とする構成とすれば、抵抗値に応じて発振周波数制御信号ＶＲの電圧レベルを可変とすることができ、発振周波数を可変することができる。このとき、可変抵抗としては、抵抗素子を切り替えることのほか、ゲート端子へのバイアスを可変とすることによりＭＯＳトランジスタのオン抵抗を利用することもできる。
また、発振部については、リングオシレータで構成する場合について説明したが、本発明はこれに限定されるものではなく、双安定マルチバイブレータや容量成分への充放電を繰り返す方式等、発振動作を行なう回路構成であれば回路方式にかかわらず適用することができる。 The present invention is not limited to the first to sixth embodiments, and it goes without saying that various improvements and modifications can be made without departing from the spirit of the present invention.
For example, in the present embodiment, the current-driven oscillator circuit is illustrated, but the present invention is not limited to this, and can be similarly applied to the voltage-driven oscillator circuit illustrated in FIG. .
In either the current drive type or the voltage drive type, the drive current and drive voltage to be controlled can be provided on the high power supply voltage side or on the low power supply voltage side. . Furthermore, it can also be set as the structure provided in both the high power supply voltage side and the low power supply voltage side. In this case, it goes without saying that the circuit configuration of the control unit is appropriately changed depending on the insertion position of the drive current or drive voltage.
As for the operation / stop of the oscillating operation in the oscillating unit, the first embodiment shows a configuration in which the operation control of the ring oscillator is performed by the enable signal EN, and the output control of the oscillation signal OSC is performed by the detection signal MON. In the sixth embodiment, the operation of the ring oscillator is controlled by the oscillation start signal ON generated by logic synthesis of the enable signal EN and the detection signal MON or the delay signal D. However, the present invention is not limited to this, and the combination of the control signal and the oscillation operation start / stop means can be arbitrarily set in addition to the illustrated combinations.
Further, although the description has been made assuming that the oscillation frequency set by the oscillation frequency control signal VR is fixed, if the resistance element in the control unit is made variable, the voltage level of the oscillation frequency control signal VR can be made variable according to the resistance value. The oscillation frequency can be varied. At this time, as the variable resistor, in addition to switching the resistance element, the on-resistance of the MOS transistor can be used by changing the bias to the gate terminal.
In addition, the case where the oscillation unit is configured by a ring oscillator has been described, but the present invention is not limited to this, and an oscillation operation such as a bistable multivibrator or a method of repeatedly charging and discharging a capacitive component is performed. Any circuit configuration can be applied regardless of the circuit system.

（付記１） 発振許可信号に応じて発振動作が可能となる発振部と、
前記発振許可信号に応じて発振周波数を制御する発振周波数制御信号を前記発振部に向けて出力する制御部と、
前記発振周波数制御信号を検出し、検出結果に応じて前記発振部を制御する検出信号を出力する検出部とを備えることを特徴とするオシレータ回路。
（付記２） 前記検出部は、
入力される前記発振周波数制御信号の信号値と、所定発振周波数に対応する信号値とを比較する比較部を備えることを特徴とする付記１に記載のオシレータ回路。
（付記３） 前記信号値は、アナログ電圧値であり、
前記比較部は、前記所定発振周波数に対応する信号値を閾値電圧とする論理ゲート素子を含むことを特徴とする付記２に記載のオシレータ回路。
（付記４） 前記検出部は、前記発振許可信号により制御され、発振不可状態において非活性化されることを特徴とする付記１に記載のオシレータ回路。
（付記５） 前記発振許可信号により制御され、発振不可状態において前記発振周波数制御信号を所定クランプ値にクランプするクランプ部を備えることを特徴とする付記１に記載のオシレータ回路。
（付記６） 前記所定クランプ値は、前記発振部を、発振停止状態又は発振信号の出力停止状態に制御する信号値であることを特徴とする付記５に記載のオシレータ回路。
（付記７） 発振許可信号に応じて発振動作が可能となる発振部と、
前記発振許可信号に応じて発振周波数を制御する発振周波数制御信号を前記発振部に向けて出力する制御部と、
前記発振許可信号に対して所定遅延時間を付加した遅延信号を、前記発振部に出力する遅延部とを備えることを特徴とするオシレータ回路。
（付記８） 前記所定遅延時間は、前記発振許可信号に応じて、前記発振周波数制御信号の信号値が所定発振周波数に対応する信号値に達するまでの時間以上の時間であることを特徴とする付記７に記載のオシレータ回路。
（付記９） 前記遅延部は、
前記発振周波数制御信号を生成する回路構成と同等の回路構成を有することを特徴とする付記７に記載のオシレータ回路。
（付記１０） 前記発振部は、
前記発振動作の作動制御手段又は発振信号の出力制御手段のうち少なくとも何れか一方を備え、
前記検出信号又は前記遅延信号による制御は、前記発振許可信号による発振可能状態において前記発振周波数制御信号が所定発振周波数を指示する場合に、前記作動制御手段の活性化による発振動作の開始、又は前記出力制御手段の活性化による前記発振信号の出力のうち少なくとも何れか一方を行なうことを特徴とする付記１又は７に記載のオシレータ回路。
（付記１１） 前記発振部は、
前記発振許可信号と、前記検出信号又は前記遅延信号との信号の合成を行なう信号合成部を備え、
前記信号合成部からの出力信号に応じて、前記作動制御手段又は前記出力制御手段のうち少なくとも何れか一方の活性化を行なうことを特徴とする付記１０に記載のオシレータ回路。
（付記１２） 前記発振部は、
前記発振許可信号により前記作動制御手段が活性化され、
前記検出信号又は前記遅延信号により前記出力制御手段が活性化されることを特徴とする付記１０に記載のオシレータ回路。
（付記１３） 前記発振部は、駆動電源電流により発振周波数が制御され、
前記発振周波数制御信号は、前記駆動電源電流であるか、又は、
前記駆動電源電流を供給するための定電流源を制御する電流信号又は電圧信号であることを特徴とする付記１又は７に記載のオシレータ回路。
（付記１４） 前記発振部は、駆動電源電圧により発振周波数が制御され、
前記発振周波数制御信号は、前記駆動電源電圧であるか、又は、
前記駆動電源電圧を供給するための定電圧源を制御する電流信号又は電圧信号であることを特徴とする付記１又は７に記載のオシレータ回路。
（付記１５） 付記１又は７に記載のオシレータ回路と、
前記オシレータ回路から出力される発振信号に応じた電圧を発生する電圧発生回路とを備えることを特徴とする半導体装置。
（付記１６） 前記電圧発生回路は、昇圧回路であり、前記発振信号に応じた昇圧電圧を発生することを特徴とする付記１５に記載の半導体装置。
（付記１７） 前記電圧発生回路は、負電圧発生回路であり、前記発振信号に応じた負電圧を発生することを特徴とする付記１５に記載の半導体装置。
（付記１８） 付記１又は７に記載のオシレータ回路と、
前記オシレータ回路から出力される発振信号に応じた電圧を発生する電圧発生回路とを備えることを特徴とする半導体記憶装置。
（付記１９） 前記電圧発生回路は、昇圧回路であり、前記発振信号に応じた昇圧電圧を発生することを特徴とする付記１８に記載の半導体記憶装置。
（付記２０） 前記電圧発生回路は、負電圧発生回路であり、前記発振信号に応じた負電圧を発生することを特徴とする付記１８に記載の半導体記憶装置。
（付記２１） 付記１又は７に記載のオシレータ回路と、
前記オシレータ回路から出力される発振信号に応じてリフレッシュ周期を制御するリフレッシュ制御回路とを備えることを特徴とする半導体記憶装置。
（付記２２） 発振許可信号に応じて発振動作が可能となる発振部と、前記発振許可信号に応じて発振周波数を制御する発振周波数制御信号を前記発振部に向けて出力する制御部とを有するオシレータ回路の制御方法であって、
前記発振許可信号による発振可能状態において、前記発振周波数制御信号が所定発振周波数を指示する状態に達した時点以後の所定タイミングで、前記発振部の発振動作の開始、又は前記発振部からの発振信号の出力のうち少なくとも何れか一方を行なうことを特徴とするオシレータ回路の制御方法。
（付記２３） 前記所定タイミングは、前記発振周波数制御信号の信号値と所定発振周波数に対応する信号値との比較により検出されることを特徴とする付記２２に記載のオシレータ回路の制御方法。
（付記２４） 前記発振許可信号による発振不可状態において、前記発振周波数制御信号の信号値と前記所定発振周波数に対応する信号値との比較動作は、非活性化されることを特徴とする付記２３に記載のオシレータ回路の制御方法。
（付記２５） 前記発振許可信号による発振不可状態において、前記発振周波数制御信号は、前記所定発振周波数を指示する状態に達せず非活性な信号値に維持されることを特徴とする付記２３に記載のオシレータ回路の制御方法。
（付記２６） 前記所定タイミングは、前記発振許可信号からの所定遅延時間の経過以後のタイミングとして設定されることを特徴とする付記２２に記載のオシレータ回路の制御方法。
（付記２７） 前記所定遅延時間は、前記発振許可信号に応じて、前記発振周波数制御信号の信号値が所定発振周波数に対応する信号値に達するまでの時間以上の時間であることを特徴とする付記２６に記載のオシレータ回路の制御方法。
（付記２８） 前記発振許可信号による発振可能状態において前記発振部の発振動作を開始し、
前記所定タイミングで前記発振部からの発振信号の出力を行なうことを特徴とする付記２２に記載のオシレータ回路の制御方法。 (Appendix 1) An oscillating unit capable of oscillating according to an oscillation enabling signal;
A control unit that outputs an oscillation frequency control signal for controlling an oscillation frequency according to the oscillation enable signal to the oscillation unit;
An oscillator circuit comprising: a detection unit that detects the oscillation frequency control signal and outputs a detection signal for controlling the oscillation unit according to a detection result.
(Supplementary Note 2) The detection unit includes:
The oscillator circuit according to appendix 1, further comprising a comparison unit that compares a signal value of the inputted oscillation frequency control signal with a signal value corresponding to a predetermined oscillation frequency.
(Supplementary Note 3) The signal value is an analog voltage value,
The oscillator circuit according to appendix 2, wherein the comparison unit includes a logic gate element having a signal value corresponding to the predetermined oscillation frequency as a threshold voltage.
(Supplementary note 4) The oscillator circuit according to supplementary note 1, wherein the detection unit is controlled by the oscillation permission signal and is deactivated in an oscillation disabled state.
(Supplementary Note 5) The oscillator circuit according to Supplementary Note 1, further comprising a clamp unit that is controlled by the oscillation permission signal and clamps the oscillation frequency control signal to a predetermined clamp value when oscillation is not possible.
(Additional remark 6) The said predetermined clamp value is a signal value which controls the said oscillation part to an oscillation stop state or the output stop state of an oscillation signal, The oscillator circuit of Additional note 5 characterized by the above-mentioned.
(Appendix 7) An oscillation unit that can oscillate according to an oscillation enable signal;
A control unit that outputs an oscillation frequency control signal for controlling an oscillation frequency according to the oscillation enable signal to the oscillation unit;
An oscillator circuit comprising: a delay unit that outputs a delay signal obtained by adding a predetermined delay time to the oscillation enable signal to the oscillation unit.
(Additional remark 8) The said predetermined delay time is time more than time until the signal value of the said oscillation frequency control signal reaches the signal value corresponding to a predetermined oscillation frequency according to the said oscillation permission signal, It is characterized by the above-mentioned. The oscillator circuit according to appendix 7.
(Supplementary Note 9) The delay unit is
The oscillator circuit according to appendix 7, wherein the oscillator circuit has a circuit configuration equivalent to a circuit configuration for generating the oscillation frequency control signal.
(Supplementary Note 10) The oscillation unit is
Comprising at least one of the oscillation operation control means or the oscillation signal output control means,
The control by the detection signal or the delay signal is the start of the oscillation operation by the activation of the operation control means when the oscillation frequency control signal indicates a predetermined oscillation frequency in the oscillation enabled state by the oscillation permission signal, or 8. The oscillator circuit according to appendix 1 or 7, wherein at least one of outputs of the oscillation signal by activation of the output control means is performed.
(Additional remark 11)
A signal synthesis unit for synthesizing the oscillation enable signal and the detection signal or the delayed signal;
The oscillator circuit according to appendix 10, wherein at least one of the operation control unit and the output control unit is activated in accordance with an output signal from the signal synthesis unit.
(Supplementary note 12)
The operation control means is activated by the oscillation permission signal,
The oscillator circuit according to appendix 10, wherein the output control means is activated by the detection signal or the delay signal.
(Supplementary Note 13) The oscillation frequency of the oscillation unit is controlled by a drive power supply current.
The oscillation frequency control signal is the drive power supply current, or
The oscillator circuit according to appendix 1 or 7, wherein the oscillator circuit is a current signal or a voltage signal for controlling a constant current source for supplying the driving power supply current.
(Supplementary Note 14) The oscillation frequency of the oscillation unit is controlled by a drive power supply voltage.
The oscillation frequency control signal is the drive power supply voltage, or
The oscillator circuit according to appendix 1 or 7, wherein the oscillator circuit is a current signal or a voltage signal for controlling a constant voltage source for supplying the driving power supply voltage.
(Supplementary Note 15) The oscillator circuit according to Supplementary Note 1 or 7,
A semiconductor device comprising: a voltage generation circuit that generates a voltage corresponding to an oscillation signal output from the oscillator circuit.
(Supplementary note 16) The semiconductor device according to supplementary note 15, wherein the voltage generation circuit is a booster circuit and generates a boosted voltage corresponding to the oscillation signal.
(Supplementary note 17) The semiconductor device according to supplementary note 15, wherein the voltage generation circuit is a negative voltage generation circuit and generates a negative voltage corresponding to the oscillation signal.
(Supplementary Note 18) The oscillator circuit according to Supplementary Note 1 or 7,
A semiconductor memory device comprising: a voltage generation circuit that generates a voltage corresponding to an oscillation signal output from the oscillator circuit.
(Supplementary note 19) The semiconductor memory device according to supplementary note 18, wherein the voltage generation circuit is a booster circuit and generates a boosted voltage corresponding to the oscillation signal.
(Supplementary note 20) The semiconductor memory device according to supplementary note 18, wherein the voltage generation circuit is a negative voltage generation circuit and generates a negative voltage corresponding to the oscillation signal.
(Supplementary Note 21) The oscillator circuit according to Supplementary Note 1 or 7,
A semiconductor memory device comprising: a refresh control circuit that controls a refresh cycle in accordance with an oscillation signal output from the oscillator circuit.
(Additional remark 22) It has an oscillation part which can oscillate according to an oscillation permission signal, and a control part which outputs an oscillation frequency control signal which controls an oscillation frequency according to the oscillation permission signal toward the oscillation part A method of controlling an oscillator circuit,
In the oscillation enabled state by the oscillation enable signal, at the predetermined timing after the oscillation frequency control signal reaches the state indicating the predetermined oscillation frequency, the oscillation operation of the oscillation unit starts or the oscillation signal from the oscillation unit A method for controlling an oscillator circuit, wherein at least one of the outputs is performed.
(Supplementary note 23) The method of controlling an oscillator circuit according to supplementary note 22, wherein the predetermined timing is detected by comparing a signal value of the oscillation frequency control signal with a signal value corresponding to the predetermined oscillation frequency.
(Supplementary note 24) The supplementary note 23 is characterized in that the comparison operation between the signal value of the oscillation frequency control signal and the signal value corresponding to the predetermined oscillation frequency is deactivated in the oscillation disabled state by the oscillation permission signal. A method for controlling the oscillator circuit according to claim 1.
(Supplementary note 25) The supplementary note 23, wherein the oscillation frequency control signal is maintained at an inactive signal value without reaching the state for instructing the predetermined oscillation frequency in the oscillation disabled state by the oscillation permission signal. Control method of the oscillator circuit of the present invention.
(Additional remark 26) The said predetermined timing is set as a timing after progress of the predetermined delay time from the said oscillation permission signal, The control method of the oscillator circuit of Additional remark 22 characterized by the above-mentioned.
(Additional remark 27) The said predetermined delay time is time more than time until the signal value of the said oscillation frequency control signal reaches the signal value corresponding to a predetermined oscillation frequency according to the said oscillation permission signal, It is characterized by the above-mentioned. 27. A method of controlling the oscillator circuit according to appendix 26.
(Supplementary Note 28) In the oscillation enabled state by the oscillation enable signal, the oscillation operation of the oscillation unit is started,
23. The method of controlling an oscillator circuit according to appendix 22, wherein an oscillation signal is output from the oscillating unit at the predetermined timing.

ここで、付記３によれば、アナログ電圧値である発振周波数制御信号を、所定発振周波数に対応する信号値を閾値電圧として調整した論理ゲート素子で検出することができ、検出結果としてディジタル信号を得ることができる。後段の処理をディジタル信号により行なうことができ、小規模な回路で低消費電流動作により高速な処理を行なうことができる。
また、付記４によれば、発振許可信号により検出部の活性・非活性を制御することができるので、発振不可状態において検出部を非活性として、不要な電流消費を低減することができる。
また、付記９によれば、制御部において発振許可信号に応じて発振周波数制御信号を生成する回路構成と同等の回路構成で所定遅延時間を計時する回路を構成しておけば、最適なタイミングで所定遅延時間を構成することができる。
また、付記１１によれば、発振許可信号と、検出信号又は遅延信号とが信号合成部により合成されて出力信号として出力されるので、両信号が所定の状態にあることを検出した上で、作動制御手段又は出力制御手段を制御することができる。 Here, according to Supplementary Note 3, an oscillation frequency control signal that is an analog voltage value can be detected by a logic gate element that is adjusted with a signal value corresponding to a predetermined oscillation frequency as a threshold voltage, and a digital signal is detected as a detection result. Obtainable. Subsequent processing can be performed by a digital signal, and high-speed processing can be performed by a low current consumption operation with a small circuit.
Further, according to Supplementary Note 4, since the activation / deactivation of the detection unit can be controlled by the oscillation permission signal, the detection unit is deactivated in the oscillation disabled state, and unnecessary current consumption can be reduced.
Further, according to Supplementary Note 9, if a circuit for measuring a predetermined delay time is configured with a circuit configuration equivalent to a circuit configuration for generating an oscillation frequency control signal in response to an oscillation enable signal in the control unit, an optimal timing can be obtained. A predetermined delay time can be configured.
Further, according to Supplementary Note 11, since the oscillation permission signal and the detection signal or the delay signal are combined by the signal combining unit and output as an output signal, after detecting that both signals are in a predetermined state, The operation control means or the output control means can be controlled.

本発明の第１原理を示すブロック図である。It is a block diagram which shows the 1st principle of this invention. 本発明の第２原理を示すブロック図である。It is a block diagram which shows the 2nd principle of this invention. 本発明の第３原理を示すブロック図である。It is a block diagram which shows the 3rd principle of this invention. 第１実施形態を示す回路図である（オシレータ回路）。1 is a circuit diagram showing an embodiment (oscillator circuit). FIG. 第１実施形態の動作を示す動作波形図である。It is an operation | movement waveform diagram which shows operation | movement of 1st Embodiment. 第２実施形態を示す回路図である（オシレータ回路）。It is a circuit diagram which shows 2nd Embodiment (oscillator circuit). 第２実施形態の動作を示す動作波形図である。It is an operation | movement waveform diagram which shows operation | movement of 2nd Embodiment. 第３実施形態を示す回路図である（クランプ部）。It is a circuit diagram which shows 3rd Embodiment (clamp part). 第４実施形態を示す回路図である（クランプ部）。It is a circuit diagram which shows 4th Embodiment (clamp part). 第５実施形態を示す回路図である（検出部）。It is a circuit diagram which shows 5th Embodiment (detection part). 第６実施形態を示す回路図である（オシレータ回路）。It is a circuit diagram which shows 6th Embodiment (oscillator circuit). 第６実施形態の動作を示す動作波形図である。It is an operation | movement waveform diagram which shows operation | movement of 6th Embodiment. オシレータ回路を備える半導体装置を示す回路ブロック図である。It is a circuit block diagram which shows a semiconductor device provided with an oscillator circuit. オシレータ回路を備える半導体記憶装置を示す回路ブロック図である。1 is a circuit block diagram illustrating a semiconductor memory device including an oscillator circuit. 従来技術のオシレータ回路を示す回路ブロック図である。It is a circuit block diagram which shows the oscillator circuit of a prior art. 従来技術のオシレータ回路の第１具体例を示す回路図である。It is a circuit diagram which shows the 1st specific example of the oscillator circuit of a prior art. 従来技術のオシレータ回路の第２具体例を示す回路図である。It is a circuit diagram which shows the 2nd specific example of the oscillator circuit of a prior art. 従来技術の第１及び第２具体例の動作を示す動作波形図である。It is an operation | movement waveform diagram which shows operation | movement of the 1st and 2nd specific example of a prior art. 従来技術のオシレータ回路の第３具体例を示す回路図である。It is a circuit diagram which shows the 3rd specific example of the oscillator circuit of a prior art. 従来技術の第３具体例の動作を示す動作波形図である。It is an operation | movement waveform diagram which shows operation | movement of the 3rd specific example of a prior art. 従来技術の電圧制御型オシレータ回路を示す回路図である。It is a circuit diagram which shows the voltage control type | mold oscillator circuit of a prior art.

符号の説明Explanation of symbols

１、１１、１２、１３ 検出部
２、２１、２２ クランプ部
３、３１ 遅延部
４、４１、４２、４３、４４、４５ 制御部
５、５１、５２、５３、５４、５５ 発振部
１０ オシレータ回路（第１原理）
２０ オシレータ回路（第２原理）
３０ オシレータ回路（第３原理）
１００ オシレータ回路（従来技術）
２００ 昇圧／負電源回路
３００ リフレッシュ制御回路
４００、４１０ 内部回路
５００ メモリセル
１０００ 半導体装置
２０００ 半導体記憶装置
Ｄ１ 第１遅延部
Ｄ２ 第２遅延部
Ｄ 遅延信号
ＥＮ イネーブル信号
ＭＯＮ 検出信号
ＯＳＣ 発振信号
ＯＮ 発振開始信号
ＶＲ 発振周波数制御信号 DESCRIPTION OF SYMBOLS 1, 11, 12, 13 Detection part 2, 21, 22 Clamp part 3, 31 Delay part 4, 41, 42, 43, 44, 45 Control part 5, 51, 52, 53, 54, 55 Oscillation part 10 Oscillator circuit (First principle)
20 Oscillator circuit (second principle)
30 Oscillator circuit (third principle)
100 Oscillator circuit (prior art)
200 Booster / Negative Power Supply Circuit 300 Refresh Control Circuit 400, 410 Internal Circuit 500 Memory Cell 1000 Semiconductor Device 2000 Semiconductor Memory Device D1 First Delay Unit D2 Second Delay Unit D Delay Signal EN Enable Signal MON Detection Signal OSC Oscillation Signal ON Oscillation Start Signal VR Oscillation frequency control signal

Claims (11)

発振許可信号に応じて発振動作が制御される発振部と、
前記発振許可信号に応じて起動し、発振周波数を制御する発振周波数制御信号を前記発振部に向けて出力する制御部と、
前記発振許可信号に対して前記発振周波数制御信号が安定する遅延時間を付加した遅延信号を前記発振部に出力して、前記遅延信号に応じて前記発振部の前記発振動作を開始させる遅延部とを備えることを特徴とするオシレータ回路。 An oscillation unit whose oscillation operation is controlled according to the oscillation enable signal;
A control unit that starts in response to the oscillation permission signal and outputs an oscillation frequency control signal that controls an oscillation frequency toward the oscillation unit;
Wherein the oscillation frequency control signal to the oscillation enable signal is output before Symbol oscillation unit delay signal obtained by adding the delay time to stabilize, delay unit to start the oscillation operation of the oscillation portion in response to said delay signal An oscillator circuit comprising: 前記遅延時間は、前記発振許可信号に応じて、前記発振周波数制御信号の信号値が所定発振周波数に対応する信号値に達するまでの時間以上の時間であることを特徴とする請求項１に記載のオシレータ回路。 Before Kioso length of time, in response to said oscillation enable signal, according to claim 1, the signal value of the oscillation frequency control signal is characterized in that it is a time or more time to reach the signal value corresponding to a predetermined oscillation frequency The oscillator circuit described in 1. 前記発振部は、
前記発振動作の作動制御手段又は発振信号の出力制御手段のうち少なくとも何れか一方を備え、
前記遅延信号による制御は、前記発振許可信号による発振可能状態において前記発振周波数制御信号が所定発振周波数を指示する場合に、前記作動制御手段の活性化による発振動作の開始、又は前記出力制御手段の活性化による前記発振信号の出力のうち少なくとも何れか一方を行なうことを特徴とする請求項１に記載のオシレータ回路。 The oscillation unit is
Comprising at least one of the oscillation operation control means or the oscillation signal output control means,
The control by the prior SL delay signal, when the oscillation frequency control signal in the oscillation enabling state by the oscillation enable signal indicates a predetermined oscillation frequency, the start of the oscillation operation by activation of the operation control means, or said output control means The oscillator circuit according to claim 1, wherein at least one of the oscillation signals output by activation of the oscillator signal is performed. 前記発振部は、
前記発振許可信号により前記作動制御手段が活性化され、
前記遅延信号により前記出力制御手段が活性化されることを特徴とする請求項３に記載のオシレータ回路。 The oscillation unit is
The operation control means is activated by the oscillation permission signal,
Oscillator circuit according to claim 3, characterized in that said output control means is activated by the previous SL delay signal. 請求項１に記載のオシレータ回路と、
前記オシレータ回路から出力される発振信号に応じた電圧を発生する電圧発生回路とを備えることを特徴とする半導体装置。 An oscillator circuit according to claim 1;
A semiconductor device comprising: a voltage generation circuit that generates a voltage corresponding to an oscillation signal output from the oscillator circuit. 請求項１に記載のオシレータ回路と、
前記オシレータ回路から出力される発振信号に応じた電圧を発生する電圧発生回路とを備えることを特徴とする半導体記憶装置。 An oscillator circuit according to claim 1;
A semiconductor memory device comprising: a voltage generation circuit that generates a voltage corresponding to an oscillation signal output from the oscillator circuit. 請求項１に記載のオシレータ回路と、
前記オシレータ回路から出力される発振信号に応じてリフレッシュ周期を制御するリフレッシュ制御回路とを備えることを特徴とする半導体記憶装置。 An oscillator circuit according to claim 1;
A semiconductor memory device comprising: a refresh control circuit that controls a refresh cycle in accordance with an oscillation signal output from the oscillator circuit. 発振許可信号に応じて発振状態が制御される発振部と、
前記発振許可信号に応じて起動し、前記発振部の発振周波数を指定する第１信号の第１状態と第２状態との遷移を、前記発振許可信号に応じて制御する制御部と、
前記発振許可信号を遅延させて、前記発振状態を制御する第２信号を生成する第１遅延部とを有し、
前記第１遅延部は、前記発振許可信号に対する前記第２信号の遅延量を、前記第１信号が前記第１状態から前記第２状態へ遷移する期間以上とし、
前記発振器は、前記第２状態において、予め定められた発振周波数となることを特徴とする半導体装置。 An oscillation unit whose oscillation state is controlled according to an oscillation enable signal ;
A control unit that starts in response to the oscillation permission signal and controls a transition between a first state and a second state of a first signal that specifies an oscillation frequency of the oscillation unit in accordance with the oscillation permission signal ;
A first delay unit that delays the oscillation enable signal and generates a second signal that controls the oscillation state;
The first delay unit has a delay amount of the second signal with respect to the oscillation permission signal equal to or longer than a period during which the first signal transitions from the first state to the second state ,
The semiconductor device according to claim 1, wherein the oscillator has a predetermined oscillation frequency in the second state . 発振許可信号に応じて発振状態が制御される発振部と、
前記発振許可信号に応じて起動し、前記発振部の発振周波数を指定する第１信号の第１状態と第２状態との遷移を、前記発振許可信号に応じて制御する制御部と、
前記発振許可信号を遅延させて、前記発振状態を制御する第２信号を生成する第１遅延部とを有し、
前記第１遅延部は、前記第１信号が前記第１状態から前記第２状態に遷移している期間において前記第２信号が前記発振器を前記発振状態にしないようにし、前記第１信号が前記第２状態において前記第２信号が前記発振器を前記発振状態にするように、前記発振許可信号を遅延させて前記第２信号を生成し、
前記発振器は、前記第２状態において、予め定められた発振周波数となることを特徴とする半導体装置。 An oscillation unit whose oscillation state is controlled according to an oscillation enable signal ;
A control unit that starts in response to the oscillation permission signal and controls a transition between a first state and a second state of a first signal that specifies an oscillation frequency of the oscillation unit in accordance with the oscillation permission signal ;
A first delay unit that delays the oscillation enable signal and generates a second signal that controls the oscillation state;
The first delay unit, as the second signal in a period during which the first signal is transitioning to the second state from the first state does not the oscillator to the oscillation state, the first signal is the as the second signal in the second state is the oscillator to the oscillation state, the oscillation enable signal is delayed to generate the second signal,
The semiconductor device according to claim 1, wherein the oscillator has a predetermined oscillation frequency in the second state . 前記発振許可信号を遅延させて、前記発振状態を制御する第３信号を生成する第２遅延部を有し、
前記第２遅延部は、前記第３信号における前記発振状態を指定する期間が、前記第２信号における前記発振状態を指定する期間と重なるように、前記発振許可信号に対して前記第３信号を遅延させることを特徴とする請求項８または９に記載の半導体装置。 A second delay unit that delays the oscillation enable signal and generates a third signal that controls the oscillation state;
The second delay unit period for specifying the oscillation state in said third signal, so as to overlap with the period designating the oscillation state in said second signal, said third signal to the oscillation enable signal 10. The semiconductor device according to claim 8 , wherein the semiconductor device is delayed. 前記発振部は、前記発振許可信号、前記第２信号、および前記第３信号が共に前記発振状態を指定する場合に発信することを特徴とする請求項１０に記載の半導体装置。 11. The semiconductor device according to claim 10 , wherein the oscillating unit transmits when the oscillation permission signal , the second signal, and the third signal all specify the oscillation state.
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