KR100904480B1 - Semiconductor memory device - Google Patents

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Abstract

본 발명은 백 바이어스 전압이 타겟 레벨을 기준으로 안정적으로 레벨변동 하도록 하기 위한 백 바이어스 전압 생성회로에 관한 것으로서, 예정된 제1타겟 레벨을 기준으로 백 바이어스 전압 단의 레벨을 검출하기 위한 제1전압검출부와, 예정된 제2타겟 레벨을 기준으로 상기 백 바이어스 전압 단의 레벨을 검출하기 위한 제2전압검출부와, 상기 제1전압검출수단의 출력신호에 응답하여 예정된 주기로 발진하는 발진신호를 생성하기 위한 발진신호 생성부와, 상기 발진신호에 응답하여 전하 펌핑 동작을 통해 상기 백 바이어스 전압 단의 레벨을 하강시키기 위한 전하펌핑부, 및 상기 제2전압검출수단의 출력신호에 응답하여 상기 백 바이어스 전압 단의 레벨을 상승시키기 위한 전하방전부를 구비하는 반도체 메모리 소자를 제공한다.The present invention relates to a back bias voltage generation circuit for stably leveling a back bias voltage based on a target level, and comprising: a first voltage detector for detecting a level of a back bias voltage stage based on a predetermined first target level; And a second voltage detector for detecting the level of the back bias voltage terminal based on the second target level and an oscillation signal for generating an oscillation signal that oscillates at a predetermined period in response to an output signal of the first voltage detection means. A signal generator, a charge pumping unit for lowering the level of the back bias voltage terminal through a charge pumping operation in response to the oscillation signal, and the back bias voltage terminal in response to an output signal of the second voltage detecting means. A semiconductor memory device having a charge discharge unit for raising the level is provided.

백 바이어스 전압, 전하 방전, 전하 펌핑 Back Bias Voltage, Charge Discharge, Charge Pumping

Description

반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE} Semiconductor memory device {SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 설계기술에 관한 것으로서, 반도체 메모리 소자의 백 바이어스 전압 생성회로에 관한 것이며, 더 자세히는 백 바이어스 전압이 타겟 레벨을 기준으로 안정적으로 레벨변동 하도록 하기 위한 백 바이어스 전압 생성회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor design technology, and more particularly, to a back bias voltage generation circuit of a semiconductor memory device, and more particularly, to a back bias voltage generation circuit for stably leveling a back bias voltage based on a target level. .

DRAM을 비롯한 대부분의 반도체 메모리 소자는 외부로부터 공급되는 전원전압(VDD) 및 접지전압(VSS)을 사용하여 다양한 전위의 내부전압을 발생시키기 위한 내부전압 발생기를 칩 내에 구비함으로써 칩 내부회로의 동작에 필요한 전압을 자체적으로 공급하고 있다. 이러한 내부전압 발생기를 설계함에 있어서 주된 이슈는 원하는 레벨의 내부전압을 안정적으로 공급하는 것이다.Most semiconductor memory devices, including DRAMs, have internal voltage generators in the chip for generating internal voltages of various potentials using a power supply voltage (VDD) and a ground voltage (VSS) supplied from the outside. It supplies its own voltage. The main issue in designing such an internal voltage generator is to provide a stable supply of internal voltage at a desired level.

반도체 메모리 소자의 고속동작화와 더불어 저전력화가 가속되고 있으며, 이에 따라 저전압 환경에서 요구되는 성능을 만족시키기 위한 설계 기술이 요구되고 있다. 이러한 저전압 환경하에서 대부분의 반도체 메모리 소자는 내부의 트랜지스 터에서 발생하는 누설전류(leakage current)를 줄이기 위해 접지전압(VSS)보다 낮은 전압레벨을 갖는 백 바이어스 전압(VBB)을 필요로 한다.In addition to the high-speed operation of semiconductor memory devices, low power has been accelerated. Accordingly, a design technique for satisfying the performance required in a low voltage environment is required. Under such a low voltage environment, most semiconductor memory devices require a back bias voltage (VBB) having a voltage level lower than the ground voltage (VSS) to reduce the leakage current generated in the internal transistor.

특히, DRAM에서는 워드라인 구동회로, 신호라인 분리회로, 데이터 출력 버퍼회로 등에서 MOS 트랜지스터의 누설전류를 줄이기 위한 목적으로 백 바이어스 전압(VBB)이 널리 사용되고 있다.In particular, in the DRAM, the back bias voltage VBB is widely used for reducing the leakage current of the MOS transistor in word line driving circuits, signal line separation circuits, and data output buffer circuits.

도 1A은 종래기술에 따른 반도체 메모리 소자의 백 바이어스 전압 생성회로를 도시한 블록 다이어그램이다.1A is a block diagram illustrating a back bias voltage generation circuit of a semiconductor memory device according to the prior art.

도 1A을 참조하면, 종래기술에 따른 반도체 메모리 소자의 백 바이어스 전압 생성회로는, 백 바이어스 전압(VBB)의 타겟 레벨에 대응하는 기준전압(VREFB)에 응답하여 백 바이어스 전압(VBB) 단의 레벨을 검출하기 위한 전압 검출부(100)와, 전압 검출부(100)의 출력신호(VBB_EN)에 응답하여 예정된 주기로 발진하는 발진신호(OSC)를 생성하기 위한 발진부(110), 및 발진신호(OSC)에 응답하여 전하 펌핑 동작을 통해 백 바이어스 전압(VBB) 단의 레벨을 하강시키기 위한 전압 펌핑부(120)를 구비한다.Referring to FIG. 1A, a back bias voltage generation circuit of a semiconductor memory device according to the related art may have a level of a back bias voltage VBB stage in response to a reference voltage VREFB corresponding to a target level of a back bias voltage VBB. The oscillator 110 for generating the oscillation signal OSC which oscillates at a predetermined cycle in response to the output signal VBB_EN of the voltage detector 100, and the oscillation signal OSC. In response, a voltage pumping unit 120 is provided to lower the level of the back bias voltage VBB stage through the charge pumping operation.

전술한 구성을 바탕으로 종래기술에 따른 반도체 메모리 소자의 백 바이어스 전압 생성회로의 동작을 설명하면 다음과 같다.Referring to the operation of the back bias voltage generation circuit of the semiconductor memory device according to the prior art based on the above configuration as follows.

먼저, 전압 검출부(100)에서 백 바이어스 전압(VBB)의 타겟 레벨에 대응하는 기준전압(VREFB)에 응답하여 백 바이어스 전압(VBB) 단의 레벨이 백 바이어스 전압(VBB)의 타겟 레벨보다 높은지 또는 낮은지를 검출하여 검출신호(VBB_EN)의 논리레벨을 결정한다.First, whether the level of the back bias voltage VBB stage is higher than the target level of the back bias voltage VBB in response to the reference voltage VREFB corresponding to the target level of the back bias voltage VBB in the voltage detector 100 or A low level is detected to determine the logic level of the detection signal VBB_EN.

예를 들면, 백 바이어스 전압(VBB) 단의 레벨이 백 바이어스 전압(VBB)의 타겟 레벨보다 높으면 로직'하이'(High)로 활성화된 검출신호(VBB_EN)을 출력하고, 백 바이어스 전압(VBB) 단의 레벨이 백 바이어스 전압(VBB)의 타겟 레벨보다 낮으 면 로직'로우'(Low)로 비활성화된 검출신호(VBB_EN)를 출력한다.For example, when the level of the back bias voltage VBB level is higher than the target level of the back bias voltage VBB, the detection signal VBB_EN activated with logic 'High' is output, and the back bias voltage VBB is output. When the level of the stage is lower than the target level of the back bias voltage VBB, the detection signal VBB_EN which is inactivated by logic 'low' is output.

그리고, 발진부(110)에서는 검출신호(VBB_EN)의 레벨에 응답하여 예정된 주파수로 발진하는 발진신호(OSC)를 생성하거나 또는 발진하지 않고 고정된 레벨을 갖는 발진신호(OSC)를 생성한다.The oscillator 110 generates an oscillation signal OSC that oscillates at a predetermined frequency in response to the level of the detection signal VBB_EN or generates an oscillation signal OSC having a fixed level without oscillation.

예를 들면, 로직'하이'(High)로 활성화된 검출신호(VBB_EN)가 입력되면 예정된 주파수로 발진하는 발진신호(OSC)를 생성하고, 로직'로우'(Low)로 비활성화된 검출신호(VBB_EN)가 입력되면 발진하지 않고 고정된 레벨 - 로직'하이'(High) 또는 로직'로우'(Low) - 을 갖는 발진신호(OSC)를 생성한다.For example, when the detection signal VBB_EN activated with logic 'high' is input, the oscillation signal OSC is generated which oscillates at a predetermined frequency, and the detection signal VBB_EN deactivated with logic 'low'. ) Generates an oscillation signal (OSC) having a fixed level-logic 'high' or logic 'low'-without oscillation.

그리고, 전하 펌핑부(120)에서는 발진신호(OSC)에 응답하여 전하 펌핑 동작의 수행을 결정한다.In addition, the charge pumping unit 120 determines to perform the charge pumping operation in response to the oscillation signal OSC.

예를 들면, 발진신호(OSC)가 예정된 주파수로 발진하면서 입력되면 전하 펌핑 동작을 수행하고, 발진신호(OSC)가 고정된 레벨로 입력되면 전하 펌핑 동작을 수행하지 않는다.For example, when the oscillation signal OSC is input while oscillating at a predetermined frequency, the charge pumping operation is performed. When the oscillation signal OSC is input at a fixed level, the charge pumping operation is not performed.

그리고, 도 1A에서는 도시되지 않았지만 전하 펌핑부 내부에서도 전하 펌핑 동작을 제어하기 위한 신호를 생성하는 과정과, 생성된 신호에 대응하여 실제로 전하 펌핑 동작을 수행하는 과정으로 나누어진다.Although not shown in FIG. 1A, a signal for controlling the charge pumping operation is also generated inside the charge pumping unit, and a process of actually performing the charge pumping operation in response to the generated signal.

이러한 과정을 통해 생성된 백 바이어스 전압(VBB)은 셀 어레이(130)로 공급되어 전술한 바와 같이 셀 어레이(130)에 포함된 다수의 NMOS 트랜지스터의 누설전류를 줄인다.The back bias voltage VBB generated through this process is supplied to the cell array 130 to reduce the leakage current of the plurality of NMOS transistors included in the cell array 130 as described above.

그런데, 전술한 종래기술에 따른 백 바이어스 전압 생성회로의 구성 및 동작 을 살펴보면 전하 펌핑 동작을 시작하거나 또는 멈추기 위해서 순차적으로 여러 과정을 거치는 것을 알 수 있다.However, referring to the configuration and operation of the back bias voltage generation circuit according to the related art, it can be seen that the processes are sequentially performed to start or stop the charge pumping operation.

이때, 전하 펌핑 동작을 시작하거나 또는 멈추기 위한 여러 과정을 순차적으로 수행할 때 각각의 과정을 수행하기 위한 내부회로들의 응답시간이 존재하기 때문에 과정이 많다는 것을 그만큼 많은 시간이 필요하다는 것을 의미한다.In this case, when a plurality of processes for starting or stopping the charge pumping operation are sequentially performed, since a response time of internal circuits for performing each process exists, it means that a lot of time is required.

따라서, 종래기술에 따른 백 바이어스 전압 생성회로의 전압레벨은 다음과 같이 변동한다.Therefore, the voltage level of the back bias voltage generation circuit according to the prior art fluctuates as follows.

도 1B는 도 1A에 도시된 종래기술에 따른 반도체 메모리 소자의 백 바이어스 전압 생성회로에서 생성된 백 바이어스 전압의 레벨변동을 도시한 타이밍 다이어그램이다.FIG. 1B is a timing diagram showing the level variation of the back bias voltage generated in the back bias voltage generation circuit of the semiconductor memory device according to the related art shown in FIG. 1A.

도 1B를 참조하면, 종래기술에 따른 반도체 메모리 소자의 백 바이어스 전압 생성회로에서 생성된 백 바이어스 전압(VBB)은, 백 바이어스 전압(VBB)의 타겟 레벨을 중심으로 전압레벨이 상승과 하강을 반복하는 것을 알 수 있다.Referring to FIG. 1B, the back bias voltage VBB generated by the back bias voltage generation circuit of the semiconductor memory device according to the related art has a voltage level repeatedly rising and falling around the target level of the back bias voltage VBB. I can see that.

구체적으로 살펴보면, 백 바이어스 전압(VBB)의 타겟 레벨보다 백 바이어스 전압 생성회로에서 생성되는 백 바이어스 전압(VBB)의 레벨이 높은 경우, 전하 펌핑 동작을 수행하여 백 바이어스 전압(VBB)의 레벨을 하강시킨다(①).Specifically, when the level of the back bias voltage VBB generated by the back bias voltage generation circuit is higher than the target level of the back bias voltage VBB, the level of the back bias voltage VBB is lowered by performing the charge pumping operation. (①).

전하 펌핑 동작으로 인해 백 바이어스 전압(VBB)의 레벨이 백 바이어스 전압(VBB)의 타겟 레벨보다 낮아지면 전하 펌핑 동작을 중지한다(②). When the level of the back bias voltage VBB becomes lower than the target level of the back bias voltage VBB due to the charge pumping operation, the charge pumping operation is stopped (2).

이렇게, 전하 펌핑 동작이 중지되면 자연적인 방전 또는 셀 어레이에서 백 바이어스 전압(VBB)을 사용하는 동작 등에 의해 백 바이어스 전압(VBB)의 레벨이 상승하며, 상승하던 백 바이어스 전압(VBB)의 레벨이 다시 백 바이어스 전압(VBB)의 타겟 레벨보다 높아질 때 전하 펌핑 동작이 다시 시작된다(③).As such, when the charge pumping operation is stopped, the level of the back bias voltage VBB is increased by natural discharge or the operation of using the back bias voltage VBB in the cell array, and the level of the rising back bias voltage VBB is increased. When the voltage becomes higher than the target level of the back bias voltage VBB, the charge pumping operation is started again (③).

그런데, 전하 펌핑 동작을 수행하여 백 바이어스 전압(VBB)의 레벨이 하강할 때에는 상대적으로 급격하게 하강할 뿐만 아니라 백 바이어스 전압(VBB)의 타겟 레벨을 지난 후에도 전압레벨이 상대적으로 더 많이 하강하는 것을 알 수 있다.However, when the level of the back bias voltage VBB falls by performing the charge pumping operation, not only does it drop rapidly, but also the voltage level decreases relatively more after passing the target level of the back bias voltage VBB. Able to know.

이는, 전술한 바와 같이 백 바이어스 전압 생성회로에서 백 바이어스 전압(VBB)의 타겟 레벨 변동을 검출함으로써 전하 펌핑 동작을 수행하거나 다시 중지하기까지 소요되는 시간이 존재하기 때문이다.This is because there is a time required to perform the charge pumping operation or stop again by detecting the target level variation of the back bias voltage VBB in the back bias voltage generation circuit as described above.

즉, 백 바이어스 전압 생성회로에서 전하 펌핑 동작이 시작된 후, 다시 전하 펌핑 동작을 정지하기까지 소요되는 시간 동안 계속 전하 펌핑 동작이 수행되기 때문에 백 바이어스 전압(VBB)의 레벨이 하강할 때에는 상대적으로 급격하게 하강할 뿐만 아니라 백 바이어스 전압(VBB)의 타겟 레벨을 지난 후에도 전압레벨이 상대적으로 더 많이 하강하는 현상이 발생한다.That is, since the charge pumping operation is continuously performed for the time required to stop the charge pumping operation again after the charge pumping operation is started in the back bias voltage generation circuit, when the level of the back bias voltage VBB falls, it is relatively sharp. In addition, the voltage level decreases relatively more even after the target level of the back bias voltage VBB.

이렇게, 백 바이어스 전압(VBB)의 타겟 레벨보다 전압레벨이 과도하게 하강하면 셀 어레이의 MOS트랜지스터 문턱 전압(Threshold voltage) 레벨이 과도하게 상승하여 백 바이어스 전압(VBB)의 원래 목적인 셀 어레이의 누설전류를 줄여주는 효과는 더 좋아질지 모르지만 셀에 데이터를 전달하거나 읽어오기가 힘들기 때문에 데이터 입/출력 오류가 발생할 수 있는 문제가 있다.As such, when the voltage level drops excessively above the target level of the back bias voltage VBB, the MOS transistor threshold voltage level of the cell array is excessively increased, so that the leakage current of the cell array which is the original purpose of the back bias voltage VBB. The effect of reducing the gain may be better, but data input / output errors may occur because of the difficulty of passing or reading data in a cell.

반대로, 전하 펌핑 동작을 수행하지 않아서 백 바이어스 전압(VBB)의 레벨이 상승할 때에는 상대적으로 완만하게 상승할 뿐만 아니라 백 바이어스 전압(VBB)의 타겟 레벨을 지난 후 전압레벨이 상대적으로 더 적게 상승하는 것을 알 수 있다.On the contrary, when the level of the back bias voltage VBB is increased by not performing the charge pumping operation, the voltage rises relatively slowly as well as the voltage level increases relatively less after the target level of the back bias voltage VBB. It can be seen that.

이는, 종래기술에 따른 백 바이어스 전압 생성회로에서는 전하 펌핑 동작의 수행 유/무만을 선택하기 때문이다.This is because the back bias voltage generation circuit according to the related art selects only whether or not to perform the charge pumping operation.

즉, 반도체 메모리 소자에서 백 바이어스 전압(VBB)을 사용할 때에는 전하 펌핑 동작으로 인해 하강했던 백 바이어스 전압(VBB)의 레벨이 수십 마이크로 세컨드(micro second) 만에 다시 백 바이어스 전압(VBB)의 타겟 레벨에 도달하겠지만, 반도체 메모리 소자에서 백 바이어스 전압(VBB)을 사용하지 않고 자연적인 방전이 발생할 때에는 전하 펌핑 동작으로 인해 하강했던 백 바이어스 전압(VBB)의 레벨이 다시 백 바이어스 전압(VBB)의 타겟 레벨에 도달하기 위해 수백 마이크로 세컨드의 시간이 필요하기 때문에 백 바이어스 전압(VBB)의 레벨이 상승할 때에는 상대적으로 완만하게 상승하는 현상이 발생한다.That is, when the back bias voltage VBB is used in the semiconductor memory device, the level of the back bias voltage VBB, which has decreased due to the charge pumping operation, is again in the tens of microseconds, and then again the target level of the back bias voltage VBB. However, when a natural discharge occurs without using the back bias voltage VBB in the semiconductor memory device, the level of the back bias voltage VBB, which has decreased due to the charge pumping operation, again becomes the target level of the back bias voltage VBB. Since a time of several hundred microseconds is required to reach, a relatively gentle rise occurs when the level of the back bias voltage VBB rises.

이렇게, 백 바이어스 전압(VBB)의 레벨이 상대적으로 완만하게 상승하게 되면 백 바이어스 전압(VBB)의 타겟 레벨보다 낮은 레벨을 유지하는 시간이 상대적으로 길어질 수 있는데, 이는 전술한 백 바이어스 전압(VBB)의 타겟 레벨보다 백 바이어스 전압(VBB)의 레벨이 과도하게 하강하는 문제와 어우러져서 셀 어레이에서 MOS 트랜지스터의 문턱 전압(Threshold voltage) 레벨이 과도하게 상승하는 구간이 상대적으로 길어지는 문제점이 있다. 즉, 셀에 데이터를 전달하거나 읽어오기가 힘들어서 데이터 입/출력 오류가 발생할 수 있는 시간이 상대적으로 길어지는 문제점이 있다.As such, when the level of the back bias voltage VBB rises relatively slowly, the time for maintaining the level lower than the target level of the back bias voltage VBB may be relatively long, which is the aforementioned back bias voltage VBB. In combination with the problem that the level of the back bias voltage VBB is excessively lower than the target level of V, the interval in which the threshold voltage level of the MOS transistor is excessively increased in the cell array is relatively long. In other words, it is difficult to transfer or read data to a cell, which causes a relatively long time for data input / output errors to occur.

따라서, 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 백 바이어스 전압(VBB) 단의 레벨이 백 바이어스 전압(VBB)의 타겟 레벨보다 과다하게 하강하는 것을 방지하기 위한 반도체 메모리 소자의 백 바이어스 생성회로를 제공하는데 그 목적이 있다.Accordingly, the present invention has been proposed to solve the above problems of the prior art, and is a semiconductor memory for preventing the level of the back bias voltage VBB stage from falling excessively above the target level of the back bias voltage VBB. It is an object of the present invention to provide a back bias generation circuit of a device.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 예정된 제1타겟 레벨을 기준으로 백 바이어스 전압 단의 레벨을 검출하기 위한 제1전압검출수단; 예정된 제2타겟 레벨을 기준으로 상기 백 바이어스 전압 단의 레벨을 검출하기 위한 제2전압검출수단; 상기 제1전압검출수단의 출력신호에 응답하여 예정된 주기로 발진하는 발진신호를 생성하기 위한 발진신호 생성수단; 상기 발진신호에 응답하여 전하 펌핑 동작을 통해 상기 백 바이어스 전압 단의 레벨을 하강시키기 위한 전하펌핑수단; 및 상기 제2전압검출수단의 출력신호에 응답하여 상기 백 바이어스 전압 단의 레벨을 상승시키기 위한 전하방전수단을 구비하는 반도체 메모리 소자를 제공한다.According to an aspect of the present invention for achieving the above technical problem, the first voltage detection means for detecting the level of the back bias voltage stage based on the predetermined first target level; Second voltage detecting means for detecting a level of the back bias voltage terminal based on a second predetermined target level; Oscillation signal generation means for generating an oscillation signal oscillating at a predetermined period in response to the output signal of the first voltage detection means; Charge pumping means for lowering the level of the back bias voltage terminal through a charge pumping operation in response to the oscillation signal; And charge / discharge means for raising the level of the back bias voltage terminal in response to the output signal of the second voltage detection means.

또한, 상기의 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, ㅍ예정된 제1타겟 레벨을 기준으로 백 바이어스 전압 단의 레벨을 검출하는 단계; 예정된 제2타겟 레벨을 기준으로 상기 백 바이어스 전압 단의 레벨을 검출하는 단계; 상기 제1타겟 레벨을 기준으로 검출하는 단계의 결과에 대응하여 예정된 주기로 발진하는 발진신호를 생성하는 단계; 상기 발진신호에 응답하여 전하 펌핑 동작을 통해 상기 백 바이어스 전압 단의 레벨을 하강시키는 단계; 및 상기 제2타겟 레 벨을 기준으로 검출하는 단계의 결과에 대응하여 상기 백 바이어스 전압 단의 레벨을 상승시키는 단계를 포함하는 반도체 메모리 소자의 동작방법을 제공한다.In addition, according to another aspect of the present invention for achieving the above technical problem, detecting the level of the back bias voltage stage based on the predetermined first target level; Detecting a level of the back bias voltage terminal based on a second predetermined target level; Generating an oscillation signal oscillating at a predetermined period in response to a result of the detecting based on the first target level; Lowering the level of the back bias voltage terminal through a charge pumping operation in response to the oscillation signal; And increasing the level of the back bias voltage terminal in response to a result of the detecting based on the second target level.

전술한 본 발명은 백 바이어스 전압 생성회로에서 백 바이어스 전압의 레벨이 과다하게 하강하는 경우에도 백 바이어스 전압의 레벨을 상대적으로 빠르게 상승시킴으로써 백 바이어스 전압의 레벨과 백 바이어스 전압의 타겟 레벨이 차이가 나는 시간을 최소한으로 유지할 수 있는 효과가 있다.According to the present invention described above, even when the level of the back bias voltage is excessively lowered in the back bias voltage generation circuit, the level of the back bias voltage and the target level of the back bias voltage are different by increasing the back bias voltage relatively quickly. It has the effect of keeping time to a minimum.

이로 인하여, 반도체 메모리 소자에서 백 바이어스 전압의 레벨변동으로 인한 데이터 입/출력 오류의 발생 시간을 최소한으로 유지할 수 있는 효과가 있다. 즉, 반도체 메모리 소자의 안정적인 동작을 확보할 수 있다. As a result, in the semiconductor memory device, it is possible to keep the generation time of the data input / output error due to the level variation of the back bias voltage at a minimum. That is, stable operation of the semiconductor memory device can be ensured.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be configured in various different forms, only this embodiment is intended to complete the disclosure of the present invention and to those skilled in the art the scope of the present invention It is provided to inform you completely.

도 2는 본 발명의 실시예에 따른 반도체 메모리 소자의 백 바이어스 전압 생 성회로를 도시한 블록 다이어그램이다.2 is a block diagram illustrating a back bias voltage generation circuit of a semiconductor memory device according to an embodiment of the present invention.

도 2를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 소자의 백 바이어스 전압 생성회로는, 예정된 제1타겟 레벨에 대응하는 제1기준전압(VREFB1)에 응답하여 백 바이어스 전압(VBB) 단의 레벨을 검출하기 위한 제1전압검출부(200)와, 예정된 제2타겟 레벨에 대응하는 제2기준전압(VREFB2)에 응답하여 백 바이어스 전압(VBB) 단의 레벨을 검출하기 위한 제2전압검출부(240)와, 제1전압검출부(200)에서 백 바이어스 전압(VBB) 단의 레벨을 검출한 결과 출력되는 제1검출신호(VBB_EN)에 응답하여 예정된 주기로 발진하는 발진신호(OSC)를 생성하기 위한 발진신호 생성부(210)와, 발진신호(OSC)에 응답하여 전하 펌핑 동작을 통해 백 바이어스 전압(VBB) 단의 레벨을 하강시키기 위한 전하펌핑부(220), 및 제2전압검출부(240)에서 백 바이어스 전압(VBB) 단의 레벨을 검출한 결과 출력되는 제2검출신호(VBB_DISCH)에 응답하여 백 바이어스 전압(VBB) 단의 레벨을 상승시키기 위한 전하방전부(250)을 구비한다.Referring to FIG. 2, a back bias voltage generation circuit of a semiconductor memory device according to an exemplary embodiment of the present invention may be configured such that a back bias voltage VBB stage is applied in response to a first reference voltage VREFB1 corresponding to a predetermined first target level. The first voltage detector 200 for detecting the level and the second voltage detector for detecting the level of the back bias voltage VBB stage in response to the second reference voltage VREFB2 corresponding to the predetermined second target level ( 240 and an oscillation signal OSC that oscillates at a predetermined period in response to the first detection signal VBB_EN output as a result of detecting the level of the back bias voltage VBB stage by the first voltage detection unit 200. The oscillation signal generation unit 210, the charge pumping unit 220 for lowering the level of the back bias voltage VBB stage through the charge pumping operation in response to the oscillation signal OSC, and the second voltage detection unit 240. Detects the level of the back bias voltage (VBB) at A second response to the detection signal (VBB_DISCH) that will be provided with a charge-discharge part 250 for lifting the level of the back bias voltage (VBB) stage.

여기서, 제1기준전압(VREFB)과 제2기준전압(VREFB)은 서로 같은 전압레벨을 가질 수도 있고, 서로 다른 전압레벨을 가질 수도 있다. 즉, 제1타겟 레벨과 제2타겟 레벨이 서로 같을 수도 있고, 서로 다를 수도 있다. 이는, 설계자에 의해 선택될 수 있다.Here, the first reference voltage VREFB and the second reference voltage VREFB may have the same voltage level or may have different voltage levels. That is, the first target level and the second target level may be the same as or different from each other. This can be chosen by the designer.

도 3A는 도 2에 도시된 백 바이어스 전압 생성회로의 구성요소 중 제1전압검출부를 상세히 도시한 회로도이다.3A is a circuit diagram illustrating in detail a first voltage detector of the components of the back bias voltage generation circuit shown in FIG. 2.

도 3A를 참조하면, 백 바이어스 전압 생성회로의 구성요소 중 제1전압검출 부(200)는, 제1타겟 레벨에 대응하는 제1기준전압(VREFB1) 및 백 바이어스 전압(VBB)에 응답하여 레벨이 결정되는 제1검출전압(DET_END)을 생성하기 위한 검출전압 생성부(202), 및 제1검출전압(DET_END)을 드라이빙하여 제1검출신호(VBB_EN)로서 출력하기 위한 드라이빙부(204)를 구비한다.Referring to FIG. 3A, the first voltage detector 200 of the components of the back bias voltage generation circuit may have a level in response to the first reference voltage VREFB1 and the back bias voltage VBB corresponding to the first target level. A detection voltage generator 202 for generating the determined first detection voltage DET_END, and a driving unit 204 for driving the first detection voltage DET_END and outputting the first detection voltage DET_END as a first detection signal VBB_EN. Equipped.

여기서, 검출전압 생성부(202)는, 제1기준전압(VREFB1) 단과 접지전압(VSS) 단 사이에 직렬로 접속된 제1 및 제2 PMOS 트랜지스터(P1, P2)를 구비하고, 제1PMOS트랜지스터(P1)는 게이트로 입력받은 접지전압(VSS)에 응답하여 제1기준전압(VREFB1) 단과 제1 및 제2 PMOS 트랜지스터(P1, P2)의 접속노드가 연결되는 것을 제어하며, 제2PMOS트랜지스터(P2)는 게이트로 입력받은 백 바이어스 전압(VBB)에 응답하여 제1 및 제2 PMOS 트랜지스터(P1, P2)의 접속노드와 접지전압(VSS) 단이 연결되는 것을 제어한다.Here, the detection voltage generator 202 includes first and second PMOS transistors P1 and P2 connected in series between the first reference voltage VREFB1 terminal and the ground voltage VSS terminal, and includes a first PMOS transistor. P1 controls the connection of the first reference voltage VREFB1 terminal and the connection node of the first and second PMOS transistors P1 and P2 in response to the ground voltage VSS input to the gate, and the second PMOS transistor P2 controls the connection between the connection node of the first and second PMOS transistors P1 and P2 and the ground voltage VSS terminal in response to the back bias voltage VBB input to the gate.

또한, 드라이빙부(204)는, 검출전압 생성부(202)로부터 입력받은 제1검출전압(DET_END)의 레벨에 대응하여 예정된 논리 문턱전압 레벨을 기준으로 제1검출신호(VBB_EN)의 논리레벨을 결정하기 위해 체인형태로 이루어진 적어도 한 개 이상의 인버터(204a, 204b)를 구비하며, 인버터(204a, 204b)는 제1기준전압(VREFB1)과 접지전압(VSS)을 전원으로 사용한다.In addition, the driving unit 204 may determine a logic level of the first detection signal VBB_EN based on a predetermined logic threshold voltage level corresponding to the level of the first detection voltage DET_END received from the detection voltage generation unit 202. At least one inverter (204a, 204b) in the form of a chain is provided to determine, the inverter 204a, 204b uses the first reference voltage (VREFB1) and ground voltage (VSS) as a power source.

이때, 논리 문턱전압 레벨은, 로직'로우'(Low)와 로직'하이'(High)를 구분하기 위해 기준으로 사용되는 전압레벨로서 일반적으로 인버터(204a, 204b)를 구성하는 PMOS트랜지스터(P3, P4)와 NMOS트랜지스터(N1, N2)의 사이즈를 조절함으로써 그 레벨을 변동할 수 있다. 즉, 인버터(204a)로 입력되는 제1검출전압(DET_END)의 레 벨이 로직'로우'(Low)에 속하는지 로직'하이'(High)에 속하는지를 판단할 수 있는 전압레벨이다.In this case, the logic threshold voltage level is a voltage level used as a reference for distinguishing logic 'low' and logic 'high', and generally includes PMOS transistors P3 constituting inverters 204a and 204b. The level can be varied by adjusting the size of P4) and the NMOS transistors N1 and N2. That is, it is a voltage level that can determine whether the level of the first detection voltage DET_END input to the inverter 204a belongs to a logic 'low' or a logic 'high'.

도 3B는 도 2에 도시된 백 바이어스 전압 생성회로의 구성요소 중 제2전압검출부를 상세히 도시한 회로도이다.3B is a circuit diagram illustrating in detail a second voltage detector of the components of the back bias voltage generation circuit shown in FIG. 2.

도 3B를 참조하면, 백 바이어스 전압 생성회로의 구성요소 중 제2전압검출부(240)는, 제2타겟 레벨에 대응하는 제2기준전압(VREFB2) 및 백 바이어스 전압(VBB)에 응답하여 레벨이 결정되는 제2검출전압(DET_DND)을 생성하기 위한 검출전압 생성부(242), 및 제2검출전압(DET_DND)을 드라이빙하여 제2검출신호(VBB_DISCH)로서 출력하기 위한 드라이빙부(244)를 구비한다.Referring to FIG. 3B, the second voltage detector 240 of the components of the back bias voltage generation circuit has a level corresponding to the second reference voltage VREFB2 and the back bias voltage VBB corresponding to the second target level. A detection voltage generator 242 for generating the determined second detection voltage DET_DND and a driving unit 244 for driving the second detection voltage DET_DND and outputting the second detection signal VBB_DISCH. do.

여기서, 검출전압 생성부(242)는, 제2기준전압(VREFB2) 단과 접지전압(VSS) 단 사이에 직렬로 접속된 제1 및 제2 PMOS 트랜지스터(P1, P2)를 구비하고, 제1PMOS트랜지스터(P1)는 게이트로 입력받은 접지전압(VSS)에 응답하여 제2기준전압(VREFB2) 단과 제1 및 제2 PMOS 트랜지스터(P1, P2)의 접속노드가 연결되는 것을 제어하며, 제2PMOS트랜지스터(P2)는 게이트로 입력받은 백 바이어스 전압(VBB)에 응답하여 제1 및 제2 PMOS 트랜지스터(P1, P2)의 접속노드와 접지전압(VSS) 단이 연결되는 것을 제어한다.Here, the detection voltage generator 242 includes first and second PMOS transistors P1 and P2 connected in series between a second reference voltage VREFB2 terminal and a ground voltage VSS terminal, and includes a first PMOS transistor. P1 controls the connection of the second reference voltage VREFB2 terminal and the connection node of the first and second PMOS transistors P1 and P2 in response to the ground voltage VSS input to the gate, and the second PMOS transistor P2 controls the connection between the connection node of the first and second PMOS transistors P1 and P2 and the ground voltage VSS terminal in response to the back bias voltage VBB input to the gate.

또한, 드라이빙부(244)는, 제2검출전압(DET_DND)의 레벨에 대응하여 예정된 논리 문턱전압 레벨을 기준으로 제2검출신호(VBB_DISCH)의 논리레벨을 결정하기 위해 체인형태로 이루어진 적어도 한 개 이상의 인버터(244)를 구비하며, 인버터(244)는 제2기준전압(VREFB2)과 백 바이어스 전압(VBB)을 전원으로 사용한다.In addition, the driving unit 244 may include at least one of a chain shape to determine a logic level of the second detection signal VBB_DISCH based on a predetermined logic threshold voltage level corresponding to the level of the second detection voltage DET_DND. The above inverter 244 is provided, and the inverter 244 uses the second reference voltage VREFB2 and the back bias voltage VBB as power sources.

이때, 논리 문턱전압 레벨은, 로직'로우'(Low)와 로직'하이'(High)를 구분하기 위해 기준으로 사용되는 전압레벨로서 일반적으로 인버터(244)를 구성하는 PMOS트랜지스터(P3)와 NMOS트랜지스터(N1)의 사이즈를 조절함으로써 그 레벨을 변동할 수 있다. 즉, 인버터(244)로 입력되는 제2검출전압(DET_DND)의 레벨이 로직'로우'(Low)에 속하는지 로직'하이'(High)에 속하는지를 판단할 수 있는 전압레벨이다.In this case, the logic threshold voltage level is a voltage level used as a reference for distinguishing logic 'low' and logic 'high', and a PMOS transistor P3 and an NMOS generally constituting the inverter 244. The level can be changed by adjusting the size of the transistor N1. That is, it is a voltage level that can determine whether the level of the second detection voltage DET_DND input to the inverter 244 belongs to a logic 'low' or a logic 'high'.

전술한 구성을 바탕으로 도 2에 도시된 백 바이어스 전압 생성회로의 구성요소 중 제1전압검출부(200)와 제2전압검출부(240)의 동작을 설명하면 다음과 같다.The operations of the first voltage detector 200 and the second voltage detector 240 among the components of the back bias voltage generation circuit illustrated in FIG. 2 will be described below based on the above configuration.

먼저, 도 3A와 도 3B를 통해 도시된 바와 같이 제1전압검출부(200)와 제2전압검출부(240)은 유사한 구성을 갖는 것을 알 수 있다. 따라서, 제1전압검출부(200)의 동작을 기준으로 제2전압검출부(240)와 제1전압검출부(200)의 차이점을 설명하도록 하겠다.First, as shown in FIGS. 3A and 3B, it can be seen that the first voltage detector 200 and the second voltage detector 240 have a similar configuration. Therefore, the difference between the second voltage detector 240 and the first voltage detector 200 will be described based on the operation of the first voltage detector 200.

구체적으로, 제1 및 제2전압검출부(200, 240)에 속한 구성요소 중 검출전압 생성부(202, 204)는 입력되는 기준전압(VREFB1, VREFB2)가 서로 다른 것을 제외하면 도면상으로는 동일한 구성을 갖는다. 또한, 전술한 설명에서 제1 기준전압(VREFB1)와 제2기준전압(VREFB2)가 서로 같을 수도 있다고 하였으므로 도면상으로는 완전히 동일한 구성이다.Specifically, the detection voltage generators 202 and 204 among the components belonging to the first and second voltage detectors 200 and 240 have the same configuration in the drawings except that the input reference voltages VREFB1 and VREFB2 are different from each other. Have Further, in the above description, since the first reference voltage VREFB1 and the second reference voltage VREFB2 may be the same, they are completely identical in the drawings.

하지만, 제1전압검출부(200)에 속한 구성요소 중 검출전압 생성부(202)에서 검출하는 백 바이어스 전압(VBB)의 레벨과 제2전압검출부(240)에 속한 구성요소 중 검출전압 생성부(242)에서 검출하는 백 바이어스 전압(VBB)의 레벨이 서로 다를 수 있는데, 그 방법은 각각의 검출전압 생성부(202, 242)에 속한 제1 및 제2 PMOS 트랜지스터(P1, P2)의 사이즈를 서로 다르게 하는 방법이다. However, the level of the back bias voltage VBB detected by the detection voltage generation unit 202 among the components belonging to the first voltage detection unit 200 and the detection voltage generation unit among the components belonging to the second voltage detection unit 240 ( The levels of the back bias voltages VBB detected by 242 may be different from each other, and the method may determine sizes of the first and second PMOS transistors P1 and P2 belonging to the respective detection voltage generators 202 and 242. It's a different way.

예를 들어, 제1전압검출부(200)에 속한 구성요소 중 검출전압 생성부(202)의 제1 PMOS와 제2PMOS 사이즈 비율을 4 대 1로 하고, 제2전압검출부(240)에 속한 구성요소 중 검출전압 생성부(242)의 제1 PMOS와 제2PMOS 사이즈 비율을 5 대 1로 한다면 제1전압검출부(200)에 속한 구성요소 중 검출전압 생성부(202)에서 검출하는 백 바이어스 전압(VBB)의 레벨과 제2전압검출부(240)에 속한 구성요소 중 검출전압 생성부(242)에서 검출하는 백 바이어스 전압(VBB)의 레벨이 서로 다를 수 있다.For example, among the components belonging to the first voltage detector 200, the ratio of the size of the first PMOS and the second PMOS of the detection voltage generator 202 is 4 to 1, and the components belong to the second voltage detector 240. If the ratio of the size of the first PMOS and the second PMOS of the detection voltage generator 242 is 5 to 1, the back bias voltage VBB detected by the detection voltage generator 202 of the components belonging to the first voltage detector 200 is determined. ) And the level of the back bias voltage VBB detected by the detection voltage generator 242 among the components belonging to the second voltage detector 240 may be different from each other.

물론, 제1전압검출부(200)에 속한 구성요소 중 검출전압 생성부(202)의 제1 PMOS와 제2PMOS 사이즈 비율과 제2전압검출부(240)에 속한 구성요소 중 검출전압 생성부(242)의 제1 PMOS와 제2PMOS 사이즈 비율을 서로 같게 한다면 검출하는 백 바이어스 전압(VBB)의 레벨을 동일하게 하는 것도 가능하다.Of course, the first PMOS and the second PMOS size ratio of the detection voltage generator 202 among the components belonging to the first voltage detector 200 and the detection voltage generator 242 among the components belonging to the second voltage detector 240. If the first PMOS and the second PMOS size ratios are equal to each other, the levels of the detected back bias voltage VBB can be the same.

그리고, 제1전압검출부(200)에 속한 구성요소 중 드라이빙부(204)는, 한 개의 PMOS 트랜지스터와 한 개의 NMOS 트랜지스터로 이루어진 일반적인 인버터(204A 204B)가 체인형태로 구성되어 있는 형태이다.The driving unit 204 of the components belonging to the first voltage detection unit 200 has a form in which a general inverter 204A 204B composed of one PMOS transistor and one NMOS transistor is formed in a chain form.

하지만, 일반적인 인버터가 전원으로 전원전압(VDD)과 접지전압(VSS)을 주로 사용하는데 비해 제1전압검출부(200)에 속한 구성요소 중 드라이빙부(204)의 인버터(204A, 204B)는 전원으로 제1기준전압(VREFB1)과 접지전압(VSS)을 사용하였다.However, while a general inverter mainly uses the power supply voltage VDD and the ground voltage VSS as power sources, the inverters 204A and 204B of the driving unit 204 among the components belonging to the first voltage detection unit 200 are used as power sources. The first reference voltage VREFB1 and the ground voltage VSS were used.

즉, 드라이빙부(204)로 입력되는 제1검출전압(DET_END)의 레벨이 논리 문턱전압레벨보다 낮아서 PMOS 트랜지스터를 턴 온 시키면 제1기준전압(VREFB1)이 인버 터(204A)의 출력이 되고, 제1검출전압(DET_END)의 레벨이 논리 문턱전압레벨보다 높아서 NMOS 트랜지스터를 턴 온 시키면 접지전압(VSS)이 인버터(204A)의 출력이 된다.That is, when the PMOS transistor is turned on because the level of the first detection voltage DET_END input to the driving unit 204 is lower than the logic threshold voltage level, the first reference voltage VREFB1 becomes the output of the inverter 204A. When the NMOS transistor is turned on because the level of the first detection voltage DET_END is higher than the logic threshold voltage level, the ground voltage VSS becomes the output of the inverter 204A.

또한, 드라이빙부(204)에 속한 인버터의 개수가 짝수개이면 제1검출전압(DET_END)의 레벨이 논리 문턱전압레벨보다 낮을 때 제1검출신호(VBB_EN)의 논리레벨을 로직'하이'(High)로 결정하고, 드라이빙부(204)에 속한 인버터의 개수가 홀수개이면 제1검출전압(DET_END)의 레벨이 논리 문턱전압레벨보다 높을 때 제1검출신호(VBB_EN)의 논리레벨을 로직'하이'(High)로 결정한다. 즉, 드라이빙부(204)에 속한 인버터의 개수는 제1검출신호(VBB_EN)의 논리레벨을 결정하기 위해 설계자에 의해 변경이 가능하다.In addition, when the number of inverters belonging to the driving unit 204 is an even number, the logic level of the first detection signal VBB_EN is set to logic 'high' when the level of the first detection voltage DET_END is lower than the logic threshold voltage level. If the number of inverters belonging to the driving unit 204 is an odd number, the logic level of the first detection signal VBB_EN is set to logic 'high' when the level of the first detection voltage DET_END is higher than the logic threshold voltage level. Decide on '(High). That is, the number of inverters belonging to the driving unit 204 may be changed by the designer to determine the logic level of the first detection signal VBB_EN.

한편, 그리고, 제2전압검출부(240)에 속한 구성요소 중 드라이빙부(244) 역시 한 개의 PMOS 트랜지스터와 한 개의 NMOS 트랜지스터로 이루어진 일반적인 인버터가 체인형태로 구성되어 있는 형태이다.Meanwhile, among the components belonging to the second voltage detector 240, the driving unit 244 also has a form in which a general inverter composed of one PMOS transistor and one NMOS transistor is formed in a chain form.

하지만, 일반적인 인버터가 전원으로 전원전압(VDD)과 접지전압(VSS)을 주로 사용하고, 전술한 제1전압검출부(200)에 속한 구성요소 중 드라이빙부(204)의 인버터가 전원으로 제1기준전압(VREFB1)과 접지전압(VSS)을 사용하는데 비해 제2전압검출부(240)에 속한 구성요소 중 드라이빙부(244)의 인버터는 전원으로 제2기준전압(VREFB2)과 백 바이어스 전압(VBB)을 사용하였다.However, a general inverter mainly uses the power supply voltage VDD and the ground voltage VSS as power sources, and among the components belonging to the first voltage detection unit 200, the inverter of the driving unit 204 is a power source. Compared to the voltage VREFB1 and the ground voltage VSS, the inverter of the driving unit 244 among the components belonging to the second voltage detector 240 is a power source for the second reference voltage VREFB2 and the back bias voltage VBB. Was used.

즉, 드라이빙부(244)로 입력되는 제2검출전압(DET_DND)의 레벨이 논리 문턱전압레벨보다 낮아서 PMOS 트랜지스터를 턴 온 시키면 제2기준전압(VREFB2)이 드라 이빙부(244)의 출력이 되고, 제2검출전압(DET_DND)의 레벨이 논리 문턱전압레벨보다 높아서 NMOS 트랜지스터를 턴 온 시키면 백 바이어스 전압(VBB)이 드라이빙부(244)의 출력이 된다.That is, when the PMOS transistor is turned on because the level of the second detection voltage DET_DND input to the driving unit 244 is lower than the logic threshold voltage level, the second reference voltage VREFB2 becomes the output of the driving unit 244. When the NMOS transistor is turned on because the level of the second detection voltage DET_DND is higher than the logic threshold voltage level, the back bias voltage VBB becomes the output of the driving unit 244.

또한, 드라이빙부(244)에 속한 인버터의 개수가 짝수개이면 제2검출전압(DET_DND)의 레벨이 논리 문턱전압레벨보다 낮을 때 제2검출신호(VBB_DISCH)의 논리레벨을 로직'하이'(High)로 결정하고, 드라이빙부(244)에 속한 인버터의 개수가 홀수개이면 제2검출전압(DET_DND)의 레벨이 논리 문턱전압레벨보다 높을 때 제2검출신호(VBB_DISCH)의 논리레벨을 로직'하이'(High)로 결정한다. 즉, 드라이빙부(244)에 속한 인버터의 개수는 제2검출신호(VBB_DISCH)의 논리레벨을 결정하기 위해 설계자에 의해 변경이 가능하다.In addition, when the number of inverters belonging to the driving unit 244 is an even number, when the level of the second detection voltage DET_DND is lower than the logic threshold voltage level, the logic level of the second detection signal VBB_DISCH is logic 'high' (High). If the number of inverters belonging to the driving unit 244 is an odd number, the logic level of the second detection signal VBB_DISCH is set to logic 'high' when the level of the second detection voltage DET_DND is higher than the logic threshold voltage level. Decide on '(High). That is, the number of inverters belonging to the driving unit 244 may be changed by the designer to determine the logic level of the second detection signal VBB_DISCH.

여기서, 제1전압검출부(200)에 속한 구성요소 중 드라이빙부(204)와 제2전압검출부(240)에 속한 구성요소 중 드라이빙부(244)의 차이점은 전원으로 사용하는 전압이 다르다는 점인데 그 이유는, 제1전압검출부(200)에서 출력되는 제1검출신호(VBB_EN)와 제2전압검출부(240)에서 출력되는 제2검출신호(VBB_DISCH)가 사용되는 장치가 다르기 때문이다.Here, the difference between the driving unit 204 among the components belonging to the first voltage detecting unit 200 and the driving unit 244 among the components belonging to the second voltage detecting unit 240 is that a voltage used as a power source is different. The reason is that the first detection signal VBB_EN output from the first voltage detection unit 200 and the second detection signal VBB_DISCH output from the second voltage detection unit 240 are different.

즉, 제1전압검출부(200)에서 출력되는 제1검출신호(VBB_EN)는 발진부(210)로 입력되어 발진신호(OSC)를 생성하는데 사용되므로 논리'하이'(High)일 때의 전압레벨과 논리'로우'(Low)일 때의 전압레벨이 일정 전압레벨만큼의 차이만 있다면 상관이 없다.That is, since the first detection signal VBB_EN output from the first voltage detector 200 is input to the oscillator 210 and used to generate the oscillation signal OSC, the voltage level when the logic is 'high' and It does not matter as long as the voltage level at logic 'Low' is only a certain voltage level difference.

하지만, 제2전압검출부(240)에서 출력되는 제2검출신호(VBB_DISCH)는 전하 방전부(250)으로 입력되어 접지전압(VSS)을 백 바이어스 전압(VBB) 단으로 구동하는데 제어하는 신호로서 사용될 수 있기 때문에 방전부(250)에서 발생하는 누설전류를 최소한으로 유지하기 위해서 논리'로우'(Low)일 때는 그 전압레벨이 백 바이어스 전압(VBB)의 레벨과 같아야 한다. 물론, 논리'하이'(High)일 때는 일정 전압레벨보다 높은 전압레벨을 갖기만 하면 상관이 없다.However, the second detection signal VBB_DISCH output from the second voltage detector 240 is input to the charge discharge unit 250 to be used as a signal for controlling the ground voltage VSS to be driven to the back bias voltage VBB stage. In order to keep the leakage current generated in the discharge unit 250 to a minimum, the voltage level should be equal to the level of the back bias voltage VBB. Of course, it is irrelevant as long as it has a voltage level higher than a certain voltage level when the logic is 'High'.

도 4는 도 2에 도시된 백 바이어스 전압 생성회로의 구성요소 중 전하 방전부를 상세히 도시한 회로도이다.FIG. 4 is a circuit diagram illustrating in detail a charge discharge part among components of the back bias voltage generation circuit shown in FIG. 2.

도 4를 참조하면, 백 바이어스 전압 생성회로의 구성요소 중 전하 방전부(250)는, 제2전압검출부(250)에서 출력되는 제2검출신호(VBB_DISCH)에 응답하여 예정된 시간 동안 활성화구간을 유지하는 펄스를 생성하기 위한 펄스생성부(252)와, 펄스생성부(252)에서 생성된 펄스를 예정시간만큼 지연하여 출력하기 위한 지연부(254), 및 지연부(254)의 출력신호에 응답하여 백 바이어스 전압(VBB) 단에 전하를 공급하는 것을 제어하기 위한 전하공급부(256)를 구비한다.Referring to FIG. 4, the charge discharge unit 250 of the components of the back bias voltage generation circuit maintains the activation period for a predetermined time in response to the second detection signal VBB_DISCH output from the second voltage detection unit 250. Responding to the output signal of the pulse generator 252 for generating a pulse, the delay unit 254 for delaying and outputting the pulse generated by the pulse generator 252 by a predetermined time And a charge supply unit 256 for controlling supply of charge to the back bias voltage VBB end.

여기서, 전하공급부(256)는, 게이트로 입력받은 지연부(254)의 출력신호에 응답하여 드레인-소스 접속된 접지전압(VSS) 단과 백 바이어스 전압(VBB) 단이 연결되는 것을 제어함으로써 백 바이어스 전압(VBB) 단에 전하를 공급하는 것을 제어하는 NMOS 트랜지스터(CHN0)를 구비한다.Here, the charge supply unit 256 controls the connection of the drain-source connected ground voltage (VSS) terminal and the back bias voltage (VBB) terminal in response to the output signal of the delay unit 254 input to the gate. An NMOS transistor CHN0 for controlling supply of charge to the voltage VBB end is provided.

또한, 펄스생성부(252) 및 지연부(254)는, 펄스생성부(252)로 입력되는 제2검출신호(VBB_DISCH)의 논리레벨이 전술한 바와 같은 이유로 인해 로직'하이'(High)일 때는 제2기준전압(VREFB2)과 같은 전압레벨이고 로직'로우'(Low)일 때 는 백 바이어스 전압(VBB)과 같은 전압레벨이므로 전원으로 제2기준전압(VREFB2)과 백 바이어스 전압(VBB)이 사용되어야 한다.In addition, the pulse generator 252 and the delay unit 254 may be logic 'high' because the logic level of the second detection signal VBB_DISCH input to the pulse generator 252 is the same as described above. When the voltage level is the same as the second reference voltage (VREFB2), and when the logic 'low' (Low), it is the same voltage level as the back bias voltage (VBB), so the power supply to the second reference voltage (VREFB2) and back bias voltage (VBB) Should be used.

그리고, 펄스생성부(252)는, 제2검출신호(VBB_DISCH)를 예정된 시간만큼 지연하여 출력하기 위한 지연소자(252A)와, 지연소자(252A)의 출력신호를 입력받아 출력하는 제1인버터(INV1)와, 제2검출신호(VBB_DISCH)와, 제1인버터(INV1)의 출력신호를 입력받아 출력하기 위한 낸드게이트(NAND), 및 낸드게이트(NAND)의 출력신호를 입력받아 출력하기 위한 제2인버터(INV2)를 구비한다. 이때, 지연소자(252A)는 체인형태로 연결된 다수의 인버터를 구비한다.The pulse generator 252 may include a delay element 252A for delaying and outputting the second detection signal VBB_DISCH for a predetermined time and a first inverter for receiving and outputting an output signal of the delay element 252A. A NAND gate NAND for receiving and outputting the INV1, the second detection signal VBB_DISCH, the output signal of the first inverter INV1, and an output signal of the NAND gate NAND; Two inverters INV2 are provided. At this time, the delay element 252A includes a plurality of inverters connected in a chain form.

전술한 구성을 바탕으로 백 바이어스 전압 생성회로의 구성요소 중 전하 방전부(250)의 동작을 설명하면 다음과 같다.An operation of the charge discharge unit 250 among the components of the back bias voltage generation circuit will be described below based on the above configuration.

먼저, 제2검출신호(VBB_DISCH)가 로직'로우'(Low) 상태이면 펄스생성부(252)에서는 펄스가 생성되지 않는다. 즉, 토글링하지 않고 항상 로직'로우'로 고정된 파형이 출력된다. 따라서, 전하공급부(256)에서 접지전압(VSS) 단과 백 바이어스 전압(VBB) 단을 연결되지 않으므로 백 바이어스 전압(VBB) 단으로 전하가 공급되지 않는다. 즉, 백 바이어스 전압(VBB)의 레벨이 상승하지 않는다.First, when the second detection signal VBB_DISCH is in a logic 'low' state, the pulse generator 252 does not generate a pulse. That is, a waveform fixed to logic 'low' is always output without toggling. Therefore, since the ground voltage VSS terminal and the back bias voltage VBB terminal are not connected in the charge supply unit 256, no charge is supplied to the back bias voltage VBB terminal. That is, the level of the back bias voltage VBB does not rise.

이때, 제2검출신호(VBB_DISCH)가 천이하여 로직'하이'(High)로 활성화되어 입력되면 펄스생성부(252)에서 예정된 시간만큼 활성화구간을 유지하는 펄스가 생성된다. 즉, 로직'로우'(Low)에서 로직'하이'(High)로 천이한 후 예정된 시간 후에 다시 로직'로우'(Low)로 천이되는 파형이 출력된다. 따라서, 전하공급부(256)는 펄스생성부(252)에서 생성된 펄스가 로직'하이'(High)를 유지하는 예정된 시간만큼 접지전압(VSS) 단과 백 바이어스 전압(VBB) 단을 연결한다. 즉, 예정된 시간만큼 접지전압(VSS) 단에서 백 바이어스 전압(VBB) 단으로 전하가 공급되어 백 바이어스 전압(VBB)의 레벨이 상승한다.At this time, when the second detection signal VBB_DISCH transitions and is activated as a logic 'high', the pulse generator 252 generates a pulse for maintaining the activation period for a predetermined time. That is, a waveform that transitions from logic 'low' to logic 'high' and then transitions to logic 'low' after a predetermined time is output. Accordingly, the charge supply unit 256 connects the ground voltage VSS terminal and the back bias voltage VBB terminal for a predetermined time when the pulse generated by the pulse generator 252 maintains a logic 'high'. That is, charge is supplied from the ground voltage VSS end to the back bias voltage VBB end by a predetermined time, thereby increasing the level of the back bias voltage VBB.

이때, 지연부(254)는 제2검출신호(VBB_DISCH)가 활성화되는 시점과 펄스가 토글링하는 시점과의 차이를 조절하는데 사용된다. 즉, 설계자에 의해 변경이 가능하다.At this time, the delay unit 254 is used to adjust the difference between the time when the second detection signal (VBB_DISCH) is activated and the time when the pulse toggles. That is, it can be changed by the designer.

전술한 전하 방전부(250)에 속하는 구성요소 중 펄스생성부(252)와 지연부(254)는, 제2검출신호(VBB_DISCH)가 활성화되는 것에 응답하여 백 바이어스 전압(VBB) 단의 레벨이 상승하는 시점을 설계자의 의도대로 미세하게 조절하기 위한 부가적인 구성요소로서 사용하지 않고도 본 발명의 목적을 달성하는 것이 가능하다.The pulse generator 252 and the delay unit 254 of the components belonging to the charge discharge unit 250 may have the level of the back bias voltage VBB level in response to the activation of the second detection signal VBB_DISCH. It is possible to achieve the object of the present invention without using the rising time as an additional component to finely adjust as the designer intended.

즉, 제2전압검출부(240)에서 출력되는 제2검출신호(VBB_DISCH)를 전술한 전하 방전부(250)에 속하는 구성요소 중 전하공급부(256)에 직접 입력하여도 접지전압(VSS) 단으로부터 백 바이어스 전압(VBB) 단에 전하를 공급하여 백 바이어스 전압(VBB)의 레벨을 상승시키는 것이 가능하다.That is, even when the second detection signal VBB_DISCH output from the second voltage detection unit 240 is directly input to the charge supply unit 256 among the components belonging to the above-described charge discharge unit 250, the ground voltage VSS is applied. It is possible to increase the level of the back bias voltage VBB by supplying charge to the back bias voltage VBB end.

예를 들면, 제1전압검출부(200)에서 검출하는 백 바이어스 전압(VBB)의 타겟 레벨보다 제2전압검출부(240)에서 검출하는 백 바이어스 전압(VBB)의 타겟 레벨을 더 낮게 설정하게 되면, 제1전압검출부(200)에서 검출하는 백 바이어스 전압(VBB)의 타겟 레벨에 의해 백 바이어스 전압(VBB)의 레벨이 하강하고, 제2전압검출부(240)에서 검출하는 백 바이어스 전압(VBB)의 타겟 레벨에 의해 백 바이어스 전 압(VBB)의 레벨이 상승함으로써 본 발명의 목적인 백 바이어스 전압(VBB)의 레벨이 과다하게 하강하는 것을 방지할 수 있다.For example, when the target level of the back bias voltage VBB detected by the second voltage detector 240 is set lower than the target level of the back bias voltage VBB detected by the first voltage detector 200, The level of the back bias voltage VBB is decreased by the target level of the back bias voltage VBB detected by the first voltage detector 200, and the level of the back bias voltage VBB detected by the second voltage detector 240 is reduced. By increasing the level of the back bias voltage VBB by the target level, it is possible to prevent the level of the back bias voltage VBB that is the object of the present invention from excessively falling.

도 5는 도 2에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자의 백 바이어스 전압 생성회로에서 생성된 백 바이어스 전압의 레벨변동을 도시한 타이밍 다이어그램이다.FIG. 5 is a timing diagram illustrating a level variation of the back bias voltage generated in the back bias voltage generation circuit of the semiconductor memory device according to the embodiment of the present invention shown in FIG. 2.

도 5를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 소자의 백 바이어스 전압 생성회로에서 생성된 백 바이어스 전압(VBB)의 레벨은, 백 바이어스 전압(VBB)의 타겟 레벨을 중심으로 전압레벨이 상승과 하강을 반복하기는 하지만, 거의 대부분의 구간에서 백 바이어스 전압(VBB)의 타겟 레벨을 유지하는 것을 알 수 있다.Referring to FIG. 5, the level of the back bias voltage VBB generated in the back bias voltage generation circuit of the semiconductor memory device according to the embodiment of the present invention is a voltage level around the target level of the back bias voltage VBB. Although the rising and falling are repeated, it can be seen that the target level of the back bias voltage VBB is maintained in most of the sections.

구체적으로 살펴보면, 백 바이어스 전압(VBB)의 타겟 레벨보다 백 바이어스 전압 생성회로에서 생성되는 백 바이어스 전압(VBB)의 레벨이 높은 경우, 전하 펌핑 동작이 발생하여 백 바이어스 전압(VBB)의 레벨을 하강시킨다(①).Specifically, when the level of the back bias voltage VBB generated by the back bias voltage generation circuit is higher than the target level of the back bias voltage VBB, charge pumping occurs to lower the level of the back bias voltage VBB. (①).

전하 펌핑 동작으로 인해 백 바이어스 전압(VBB)의 레벨이 백 바이어스 전압(VBB)의 타겟 레벨보다 낮아지면 전하 펌핑 동작을 중지한다(②).When the level of the back bias voltage VBB becomes lower than the target level of the back bias voltage VBB due to the charge pumping operation, the charge pumping operation is stopped (2).

전하 펌핑 동작이 중지됨과 동시에 전하 방전 동작을 제어하는 펄스(PLSD)가 토글링함으로써 전하 방전 동작이 발생하여 백 바이어스 전압(VBB)의 레벨을 상승시킨다(③). 이때, 전하 방전 동작을 제어하는 펄스(PLSD)의 활성구간을 적절히 조절함으로써 전하 방전 동작으로 인한 백 바이어스 전압(VBB)의 레벨 상승폭을 적절히 조절하여 백 바이어스 전압(VBB)의 레벨이 백 바이어스 전압(VBB)의 타겟 레벨 을 넘지 않도록 제어한다.As the charge pumping operation is stopped and the pulse PLSD for controlling the charge discharge operation is toggled, the charge discharge operation occurs to raise the level of the back bias voltage VBB (3). In this case, by appropriately adjusting the active period of the pulse PLSD for controlling the charge discharge operation, the level rising width of the back bias voltage VBB due to the charge discharge operation is properly adjusted so that the level of the back bias voltage VBB becomes the back bias voltage ( Control not to exceed the target level of VBB).

그 후, 자연적인 방전 또는 셀 어레이에서 백 바이어스 전압(VBB)을 사용하는 동작 등에 의해 백 바이어스 전압(VBB)의 레벨이 상승하며, 상승하던 백 바이어스 전압(VBB)의 레벨이 백 바이어스 전압(VBB)의 타겟 레벨보다 높아질 때 전하 펌핑 동작이 다시 시작된다(④).Thereafter, the level of the back bias voltage VBB rises by a natural discharge or an operation of using the back bias voltage VBB in the cell array, and the level of the rising back bias voltage VBB is increased by the back bias voltage VBB. The charge pumping operation is restarted when the target level is higher than the target level ().

이상에서 살펴 본 바와 같이 본 발명의 실시예를 적용하면, 백 바이어스 전압(VBB)의 레벨변동에 대응하여 동작하는 백 바이어스 전압 생성회로의 동작 응답시간으로 인해 백 바이어스 전압(VBB)의 레벨이 과다하게 하강하는 경우에도, 백 바이어스 전압(VBB) 단에 전하를 공급하는 하는 전하 방전 동작에 의해 백 바이어스 전압(VBB)의 레벨을 상대적으로 빠르게 상승시킴으로써 백 바이어스 전압(VBB)의 레벨과 백 바이어스 전압(VBB)의 타겟 레벨이 서로 차이가 나는 시간을 최소한으로 유지할 수 있다. 즉, 반도체 메모리 소자에서 입/출력 오류가 발생할 수 있는 시간을 최소한으로 유지할 수 있다.As described above, when the embodiment of the present invention is applied, the level of the back bias voltage VBB is excessive due to the operation response time of the back bias voltage generation circuit operating in response to the level variation of the back bias voltage VBB. Even if it is lowered, the level of the back bias voltage VBB and the back bias voltage are increased relatively quickly by increasing the level of the back bias voltage VBB by a charge discharge operation for supplying charges to the back bias voltage VBB stage. The time at which the target levels of the (VBB) are different from each other can be kept to a minimum. In other words, it is possible to minimize the time that an input / output error may occur in the semiconductor memory device.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary skill.

예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.For example, the logic gate and the transistor illustrated in the above-described embodiment should be implemented differently in position and type depending on the polarity of the input signal.

도 1A은 종래기술에 따른 반도체 메모리 소자의 백 바이어스 전압 생성회로를 도시한 블록 다이어그램.1A is a block diagram showing a back bias voltage generation circuit of a semiconductor memory device according to the prior art.

도 1B는 도 1A에 도시된 종래기술에 따른 반도체 메모리 소자의 백 바이어스 전압 생성회로에서 생성된 백 바이어스 전압의 레벨변동을 도시한 타이밍 다이어그램.FIG. 1B is a timing diagram showing the level variation of the back bias voltage generated in the back bias voltage generation circuit of the semiconductor memory device according to the prior art shown in FIG. 1A.

도 2는 본 발명의 실시예에 따른 반도체 메모리 소자의 백 바이어스 전압 생성회로를 도시한 블록 다이어그램.2 is a block diagram illustrating a back bias voltage generation circuit of a semiconductor memory device according to an embodiment of the present invention.

도 3A는 도 2에 도시된 백 바이어스 전압 생성회로의 구성요소 중 제1전압검출부를 상세히 도시한 회로도.FIG. 3A is a circuit diagram showing in detail a first voltage detector of components of the back bias voltage generation circuit shown in FIG. 2; FIG.

도 3B는 도 2에 도시된 백 바이어스 전압 생성회로의 구성요소 중 제2전압검출부를 상세히 도시한 회로도.FIG. 3B is a circuit diagram showing in detail a second voltage detector of the components of the back bias voltage generation circuit shown in FIG. 2; FIG.

도 4는 도 2에 도시된 백 바이어스 전압 생성회로의 구성요소 중 전하 방전부를 상세히 도시한 회로도.FIG. 4 is a circuit diagram showing in detail a charge discharge part of the components of the back bias voltage generation circuit shown in FIG.

도 5는 도 2에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자의 백 바이어스 전압 생성회로에서 생성된 백 바이어스 전압의 레벨변동을 도시한 타이밍 다이어그램.FIG. 5 is a timing diagram showing a level variation of a back bias voltage generated in a back bias voltage generation circuit of a semiconductor memory device according to the embodiment of the present invention shown in FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

100 : 전압 검출부 110, 210 : 발진부100: voltage detector 110, 210: oscillator

120, 220 : 전하 펌핑부 130, 230 : 셀 어레이120, 220: charge pumping unit 130, 230: cell array

200 : 제1전압 검출부 240 : 제2전압 검출부200: first voltage detector 240: second voltage detector

250 : 전하 방전부250: charge discharge unit

Claims (15)

예정된 제1타겟 레벨을 기준으로 백 바이어스 전압 단의 레벨을 검출하기 위한 제1전압검출수단;First voltage detecting means for detecting a level of the back bias voltage terminal based on the predetermined first target level; 예정된 제2타겟 레벨을 기준으로 상기 백 바이어스 전압 단의 레벨을 검출하기 위한 제2전압검출수단;Second voltage detecting means for detecting a level of the back bias voltage terminal based on a second predetermined target level; 상기 제1전압검출수단의 출력신호에 응답하여 예정된 주기로 발진하는 발진신호를 생성하기 위한 발진신호 생성수단;Oscillation signal generation means for generating an oscillation signal oscillating at a predetermined period in response to the output signal of the first voltage detection means; 상기 발진신호에 응답하여 전하 펌핑 동작을 통해 상기 백 바이어스 전압 단의 레벨을 하강시키기 위한 전하펌핑수단;Charge pumping means for lowering the level of the back bias voltage terminal through a charge pumping operation in response to the oscillation signal; 상기 제2전압검출수단의 출력신호에 응답하여 예정된 시간만큼 활성화되는 펄스를 생성하기 위한 펄스생성수단;Pulse generating means for generating a pulse that is activated for a predetermined time in response to the output signal of the second voltage detecting means; 상기 펄스를 예정시간만큼 지연하여 출력하기 위한 지연수단; 및Delay means for delaying and outputting the pulse by a predetermined time; And 상기 지연수단의 출력신호에 응답하여 상기 백 바이어스 전압 단에 전하를 공급하는 것을 제어함으로써 상기 백 바이어스 전압 단의 레벨을 상승시키기 위한 전하공급수단Charge supply means for raising the level of the back bias voltage stage by controlling supply of charge to the back bias voltage stage in response to the output signal of the delay means; 을 구비하는 반도체 메모리 소자.A semiconductor memory device having a. 제1항에 있어서,The method of claim 1, 상기 제1전압검출수단은,The first voltage detection means, 상기 제1타겟 레벨에 대응하는 기준전압 및 상기 백 바이어스 전압에 응답하여 레벨이 결정되는 검출전압을 생성하기 위한 검출전압 생성부; 및A detection voltage generator configured to generate a detection voltage whose level is determined in response to a reference voltage corresponding to the first target level and the back bias voltage; And 상기 검출전압을 드라이빙하여 검출신호로서 출력하기 위한 드라이빙부를 구 비하는 것을 특징으로 하는 반도체 메모리 소자.And a driving unit for driving the detected voltage and outputting the detected voltage as a detection signal. 제2항에 있어서,The method of claim 2, 상기 검출전압 생성부는,The detection voltage generator, 상기 기준전압 단과 접지전압 단 사이에 직렬로 접속된 제1 및 제2 PMOS 트랜지스터를 구비하고,First and second PMOS transistors connected in series between the reference voltage terminal and the ground voltage terminal; 상기 제1PMOS트랜지스터는 게이트로 입력받은 접지전압에 응답하여 상기 기준전압 단과 제1 및 제2 PMOS 트랜지스터의 접속노드가 연결되는 것을 제어하며,The first PMOS transistor controls the connection of the reference voltage terminal and the connection node of the first and second PMOS transistors in response to the ground voltage input to the gate. 상기 제2PMOS트랜지스터는 게이트로 입력받은 백 바이어스 전압에 응답하여 상기 제1 및 제2 PMOS 트랜지스터의 접속노드와 접지전압 단이 연결되는 것을 제어하는 것을 특징으로 하는 반도체 메모리 소자.The second PMOS transistor controls the connection of the connection node and the ground voltage terminal of the first and second PMOS transistors in response to the back bias voltage input to the gate. 제2항에 있어서,The method of claim 2, 상기 드라이빙부는,The driving unit, 상기 검출전압의 레벨에 대응하여 예정된 논리 문턱전압 레벨을 기준으로 상기 검출신호의 논리레벨을 결정하기 위해 체인형태로 이루어진 적어도 한 개 이상의 인버터를 구비하며,At least one inverter having a chain shape for determining a logic level of the detection signal based on a predetermined logic threshold voltage level corresponding to the level of the detection voltage, 상기 인버터는 상기 기준전압과 접지전압을 전원으로 사용하는 것을 특징으 로 하는 반도체 메모리 소자.And the inverter uses the reference voltage and the ground voltage as power sources. 제1항에 있어서,The method of claim 1, 상기 제2전압검출수단은,The second voltage detection means, 상기 제2타겟 레벨에 대응하는 기준전압 및 상기 백 바이어스 전압에 응답하여 레벨이 결정되는 검출전압을 생성하기 위한 검출전압 생성부; 및A detection voltage generator configured to generate a detection voltage whose level is determined in response to a reference voltage corresponding to the second target level and the back bias voltage; And 상기 검출전압을 드라이빙하여 검출신호로서 출력하기 위한 드라이빙부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.And a driving unit for driving the detected voltage and outputting the detected voltage as a detection signal. 제5항에 있어서,The method of claim 5, 상기 검출전압 생성부는,The detection voltage generator, 상기 기준전압 단과 접지전압 단 사이에 직렬로 접속된 제1 및 제2 PMOS 트랜지스터를 구비하고,First and second PMOS transistors connected in series between the reference voltage terminal and the ground voltage terminal; 상기 제1PMOS트랜지스터는 게이트로 입력받은 접지전압에 응답하여 상기 기준전압 단과 제1 및 제2 PMOS 트랜지스터의 접속노드가 연결되는 것을 제어하며,The first PMOS transistor controls the connection of the reference voltage terminal and the connection node of the first and second PMOS transistors in response to the ground voltage input to the gate. 상기 제2PMOS트랜지스터는 게이트로 입력받은 백 바이어스 전압에 응답하여 상기 제1 및 제2 PMOS 트랜지스터의 접속노드와 접지전압 단이 연결되는 것을 제어하는 것을 특징으로 하는 반도체 메모리 소자.The second PMOS transistor controls the connection of the connection node and the ground voltage terminal of the first and second PMOS transistors in response to the back bias voltage input to the gate. 제5항에 있어서,The method of claim 5, 상기 드라이빙부는,The driving unit, 상기 검출전압의 레벨에 대응하여 예정된 논리 문턱전압 레벨을 기준으로 상기 검출신호의 논리레벨을 결정하기 위해 체인형태로 이루어진 적어도 한 개 이상의 인버터를 구비하며,At least one inverter having a chain shape for determining a logic level of the detection signal based on a predetermined logic threshold voltage level corresponding to the level of the detection voltage, 상기 인버터는 상기 기준전압과 백 바이어스 전압을 전원으로 사용하는 것을 특징으로 하는 반도체 메모리 소자.And the inverter uses the reference voltage and the back bias voltage as power sources. 삭제delete 삭제delete 제1항에 있어서,The method of claim 1, 상기 펄스생성수단 및 지연수단은,The pulse generating means and the delay means, 접지 전원으로 백 바이어스 전압을 사용하는 것을 특징으로 하는 반도체 메모리 소자.A semiconductor memory device comprising a back bias voltage as a ground power source. 제1항에 있어서,The method of claim 1, 상기 전하공급수단은,The charge supply means, 게이트로 입력받은 상기 지연수단의 출력신호에 응답하여 드레인-소스 접속된 접지전압 단과 백 바이어스 전압 단이 연결되는 것을 제어함으로써 상기 백 바이어스 전압 단에 전하를 공급하는 것을 제어하는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.And an NMOS transistor for controlling supply of charge to the back bias voltage terminal by controlling the connection of the drain-source connected ground voltage terminal and the back bias voltage terminal in response to the output signal of the delay means input to the gate. A semiconductor memory device characterized by the above-mentioned. 예정된 제1타겟 레벨을 기준으로 백 바이어스 전압 단의 레벨을 검출하는 단계;Detecting a level of the back bias voltage terminal based on the predetermined first target level; 예정된 제2타겟 레벨을 기준으로 상기 백 바이어스 전압 단의 레벨을 검출하는 단계;Detecting a level of the back bias voltage terminal based on a second predetermined target level; 상기 제1타겟 레벨을 기준으로 검출하는 단계의 결과에 대응하여 예정된 주기로 발진하는 발진신호를 생성하는 단계;Generating an oscillation signal oscillating at a predetermined period in response to a result of the detecting based on the first target level; 상기 발진신호에 응답하여 전하 펌핑 동작을 통해 상기 백 바이어스 전압 단의 레벨을 하강시키는 단계;Lowering the level of the back bias voltage terminal through a charge pumping operation in response to the oscillation signal; 상기 제2타겟 레벨을 기준으로 검출하는 단계의 결과에 대응하여 예정된 시간만큼 활성화되는 펄스를 생성하는 단계;Generating a pulse that is activated for a predetermined time corresponding to a result of the detecting based on the second target level; 상기 펄스를 예정시간만큼 지연하여 출력하는 단계; 및Delaying and outputting the pulse by a predetermined time; And 상기 지연하여 출력하는 단계의 결과에 응답하여 상기 백 바이어스 전압 단에 전하를 공급하는 것을 제어함으로써 상기 백 바이어스 전압 단의 레벨을 상승시키는 단계Raising the level of the back bias voltage stage by controlling the supply of charge to the back bias voltage stage in response to the result of the delayed output. 를 포함하는 반도체 메모리 소자의 동작방법.Method of operating a semiconductor memory device comprising a. 제12항에 있어서,The method of claim 12, 상기 제1타겟 레벨을 기준으로 검출하는 단계는,Detecting based on the first target level, 상기 제1타겟 레벨에 대응하는 기준전압 및 상기 백 바이어스 전압에 응답하여 검출전압의 레벨을 결정하는 단계; 및Determining a level of a detection voltage in response to a reference voltage corresponding to the first target level and the back bias voltage; And 상기 검출전압을 드라이빙하여 상기 기준전압과 같은 레벨 또는 접지전압과 같은 레벨이 되는 검출신호로서 출력하는 단계를 포함하는 것을 특징으로 하는 반 도체 메모리 소자의 동작방법.Driving the detection voltage and outputting the detection voltage as a detection signal having the same level as the reference voltage or the same level as the ground voltage. 제12항에 있어서,The method of claim 12, 상기 제2타겟 레벨을 기준으로 검출하는 단계는,Detecting based on the second target level, 상기 제2타겟 레벨에 대응하는 기준전압 및 상기 백 바이어스 전압에 응답하여 검출전압의 레벨을 결정하는 단계; 및Determining a level of a detection voltage in response to a reference voltage corresponding to the second target level and the back bias voltage; And 상기 검출전압을 드라이빙하여 상기 기준전압과 같은 레벨 또는 상기 백 바이어스 전압과 같은 레벨이 되는 검출신호로서 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 동작방법.Driving the detection voltage and outputting the detection voltage as a detection signal which is at the same level as the reference voltage or at the same level as the back bias voltage. 삭제delete
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