KR20050108149A - Circuit for generating powerup signal in semiconductor device - Google Patents
Circuit for generating powerup signal in semiconductor device Download PDFInfo
- Publication number
- KR20050108149A KR20050108149A KR1020040033213A KR20040033213A KR20050108149A KR 20050108149 A KR20050108149 A KR 20050108149A KR 1020040033213 A KR1020040033213 A KR 1020040033213A KR 20040033213 A KR20040033213 A KR 20040033213A KR 20050108149 A KR20050108149 A KR 20050108149A
- Authority
- KR
- South Korea
- Prior art keywords
- voltage
- power
- signal
- generating
- external
- Prior art date
Links
Classifications
-
- E—FIXED CONSTRUCTIONS
- E03—WATER SUPPLY; SEWERAGE
- E03C—DOMESTIC PLUMBING INSTALLATIONS FOR FRESH WATER OR WASTE WATER; SINKS
- E03C1/00—Domestic plumbing installations for fresh water or waste water; Sinks
- E03C1/12—Plumbing installations for waste water; Basins or fountains connected thereto; Sinks
- E03C1/26—Object-catching inserts or similar devices for waste pipes or outlets
- E03C1/266—Arrangement of disintegrating apparatus in waste pipes or outlets; Disintegrating apparatus specially adapted for installation in waste pipes or outlets
- E03C1/2665—Disintegrating apparatus specially adapted for installation in waste pipes or outlets
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B01—PHYSICAL OR CHEMICAL PROCESSES OR APPARATUS IN GENERAL
- B01D—SEPARATION
- B01D53/00—Separation of gases or vapours; Recovering vapours of volatile solvents from gases; Chemical or biological purification of waste gases, e.g. engine exhaust gases, smoke, fumes, flue gases, aerosols
- B01D53/34—Chemical or biological purification of waste gases
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B02—CRUSHING, PULVERISING, OR DISINTEGRATING; PREPARATORY TREATMENT OF GRAIN FOR MILLING
- B02C—CRUSHING, PULVERISING, OR DISINTEGRATING IN GENERAL; MILLING GRAIN
- B02C18/00—Disintegrating by knives or other cutting or tearing members which chop material into fragments
- B02C18/06—Disintegrating by knives or other cutting or tearing members which chop material into fragments with rotating knives
- B02C18/16—Details
- B02C18/18—Knives; Mountings thereof
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B02—CRUSHING, PULVERISING, OR DISINTEGRATING; PREPARATORY TREATMENT OF GRAIN FOR MILLING
- B02C—CRUSHING, PULVERISING, OR DISINTEGRATING IN GENERAL; MILLING GRAIN
- B02C19/00—Other disintegrating devices or methods
- B02C19/22—Crushing mills with screw-shaped crushing means
-
- E—FIXED CONSTRUCTIONS
- E03—WATER SUPPLY; SEWERAGE
- E03C—DOMESTIC PLUMBING INSTALLATIONS FOR FRESH WATER OR WASTE WATER; SINKS
- E03C1/00—Domestic plumbing installations for fresh water or waste water; Sinks
- E03C1/12—Plumbing installations for waste water; Basins or fountains connected thereto; Sinks
- E03C1/18—Sinks, whether or not connected to the waste-pipe
- E03C1/182—Sinks, whether or not connected to the waste-pipe connected to the waste-pipe
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F26—DRYING
- F26B—DRYING SOLID MATERIALS OR OBJECTS BY REMOVING LIQUID THEREFROM
- F26B3/00—Drying solid materials or objects by processes involving the application of heat
- F26B3/02—Drying solid materials or objects by processes involving the application of heat by convection, i.e. heat being conveyed from a heat source to the materials or objects to be dried by a gas or vapour, e.g. air
Abstract
본 발명은 반도체 소자의 파워업 신호 생성 회로에 관한 것으로, 포지티브 피드백 회로를 이용하여 파워업 신호 인가후, 외부전압의 노이즈에 의한 파워업 신호 레벨의 변화를 방지할 수 있고, 파워업 신호의 글리치 현상을 방지함으로써, 내부 소자의 오동작을 방지할 수 있는 반도체 소자의 파워업 신호 생성 회로를 제공한다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power-up signal generation circuit of a semiconductor device, and after the power-up signal is applied using a positive feedback circuit, it is possible to prevent a change in the power-up signal level due to noise of an external voltage, and to glitch the power-up signal. By preventing the phenomenon, a power-up signal generation circuit of a semiconductor device capable of preventing malfunction of an internal device is provided.
Description
본 발명은 반도체 소자의 파워업 신호 생성 회로에 관한 것으로, 파워업 신호 생성 후, 발생하는 글리치 현상을 방지할 수 있는 파워업 생성회로에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power-up signal generation circuit of a semiconductor device, and more particularly, to a power-up generation circuit capable of preventing a glitch phenomenon occurring after generating a power-up signal.
메모리 소자의 내부에는 파워 업(Power Up) 회로라는 외부 전압 감지 회로를 삽입하여 외부에서 일정한 전압이 일정한 시간동안 유지된 후에야 비로소 메모리 소자 내부의 회로가 정상적으로 동작하게 설계한다. 이를 위해 외부의 전압 레벨이 일정한 레벨이 되었을 경우 파워업 신호를 생성하여 메모리 소자 내부의 회로를 초기화한다. 하지만, 파워업 신호가 생성된 후에도 로직 하이로 지속되는 구간이 있으므로 전원전압이 슬로우 램핑시에는 전원전압의 변화에 민감하게 되어 글리치 현상을 일으키게 된다. 즉, 종래의 파워업 회로들은 외부전압의 노이즈(Noise)에 취약하여 리셋 신호를 여러번 생성하게 되는 문제점이 발생한다. An external voltage sensing circuit called a power up circuit is inserted into the memory device to design a circuit inside the memory device only after a constant voltage is maintained for a predetermined time. To this end, when the external voltage level reaches a constant level, a power-up signal is generated to initialize a circuit inside the memory device. However, since there is a section that continues to be logic high even after the power-up signal is generated, when the power supply voltage is slow ramping, it becomes sensitive to the power supply voltage change and causes a glitch phenomenon. That is, the conventional power-up circuits are vulnerable to noise of an external voltage and thus generate a reset signal several times.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 포지티브 피드백 회로를 이용하여 파워업 신호의 글리치 현상을 방지할 수 있는 플래시 소자의 파워업 신호 생성 회로를 제공한다. Accordingly, the present invention provides a power-up signal generation circuit of a flash device capable of preventing the glitch of the power-up signal by using a positive feedback circuit to solve the above problems.
본 발명에 따른 외부전압을 전압분배하여 제 1 전압을 생성하는 제 1 전압 생성부와, 상기 제 1 전압의 전압 레벨에 따라 제 2 전압을 생성하는 제 2 전압 생성부와, 상기 제 2 전압에 따라 파워업 신호를 생성하는 출력부 및 상기 제 2 전압에 따라 상기 제 1 전압을 디스차지 하는 제어부를 포함하는 반도체 소자의 파워업 신호 생성 회로를 제공한다. A first voltage generator for generating a first voltage by voltage-dividing an external voltage according to the present invention, a second voltage generator for generating a second voltage according to the voltage level of the first voltage, and According to an embodiment of the present invention, there is provided a power-up signal generation circuit of a semiconductor device including an output unit for generating a power-up signal and a controller for discharging the first voltage according to the second voltage.
바람직하게, 상기 제 1 전압 생성부는, 상기 외부 전압과 제 1 전압 출력단 사이에 접속된 제 1 저항 및 상기 제 1 전압 출력단과 접지전원사이에 접속되어 제 1 제어신호에 따라 구동하는 제 1 NMOS 트랜지스터를 포함하되, 상기 제 1 저항 및 상기 제 1 NMOS 트랜지스터에 의해 상기 외부전압을 전압분배하여 상기 제 1 전압을 생성하는 것이 효과적이다. Preferably, the first voltage generator includes a first NMOS transistor connected between the external voltage and the first voltage output terminal, and a first NMOS transistor connected between the first voltage output terminal and a ground power supply and driven according to a first control signal. Including, but it is effective to generate the first voltage by voltage-sharing the external voltage by the first resistor and the first NMOS transistor.
바람직하게, 상기 제 2 전압 생성부는 제 2 제어신호와 상기 제 1 전압의 전압 레벨에 따라 로직 하이의 상기 제 2 전압을 생성하는 낸드 게이트를 포함하는 것이 효과적이다. Preferably, the second voltage generator includes an NAND gate that generates the second voltage of logic high according to a second control signal and a voltage level of the first voltage.
바람직하게, 상기 출력부는 상기 제 2 전압 입력단과 상기 파워업 신호 출력단 사이에 직렬 접속된 제 1 내지 제 3 인버터를 포함하는 것이 효과적이다. Preferably, the output unit may include first to third inverters connected in series between the second voltage input terminal and the power-up signal output terminal.
바람직하게, 상기 제어부는 상기 제 1 전압 출력단과 접지전원 사이에 접속되어 상기 제 2 전압에 따라 구동하는 제 2 NMOS 트랜지스터를 포함하는 것이 효과적이다. Preferably, the control unit includes a second NMOS transistor connected between the first voltage output terminal and the ground power source and driven according to the second voltage.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. Like numbers refer to like elements in the figures.
도 1은 본 발명에 따른 파워업 신호 생성 회로의 회로도이다. 1 is a circuit diagram of a power up signal generation circuit according to the present invention.
도 1을 참조하면, 본 발명에 따른 반도체 소자의 파워업 신호 생성 회로는 외부전압(EXT-VDD)을 전압분배하여 제 1 전압(Vdtec)을 생성하는 제 1 전압 생성부(10)와, 제 1 전압(Vdtec)의 전압 레벨에 따라 제 2 전압(V2)을 생성하는 제 2 전압 생성부(20)와, 제 2 전압(V2)에 따라 파워업 신호(Vpor)를 생성하는 출력부(30)와, 제 2 전압(V2)에 따라 상기 제 1 전압(Vdtec)을 디스차지 하는 제어부(40)를 포함한다. Referring to FIG. 1, a power-up signal generation circuit of a semiconductor device according to the present invention may include a first voltage generator 10 generating a first voltage Vdtec by voltage-dividing an external voltage EXT-VDD, The second voltage generator 20 generates the second voltage V2 according to the voltage level of the first voltage Vdtec, and the output unit 30 generates the power-up signal Vpor according to the second voltage V2. ) And a controller 40 for discharging the first voltage Vdtec according to the second voltage V2.
제 1 전압 생성부(10)는 외부 전압(EXT-VDD)과 제 1 전압 출력단 사이에 접속된 제 1 저항(R1)과, 제 1 전압 출력단과 접지전원사이에 접속되어 제 1 제어신호(C1)에 따라 구동하는 제 1 NMOS 트랜지스터(N1)를 포함하되, 제 1 저항(R1) 및 제 1 NMOS 트랜지스터(N1)에 의해 외부전압을 전압분배하여 제 1 전압(Vdtec)을 생성하는 것이 바람직하다. 제 2 전압 생성부(20)는 제 2 제어신호(C2)와 제 1 전압(Vdtec)의 전압 레벨에 따라 로직 하이의 제 2 전압(V2)을 생성하는 낸드 게이트(ND1)를 포함하는 것이 바람직하다. 출력부(30)는 제 2 전압(V2)을 버퍼링하고, 반전하여 파워업 신호(Vpor)를 생성하는 다수의 인버터를 포함한다. 출력부(30)는 제 2 전압 입력단과 파워업 신호 출력단 사이에 직렬 접속된 제 1 내지 제 3 인버터(I1 내지 I3)를 사용하는 것이 바람직하다. 제어부(40)는 제 1 전압 출력단과 접지전원 사이에 접속되어 제 2 전압(V2)에 따라 구동하는 제 2 NMOS 트랜지스터(N2)를 포함한다. 제 2 전압 생성부(20)는 제 1 전압 레벨을 검출하여 목표로 하는 레벨이 되었을 경우 제 1 전압(Vdtec)의 전압 레벨이 반전된 제 2 전압(V2)을 생성하는 인버터를 사용할 수도 있다. 상술한 낸드 게이트와 다수의 인버터들은 외부전압과 접지전원사이에 접속된 다수의 NMOS 트랜지스터와 PMOS 트랜지스터로 구성되는 것이 바람직하다. The first voltage generator 10 is connected between the first resistor R1 connected between the external voltage EXT-VDD and the first voltage output terminal, and the first control signal C1 connected between the first voltage output terminal and the ground power supply. Including a first NMOS transistor (N1) for driving according to the), it is preferable to generate a first voltage (Vdtec) by voltage-sharing the external voltage by the first resistor (R1) and the first NMOS transistor (N1). . The second voltage generator 20 may include a NAND gate ND1 that generates a second voltage V2 of logic high according to the voltage level of the second control signal C2 and the first voltage Vdtec. Do. The output unit 30 includes a plurality of inverters that buffer and invert the second voltage V2 to generate a power-up signal Vpor. The output unit 30 preferably uses first to third inverters I1 to I3 connected in series between the second voltage input terminal and the power-up signal output terminal. The controller 40 includes a second NMOS transistor N2 connected between the first voltage output terminal and the ground power source and driven according to the second voltage V2. The second voltage generator 20 may use an inverter that detects the first voltage level and generates the second voltage V2 in which the voltage level of the first voltage Vdtec is inverted. The NAND gate and the plurality of inverters described above are preferably composed of a plurality of NMOS transistors and PMOS transistors connected between an external voltage and a ground power source.
도 2는 본 발명의 파워업 신호 생성회로의 동작을 설명하기 위한 파형도이다. 2 is a waveform diagram illustrating the operation of the power-up signal generation circuit of the present invention.
도 2를 참조하면, 외부전압이 순차적으로 증가할 때, 제 1 전압 생성부(10)의 제 1 저항(R1)과 제 1 NMOS 트랜지스터(N1)에 의해 외부전압(EXT-VDD)은 전압 분배되어 제 1 전압(Vdtec)으로 출력된다. 파워업 신호발생전에는 제 1 제어신호로는 외부전압을 사용하고, 발생후에는 접지전원을 사용하는 것이 바람직하다.Referring to FIG. 2, when the external voltage increases sequentially, the external voltage EXT-VDD is divided by the first resistor R1 and the first NMOS transistor N1 of the first voltage generator 10. And output to the first voltage Vdtec. It is preferable to use an external voltage as the first control signal before generating the power-up signal and to use a ground power source after the power-up signal is generated.
제 1 전압(Vdtec)은 낸드 게이트(ND1)의 일 입력으로 입력된다. 한편 낸드 게이트(ND1)의 다른 일입력은 로직 하이의 신호를 인가받는다. 낸드 게이트(ND1)에 인가되는 제 1 전압(Vdtec)과 로직 하이의 제 2 제어신호(C2)에 따라 낸드 게이트(ND1)는 로직 하이의 제 2 전압(V2)을 출력하되, 외부전압(EXT-VDD)의 전압 레벨이 일정한 레벨이 되었을 때 로직 하이의 제 2 전압(V2)을 출력한다. 제 2 제어신호(C2)는 로직 하이의 전압을 사용하되, 본 실시예에서는 외부전압(EXT-VDD)을 사용하는 것이 바람직하다. 이는 낸드 게이트(ND1) 내부의 NMOS 트랜지스터와 PMOS 트랜지스터의 사이즈를 변화시킴으로써 가능하다. 즉, 낸드 게이트(ND1) 내부의 PMOS 트랜지스터는 게이트에 인가되는 제 1 전압(Vdtec)과 외부전압(EXT-VDD)의 전압차가 소자의 문턱 전압만큼이 되었을 때 턴온이 된다. 본 실시예에서는 외부전압(EXT-VDD)이 1.7 내지 1.9V가 되었을 경우, 제 1 전압(Vdtec)을 인가받은 낸드 게이트(ND1)가 로직 하이의 제 2 전압(V2)을 출력되도록 하는 것이 바람직하다. The first voltage Vdtec is input to one input of the NAND gate ND1. Meanwhile, another one input of the NAND gate ND1 receives a logic high signal. According to the first voltage Vdtec applied to the NAND gate ND1 and the second control signal C2 of the logic high, the NAND gate ND1 outputs the second voltage V2 of the logic high, but the external voltage EXT. When the voltage level of -VDD becomes constant, the second voltage V2 of logic high is output. The second control signal C2 uses a logic high voltage, but in this embodiment, it is preferable to use an external voltage EXT-VDD. This is possible by changing the sizes of the NMOS transistors and PMOS transistors in the NAND gate ND1. That is, the PMOS transistor inside the NAND gate ND1 is turned on when the voltage difference between the first voltage Vdtec and the external voltage EXT-VDD applied to the gate is equal to the threshold voltage of the device. In the present embodiment, when the external voltage EXT-VDD becomes 1.7 to 1.9 V, it is preferable that the NAND gate ND1 to which the first voltage Vdtec is applied outputs the second voltage V2 of logic high. Do.
제 2 전압(V2)은 출력부의 제 1 내지 제 3 인버터(I1 내지 I3)에 의해 반전되고, 소정시간 버퍼링 되어 로직 로우의 파워업 신호(Vpor)로써 출력된다. 또한, 제 2 NMOS 트랜지스터(N2)는 제 2 전압(V2)을 피드백 하여 제 1 전압(Vdtec)을 디스차지 한다. 이로써, 외부전압(EXT-VDD)과 제 1 전압(Vdtec)간의 마진을 충분히 유지할 수 있게 된다. 즉, 외부전압(EXT-VDD)의 노이즈에 의해 제 1 전압(Vdtec)이 변화하게 될 경우, 제 2 NMOS 트랜지스터(N2)가 턴온이 되어있어 접지전압으로 빠지게된다. 제 1 전압(Vdtec)의 변화는 낸드 게이트(ND1)에 영향을 미치지 않게 되고, 결국은 제 2 전압(V2)과 파워업 신호(Vpor)에 영향을 미치지 않게 된다. 따라서, 외부전압(EXT-VDD)의 노이즈에 의해 파워업 신호(Vpor)의 레벨이 변화되는 현상을 방지할 수 있다. The second voltage V2 is inverted by the first to third inverters I1 to I3 of the output unit, is buffered for a predetermined time, and output as a power-up signal Vpor of a logic low. In addition, the second NMOS transistor N2 feeds back the second voltage V2 to discharge the first voltage Vdtec. As a result, the margin between the external voltage EXT-VDD and the first voltage Vdtec can be sufficiently maintained. That is, when the first voltage Vdtec is changed by the noise of the external voltage EXT-VDD, the second NMOS transistor N2 is turned on to fall to the ground voltage. The change in the first voltage Vdtec does not affect the NAND gate ND1, and eventually does not affect the second voltage V2 and the power-up signal Vpor. Therefore, the phenomenon in which the level of the power-up signal Vpor is changed by the noise of the external voltage EXT-VDD can be prevented.
상술한 바와 같이, 본 발명은 포지티브 피드백 회로를 이용하여 파워업 신호 인가후, 외부전압의 노이즈에 의한 파워업 신호 레벨의 변화를 방지할 수 있다. As described above, the present invention can prevent a change in the power-up signal level due to noise of an external voltage after applying the power-up signal by using a positive feedback circuit.
또한, 파워업 신호의 글리치 현상을 방지함으로써, 내부 소자의 오동작을 방지할 수 있다. In addition, by preventing the glitch of the power-up signal, malfunction of the internal device can be prevented.
도 1은 본 발명에 따른 파워업 신호 생성 회로의 회로도이다. 1 is a circuit diagram of a power up signal generation circuit according to the present invention.
도 2는 본 발명의 파워업 신호 생성회로의 동작을 설명하기 위한 파형도이다. 2 is a waveform diagram illustrating the operation of the power-up signal generation circuit of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10 : 제 1 전압 생성부 20 : 제 2 전압 생성부10: first voltage generator 20: second voltage generator
30 : 출력부 40 : 제어부 30: output unit 40: control unit
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040033213A KR20050108149A (en) | 2004-05-11 | 2004-05-11 | Circuit for generating powerup signal in semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040033213A KR20050108149A (en) | 2004-05-11 | 2004-05-11 | Circuit for generating powerup signal in semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050108149A true KR20050108149A (en) | 2005-11-16 |
Family
ID=37284371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040033213A KR20050108149A (en) | 2004-05-11 | 2004-05-11 | Circuit for generating powerup signal in semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050108149A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101005139B1 (en) * | 2009-04-17 | 2011-01-04 | 주식회사 하이닉스반도체 | Power up circuit of semiconductor device |
| KR101020296B1 (en) * | 2009-05-28 | 2011-03-07 | 주식회사 하이닉스반도체 | Power-up sinal generating circuit |
-
2004
- 2004-05-11 KR KR1020040033213A patent/KR20050108149A/en not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101005139B1 (en) * | 2009-04-17 | 2011-01-04 | 주식회사 하이닉스반도체 | Power up circuit of semiconductor device |
| KR101020296B1 (en) * | 2009-05-28 | 2011-03-07 | 주식회사 하이닉스반도체 | Power-up sinal generating circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100240423B1 (en) | The level detecting circuit of semiconductor device | |
| US8299831B2 (en) | Semiconductor device | |
| KR102340550B1 (en) | Power control device | |
| KR100753034B1 (en) | Circuit for generating internal power voltage | |
| KR20040094224A (en) | Power-on reset circuit and semiconductor integrated circuit device including the same | |
| US20100109723A1 (en) | Power-up signal generating circuit and integrated circuit using the same | |
| JP2010182393A (en) | Predriver and output driver circuit using the same | |
| US8633742B2 (en) | Circuit and method for generating power-up signal | |
| JP2006203568A (en) | Slew rate controller, output buffer and information processor | |
| US9557788B2 (en) | Semiconductor memory device including array e-fuse | |
| KR20050108149A (en) | Circuit for generating powerup signal in semiconductor device | |
| JP2005176296A (en) | High voltage switch circuit | |
| US9025401B2 (en) | Semiconductor memory device including bulk voltage generation circuit | |
| KR100673730B1 (en) | Circuit for generating powerup signal in NAND flash device | |
| US7696796B2 (en) | Initialization signal generating circuit | |
| KR100885488B1 (en) | Semiconductor memory device | |
| JP7018095B2 (en) | Power control circuit | |
| KR100673697B1 (en) | Output driver | |
| KR101503328B1 (en) | Power on reset circuit using multiple power voltage | |
| KR20060047112A (en) | Initializing signals generating circuit of semiconductor device | |
| KR100228425B1 (en) | Output buffer circuit of memory device | |
| JP4129349B2 (en) | Output circuit and semiconductor integrated circuit | |
| KR20240057228A (en) | Electronic device performing level shifting operation and level shifter control method | |
| KR100812605B1 (en) | Power up signal generator | |
| KR20040001934A (en) | Power on/off reset circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |