KR100860976B1 - Power-up signal generator - Google Patents

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KR100860976B1
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signal
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최민석
변상진
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주식회사 하이닉스반도체
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Abstract

A power-up signal generator is provided to generate a power-up signal stably regardless of PVT(Process, Voltage, Temperature) variation. A first voltage dividing unit(100) outputs a first divided voltage increasing linearly according to the level of an external voltage. A second voltage dividing unit(200) outputs a second divided voltage which maintains a constant level after increasing linearly according to the level of the external voltage. A level comparison unit(300) generates a power-up signal by sensing the level difference between the first and the second divided voltage. The second voltage dividing unit is implemented by including a plurality of MOS diodes connected in series.

Description

파워업신호 생성장치{POWER-UP SIGNAL GENERATOR}Power-up Signal Generator {POWER-UP SIGNAL GENERATOR}

도 1은 종래기술에 따른 반도체메모리소자의 파워업 신호 생성장치의 블록 구성도.1 is a block diagram of a power-up signal generating apparatus of a semiconductor memory device according to the prior art.

도 2A는 도 1에 도시된 종래기술에 따른 파워업신호 생성장치가 드라이빙하는 노드 DET의 레벨 변화를 PVT 변동에 따라 도시한 도면.FIG. 2A is a diagram illustrating a level change of a node DET driven by a power-up signal generator according to the related art shown in FIG. 1 according to PVT variation. FIG.

도 2B는 도 2A의 노드 DET 조건에 따른 파워업신호의 레벨 변화를 PVT 변동에 따라 도시한 도면.FIG. 2B is a diagram illustrating a change in level of a power-up signal according to the node DET condition of FIG. 2A according to PVT variation. FIG.

도 3은 본 발명의 일 실시 예에 따른 파워업신호 생성장치의 회로도.3 is a circuit diagram of a power-up signal generating apparatus according to an embodiment of the present invention.

도 4는 도 3에 도시된 본 발명에 따른 파워업신호 생성장치의 동작 파형도.4 is an operation waveform diagram of the power-up signal generating apparatus according to the present invention shown in FIG.

도 5는 본 발명의 제2 실시 예에 따른 파워업신호 생성장치의 회로도.5 is a circuit diagram of a power-up signal generating apparatus according to a second embodiment of the present invention.

도 6은 본 발명의 제3 실시 예에 따른 파워업신호 생성장치의 블록 구성도.6 is a block diagram of a power-up signal generating apparatus according to a third embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

100 : 제1 전압 분배부100: first voltage divider

200 : 제2 전압 분배부200: second voltage divider

300 : 비교부300: comparison unit

본 발명은 반도체 설계 기술에 관한 것으로, 특히 파워업신호 생성장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor design techniques, and more particularly, to an apparatus for generating power up signals.

반도체 메모리 소자는 외부에서 파워를 인가하고 메모리에서 규정하는 초기화 과정을 거친 후 시스템이 안정화되었을 시 노멀(Normal) 동작을 수행하게 된다. 내부 회로의 안정성과 정상적인 동작을 보장하기 위해서는 외부에서 메모리에 충분히 높은전압이 인가되어 내부 회로가 논리레벨 'H', 'L'의 상태를 명확하게 인식하는 시점에서 동작해야 한다. 파워업 회로는 이 동작 시점을 조절하는 회로로 볼 수 있다. 따라서 파워-업신호(PWRUP)가 활성화되면 메모리는 초기화 과정을 거치고 노멀 동작 모드로 진입하게 된다.The semiconductor memory device performs a normal operation when the system is stabilized after applying power from the outside and initializing the memory. In order to ensure the stability and normal operation of the internal circuit, a high enough voltage is applied to the memory from the outside, and the internal circuit must operate when the internal circuit clearly recognizes the states of logic levels 'H' and 'L'. The power-up circuit can be seen as a circuit for controlling this operating point. Therefore, when the power-up signal PWRUP is activated, the memory goes through an initialization process and enters a normal operation mode.

도 1은 종래기술에 따른 반도체메모리소자의 파워업 신호 생성장치의 블록 구성도이다.1 is a block diagram of an apparatus for generating a power-up signal of a semiconductor memory device according to the prior art.

도 1을 참조하면, 종래기술에 따른 파워업신호 생성장치는 외부전압을 전압 분배하여 분배전압으로 출력하기 위한 전압 분배부(10)와, 분배전압의 레벨을 감지하여 파워업신호를 생성하기 위한 신호 생성부(20)를 구비한다.Referring to FIG. 1, the apparatus for generating a power up signal according to the related art includes a voltage divider 10 for outputting a voltage by dividing an external voltage, and generating a power up signal by sensing a level of the divided voltage. The signal generator 20 is provided.

그리고 전압 분배부(10)는 외부전압의 공급단과 접지전압의 공급단 사이에 직렬 연결된 저항(R1, R2)을 구비하여, 저항(R1, R2)의 연결노드에 걸린 전압을 분배전압으로 출력한다.In addition, the voltage divider 10 includes resistors R1 and R2 connected in series between the supply terminal of the external voltage and the supply terminal of the ground voltage, and outputs the voltage applied to the connection node of the resistors R1 and R2 as the divided voltage. .

신호 생성부(20)는 접지전압을 게이트 입력으로 가지며 외부전압의 공급단과 노드(DET) 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM1)와, 분배전압을 게이트 입력으로 가지며 노드(DET)와 접지전압의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM1)와, 노드(DET)에 걸린 전압을 반전하여 파워업신호(PWRUP)로 출력하기 위한 인버터(I1)를 포함한다.The signal generator 20 has a ground voltage as a gate input, a PMOS transistor PM1 having a source-drain path between the supply terminal of the external voltage and the node DET, and a division voltage as a gate input, An NMOS transistor NM1 having a drain-source path between the supply terminals of the ground voltage, and an inverter I1 for inverting the voltage applied to the node DET and outputting the inverted voltage as the power-up signal PWRUP.

다음에서는 도 1에 도시된 종래기술의 파워업신호 생성장치의 구동을 간략히 살펴보도록 한다.Next, the driving of the power up signal generating apparatus of the related art shown in FIG. 1 will be briefly described.

먼저, 전압 분배부(10)는 외부전압의 레벨을 분배하여 분배전압으로 출력한다. 반도체메모리소자의 초기 구동 시, 외부전압의 레벨이 점차적으로 상승함에 따라, 분배전압의 레벨도 이를 따라 점차 상승한다.First, the voltage divider 10 divides the level of the external voltage and outputs the divided voltage. During the initial driving of the semiconductor memory device, as the level of the external voltage gradually rises, the level of the distribution voltage also gradually increases along with it.

이어, 신호 생성부(20) 내 PMOS트랜지스터(PM1)의 게이트 단에 접지전압의 연결되므로, PMOS트랜지스터(PM1)는 외부전압의 레벨이 상승함에 따라, 게이트-소스 전압이 문턱전압 이상으로 상승하면 턴온된다. 따라서, 턴온된 PMOS트랜지스터(PM1)에 의해 노드(DET)가 외부전압 레벨로 드라이빙된다.Subsequently, since the ground voltage is connected to the gate terminal of the PMOS transistor PM1 in the signal generator 20, when the gate-source voltage rises above the threshold voltage as the level of the external voltage increases in the PMOS transistor PM1. Is turned on. Therefore, the node DET is driven to the external voltage level by the turned-on PMOS transistor PM1.

이어, 인버터(I1)는 외부전압의 레벨이 논리 판별레벨 이상으로 상승하면, 파워업신호(PWRUP)를 논리레벨 L로 유지한다.Subsequently, the inverter I1 maintains the power-up signal PWRUP at the logic level L when the level of the external voltage rises above the logic discrimination level.

이어, 전압분배부(10)의 분배전압의 레벨이 외부전압의 레벨이 상승함에 따라 상승하여, NMOS트랜지스터(NM1)의 문턱전압 이상으로 상승한다.Subsequently, the level of the divided voltage of the voltage divider 10 rises as the level of the external voltage increases, and rises above the threshold voltage of the NMOS transistor NM1.

이어, NMOS트랜지스터(NM1)가 분배전압에 의해 턴온되어 노드(DET)를 접지전압 레벨로 드라이빙한다. 따라서, 인버터(I1)가 노드에 걸린 전압을 반전하여 파워 업신호를 논리레벨 H로 천이시킨다.Subsequently, the NMOS transistor NM1 is turned on by the distribution voltage to drive the node DET to the ground voltage level. Thus, inverter I1 inverts the voltage applied to the node to transition the power up signal to logic level H.

한편, 도면에는 도시되지 않았으나, 파워업신호가 논리레벨 H로 천이함에 따라, 반도체메모리소자는 초기 파워업 구동을 한다.On the other hand, although not shown in the figure, as the power-up signal transitions to the logic level H, the semiconductor memory device performs initial power-up driving.

그러나, 이러한 종래기술을 사용하는 경우, PMOS트랜지스터(PM1)와 NMOS트랜지스터(NM1)가 갖는 문턱전압이 PVT(Process/Voltage/Temperature) 변동에 영향을 받아, 안정적으로 파워업신호(PWRUP)를 생성하지 못하는 문제점이 있다. 이에 관해 다음 도면을 참조하여 구체적으로 살펴보도록 한다.However, when using the conventional technology, the threshold voltage of the PMOS transistor PM1 and the NMOS transistor NM1 is affected by the PVT (Process / Voltage / Temperature) variation, thereby stably generating the power-up signal PWRUP. There is a problem that can not be. This will be described in detail with reference to the following drawings.

도 2A는 도 1에 도시된 종래기술에 따른 파워업신호 생성장치가 드라이빙하는 노드(DET)의 레벨 변화를 PVT 변동에 따라 도시한 도면이다. 참고적으로, NMOS트랜지스터(NM1)가 PMOS트랜지스터(PM1)보다 빠른 조건은 N-FAST & P-SLOW로 표기하며, NMOS트랜지스터(NM1)와 PMOS트랜지스터(PM1)가 동일한 빠르기를 갖는 경우 N-TYPICAL & P-TYPICAL로 표기한다. 그리고 PMOS트랜지스터(PM1)가 NMOS트랜지스터(NM1)보다 빠른 경우, N-SLOW & P-FAST로 표기한다.FIG. 2A is a diagram illustrating a level change of a node DET driven by the power-up signal generator according to the related art shown in FIG. 1 according to PVT variation. For reference, the condition in which the NMOS transistor NM1 is faster than the PMOS transistor PM1 is expressed as N-FAST & P-SLOW, and when the NMOS transistor NM1 and the PMOS transistor PM1 have the same fast, the N-TYPICAL & P-TYPICAL. When the PMOS transistor PM1 is faster than the NMOS transistor NM1, the PMOS transistor PM1 is referred to as N-SLOW & P-FAST.

도 2A에 도시된 바와 같이, N-SLOW & P-FAST인 경우 NMOS트랜지스터(NM1)의 구동력이 PMOS트랜지스터(PM1)보다 작기 때문에, N-TYPICAL & P-TYPICAL보다 늦게 노드(DET)의 논리레벨이 'L'로 변환된다. 이와 같은 이유로, N-FAST & P-SLOW인 경우 NMOS트랜지스터(NM1)의 구동력이 PMOS트랜지스터(PM1)보다 크기 때문에, N-TYPICAL & P-TYPICAL보다 빠르게 노드(DET)의 논리레벨이 'L'로 변환된다.As shown in FIG. 2A, in the case of N-SLOW & P-FAST, since the driving force of the NMOS transistor NM1 is smaller than that of the PMOS transistor PM1, the logic level of the node DET is later than N-TYPICAL & P-TYPICAL. Is converted to 'L'. For this reason, in the case of N-FAST & P-SLOW, since the driving force of NMOS transistor NM1 is greater than that of PMOS transistor PM1, the logic level of node DET is faster than N-TYPICAL & P-TYPICAL. Is converted to.

도 2B는 도 2A의 노드(DET) 조건에 따른 파워업신호(PWRUP)의 레벨 변화를 PVT 변동에 따라 도시한 도면이다.FIG. 2B is a diagram illustrating the level change of the power-up signal PWRUP according to the node DET condition of FIG. 2A according to the PVT variation.

도 2B에 도시된 바와 같이, N-SLOW & P-FAST인 경우 NMOS트랜지스터(NM1)의 구동력이 PMOS트랜지스터(PM1)보다 작기 때문에, N-TYPICAL & P-TYPICAL보다 늦게 파워업신호(PWRUP)가 논리레벨 'H'로 활성화된다. 이와 같은 이유로, N-FAST & P-SLOW인 경우 NMOS트랜지스터(NM1)의 구동력이 PMOS트랜지스터(PM1)보다 크기 때문에, N-TYPICAL & P-TYPICAL보다 빠르게 파워업신호(PWRUP)가 논리레벨 'H'로 활성화된다.As shown in FIG. 2B, in the case of N-SLOW & P-FAST, since the driving force of the NMOS transistor NM1 is smaller than that of the PMOS transistor PM1, the power-up signal PWRUP is later than N-TYPICAL & P-TYPICAL. Activated at logic level 'H'. For this reason, in the case of N-FAST & P-SLOW, since the driving force of the NMOS transistor NM1 is greater than that of the PMOS transistor PM1, the power-up signal PWRUP is faster than the N-TYPICAL & P-TYPICAL logic level 'H. Is activated.

그러므로, 종래기술을 사용하는 경우, PVT 변동에 따라 MOS트랜지스터가 갖는 문턱전압의 레벨이 달라져, 파워업신호가 일정한 레벨에서 활성화되지 못한다. 이와 같이, 안정적으로 파워업신호가 생성되지 못하면, 이를 인가받아 초기구동되는 반도체메모리소자의 신뢰성이 떨어진다.Therefore, when using the prior art, the level of the threshold voltage of the MOS transistor is changed according to the PVT fluctuation, so that the power-up signal cannot be activated at a constant level. As such, when the power-up signal is not stably generated, the reliability of the semiconductor memory device which is initially driven by being applied thereto is low.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, PVT 변동 시에도 안정적으로 파워업신호를 생성하는 파워업신호 생성장치를 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object of the present invention is to provide a power-up signal generating apparatus for generating a power-up signal stably even when PVT fluctuations.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 파워업신호 생성장치는 외부전압의 레벨에 따라 선형적으로 증가하는 제1 분배전압을 출력하기 위한 제1 전압분배수단; 외부전압의 레벨에 따라 선형적으로 증가하다, 일정레벨로 유지되는 제2 분배전압을 출력하기 위한 제2 전압분배수단; 및 상기 제1 및 제2 분배전압의 레벨 차이를 감지하여 파워업신호를 생성하기 위한 레벨 비교수단을 구비한다.According to an aspect of the present invention, there is provided a power-up signal generating apparatus comprising: first voltage distribution means for outputting a first divided voltage that increases linearly with an external voltage level; Second voltage distribution means for linearly increasing according to the level of the external voltage, for outputting a second divided voltage maintained at a constant level; And level comparison means for detecting a level difference between the first and second distribution voltages to generate a power-up signal.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도 3은 본 발명의 제1 실시 예에 따른 파워업신호 생성장치의 회로도이다.3 is a circuit diagram of a power-up signal generating apparatus according to a first embodiment of the present invention.

도 3를 참조하면, 본 발명에 따른 파워업신호 생성장치는 외부전압(VDD)의 레벨에 따라 선형적으로 증가하는 제1 분배전압(V2)을 출력하기 위한 제1 전압분배부(100)와, NMOS 다이오드를 포함하여, 외부전압(VDD)의 레벨에 따라 선형적으로 증가하다, 일정레벨로 유지되는 제2 분배전압(VB)을 출력하기 위한 제2 전압분배부(200)와, 제1 및 제2 분배전압(V2, VB)의 레벨 차이를 감지하여 파워업신호(PWRUP)를 생성하기 위한 레벨 비교부(300)를 포함한다.Referring to FIG. 3, the apparatus for generating a power up signal according to the present invention includes a first voltage divider 100 for outputting a first divided voltage V2 that increases linearly with the level of an external voltage VDD. A second voltage divider 200 for outputting a second divided voltage VB which is linearly increased according to the level of the external voltage VDD, including the NMOS diode, and maintained at a constant level, And a level comparison unit 300 for generating a power-up signal PWRUP by sensing a level difference between the second divided voltages V2 and VB.

그리고 제1 전압분배부(100)는 외부전압(VDD)의 공급단과 접지전압(VSS)의 공급단 사이에 직렬 연결된 제1 및 제2 저항(R3, R4)을 포함한다.The first voltage divider 100 includes first and second resistors R3 and R4 connected in series between a supply terminal of the external voltage VDD and a supply terminal of the ground voltage VSS.

제2 전압분배부(200)는 외부전압(VDD)의 공급단과 노드 B 사이에 직렬 연결된 제1 및 제2 NMOS 다이오드(ND1, ND2)와, 노드 B에 일측단이 접속된 NMOS다이오드(ND3)와, 외부전압(VDD)을 게이트 입력으로 가며, NMOS다이오드(ND3)의 타측단(A)과 접지전압(VSS)의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM2)를 포함한다. 여기서, 제1 내지 제3 NMOS다이오드(ND1, ND2, ND3)와 NMOS트랜지스터(NM2)는 동일한 길이와 폭을 갖는다. 따라서, PVT 변동에 따라 NMOS트랜지스터의 문턱 전압의 레벨이 변경되어도 제2 전압분배부(200) 내 모든 트랜지스터가 동일한 레벨 변경을 갖게 되어, 노드 B에 걸린 전압은 일정한 레벨을 유지한다. 참고적으로, 각 MOS다이오드의 싸이즈를 조절하여 노드 B의 전압 레벨을 바꾸거나, 제2 분배전압으로 노드 B가 아닌 노드 A 또는 노드 C에 걸린 전압을 출력할 수 있다. 즉, 설계자의 의도에 따라 제2 분배전압의 레벨을 조절하여, 원하는 시점에 파워업신호가 활성화되도록 할 수 있다.The second voltage divider 200 includes first and second NMOS diodes ND1 and ND2 connected in series between a supply terminal of the external voltage VDD and the node B, and an NMOS diode ND3 having one end connected to the node B. And an NMOS transistor NM2 having a drain-source path between the external terminal A of the NMOS diode ND3 and the supply terminal of the ground voltage VSS. Here, the first to third NMOS diodes ND1, ND2, and ND3 and the NMOS transistor NM2 have the same length and width. Therefore, even if the level of the threshold voltage of the NMOS transistor changes according to the PVT variation, all the transistors in the second voltage distribution unit 200 have the same level change, so that the voltage applied to the node B maintains a constant level. For reference, the voltage level of the node B may be changed by adjusting the size of each MOS diode, or the voltage applied to the node A or the node C instead of the node B may be output as the second divided voltage. That is, the power-up signal may be activated at a desired time by adjusting the level of the second divided voltage according to the designer's intention.

비교부(300)는 외부전압(VDD)을 게이트 입력으로 가져 바이어스 전류를 공급하기 위한 전류원 트랜지스터(NM3)와, 제1 및 제2 분배전압(V2, VB)을 인가받으며 전류원트랜지스터(NM3)에 직렬 연결된 제1 및 제2 차동 입력 트랜지스터(NM4, NM5)와, 외부전압(VDD)의 공급단과 제1 및 제2 차동 입력 트랜지스터(NM4, NM5) 사이에 접속된 제1 및 제2 전류미러형 로드트랜지스터(PM2, PM3)와, 제1 차동입력 트랜지스터(NM4)와 제1 전류미러형 로드트랜지스터(PM2)의 접속노드에 걸린 전압(OUT1)을 반전하여 파워업신호(PWRUP)로 출력하기 위한 인버터(I2)를 포함한다.The comparator 300 receives the current source transistor NM3 for supplying a bias current with the external voltage VDD to the gate input, and receives the first and second distribution voltages V2 and VB to the current source transistor NM3. First and second current mirror types connected between the first and second differential input transistors NM4 and NM5 connected in series, the supply terminal of the external voltage VDD, and the first and second differential input transistors NM4 and NM5. To invert the voltage OUT1 across the connection node of the load transistors PM2 and PM3, the first differential input transistor NM4, and the first current mirror type load transistor PM2, and output the inverted voltage as the power-up signal PWRUP. An inverter I2 is included.

여기서, 전류원 트랜지스터(NM3)와 제1 및 제2 차동 입력 트랜지스터(NM4, NM5)는 NMOS트랜지스터이며, 제1 및 제2 전류미러형 로드트랜지스터(PM2, PM3)는 PMOS트랜지스터이다. 또한, 제1 및 제2 차동 입력 트랜지스터(NM4, NM5)와 제1 및 제2 전류미러형 로드트랜지스터(PM2, PM3)는 비교부(300)가 낮은 전원전압 레벨에서도 충분히 액티브될 수 있는 포화상태(Saturation)에 있도록, 파워업신호 생성장치 내 다른 MOS트랜지스터의 문턱전압 보다 낮은 문턱전압을 갖는 슬림 모스(Slim MOS)로 구현된다.Here, the current source transistors NM3 and the first and second differential input transistors NM4 and NM5 are NMOS transistors, and the first and second current mirror type load transistors PM2 and PM3 are PMOS transistors. In addition, the first and second differential input transistors NM4 and NM5 and the first and second current mirror type load transistors PM2 and PM3 are saturated so that the comparator 300 can be sufficiently activated even at a low power supply voltage level. To be in (Saturation), it is implemented as a slim MOS having a threshold voltage lower than the threshold voltage of other MOS transistors in the power-up signal generator.

도 4는 도 3에 도시된 본 발명에 따른 파워업신호 생성장치의 동작 파형도이다.4 is an operation waveform diagram of the power-up signal generating apparatus according to the present invention shown in FIG.

도 4에 도시된 바와 같이, 제1 전압분배부(100)는 1/2VDD로 외부전압(VDD)의 레벨에 따라 선형적으로 증가하는 제1 분배전압(V2)을 출력한다.As shown in FIG. 4, the first voltage divider 100 outputs a first divided voltage V2 that increases linearly with the level of the external voltage VDD at 1 / 2VDD.

그리고 제2 분배전압부(200)의 각 노드의 레벨 변동을 보면, 외부전압(VDD)의 레벨 상승에 비례적으로 증가하다, VA, VB, VC 되는 지점에서 이를 유지한다. 이는 앞서 언급한 바와 같이, 제2 전압분배부(200)가 구비하는 NMOS트랜지스터가 동일한 길이와 폭(Width/Length)를 갖기 때문이다.The level change of each node of the second divided voltage unit 200 increases in proportion to the level increase of the external voltage VDD, and is maintained at the points VA, VB, and VC. This is because, as mentioned above, the NMOS transistor included in the second voltage divider 200 has the same length and width (Width / Length).

이어, 비교부(300)는 제1 분배전압(V2)의 레벨이 제2 분배전압(VB) 보다 높은 레벨을 가지며, 이에 응답하여 파워업신호(PWRUP)를 논리레벨 'H'로 활성화한다. 다시 언급하면, 비교부(300)는 '구간 1'에서는 제1 분배전압(V2)의 레벨이 제2 분배전압(VB)보다 낮기 때문에, 제1 차동입력 트랜지스터(NM4)가 제2 차동입력 트랜지스터(NM5) 보다 적게 턴온 된다. 따라서, 노드 OUT1의 전압이 논리레벨 'H'로 상승하므로, 파워업신호(PWRUP)가 논리레벨 'L'를 유지한다. 그리고 '구간 2'에서는 제1 분배전압(V2)의 레벨이 제2 분배전압(VB) 보다 높기 때문에, 제1 차동입력 트랜지스터(NM4)가 제2 차동입력 트랜지스터(NM5)보다 많이 턴온된다. 따라서, 노드 OUT1이 논리레벨 'L'에 대응되는 레벨을 가져, 파워업신호(PWRUP)가 논리레벨 'H'로 출력된다. 즉, 파워업신호(PWRUP)는 외부전압(VDD)의 레벨을 따라 상승하게 된다.Subsequently, the comparator 300 has a level higher than that of the second distribution voltage VB, and in response thereto, activates the power-up signal PWRUP to a logic level 'H'. In other words, since the level of the first divided voltage V2 is lower than the second divided voltage VB in the “section 1”, the comparator 300 includes the second differential input transistor NM4. Less turn on (NM5). Therefore, since the voltage of the node OUT1 rises to the logic level 'H', the power-up signal PWRUP maintains the logic level 'L'. Since the level of the first divided voltage V2 is higher than the second divided voltage VB in the section 2, the first differential input transistor NM4 is turned on more than the second differential input transistor NM5. Therefore, the node OUT1 has a level corresponding to the logic level 'L', and the power-up signal PWRUP is output at the logic level 'H'. That is, the power-up signal PWRUP rises along the level of the external voltage VDD.

이와 같이, 본 발명에 따른 파워업신호 생성장치는 제2 전압 분배부(200)를 직렬 연결된 MOS 다이오드로 구현함으로, MOS트랜지스터의 문턱전압이 PVT 변동에 따라 변경되더라도 제2 분배전압(VB)의 레벨은 일정하게 유지된다. 즉, 일정한 레벨을 유지하는 제2 분배전압(VB)을 기준으로 제1 분배전압(V2)의 레벨을 비교하여 파워업신호(PWRUP)를 생성할 수 있다. 따라서, PVT 변동 시에도 일정한 외부전압(VDD)의 레벨에서 파워업신호(PWRUP)가 활성화되어, 반도체메모리소자의 구동을 안정적으로 보장할 수 있다.As described above, the apparatus for generating a power-up signal according to the present invention implements the second voltage divider 200 as a series-connected MOS diode, so that even if the threshold voltage of the MOS transistor is changed according to the PVT variation, The level remains constant. That is, the power-up signal PWRUP may be generated by comparing the levels of the first distribution voltage V2 based on the second distribution voltage VB maintaining a constant level. Therefore, even when the PVT fluctuates, the power-up signal PWRUP is activated at a constant level of the external voltage VDD, thereby ensuring stable driving of the semiconductor memory device.

한편, 도 5는 본 발명의 제2 실시 예에 따른 파워업신호 생성장치의 회로도이다.5 is a circuit diagram of a power-up signal generating apparatus according to a second embodiment of the present invention.

도 5에 도시된, 제2 실시 예에 따른 파워업신호 생성장치는 제1 실시 예에 비해 제2 전압분배부(400)만이 다른 것을 알 수 있다. 이를 구체적으로 살펴보도록한다.As shown in FIG. 5, the power-up signal generating apparatus according to the second embodiment may know that only the second voltage divider 400 is different from the first embodiment. Let's look at this in detail.

제2 전압 분배부(400)는 접지전압을 게이트 입력으로 가지며 외부전압(VDD)의 공급단과 노드 D 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM4)와, PMOS트랜지스터(PM4)의 드레인단(D)에 자신의 소스단이 접속되고 노드 E에 자신의 게이트단과 드레인단이 접속된 PMOS 다이오드(PD1)와, 노드 E에 자신의 소스단이 접속되고 노드 F에 자신의 게이트단과 드레인단이 접속된 PMOS다이오드(PD2)와, 노드 F에 자신의 소스단이 접속되고 접지전압(VSS)의 공급단에 자신의 게이트단과 드레인단이 접속된 PMOS다이오드(PD3)를 포함한다.The second voltage divider 400 has a ground voltage as a gate input, a PMOS transistor PM4 having a source-drain path between a supply terminal of the external voltage VDD and the node D, and a drain terminal of the PMOS transistor PM4. PMOS diode PD1 having its source terminal connected to D), its gate terminal and drain terminal connected to node E, its source terminal connected to node E, and its gate terminal and drain terminal connected to node F. And a PMOS diode PD3 having its source terminal connected to the node F and its gate terminal and drain terminal connected to the supply terminal of the ground voltage VSS.

이와 같이, 제2 전압 분배부(400)는 직렬 연결된 PMOS 다이오드(PD1, PD2, PD3)와 PMOS트랜지스터(PM4)를 포함하여 구현된다. 이외 구동은 제1 실시 예와 동일하므로, 구체적인 언급은 생략하도록 한다.As such, the second voltage divider 400 includes a PMOS diode PD1, PD2, PD3 and a PMOS transistor PM4 connected in series. Since other driving is the same as in the first embodiment, detailed description thereof will be omitted.

도 6은 본 발명의 제3 실시 예에 따른 파워업신호 생성장치의 블록 구성도이다.6 is a block diagram of an apparatus for generating a power up signal according to a third embodiment of the present invention.

도 6에 도시된, 제3 실시 예에 따른 파워업신호 생성장치를 제1 실시 예와 비교하여 보면, 비교부(500)만이 다른 것을 알 수 있다.When comparing the power-up signal generating apparatus according to the third embodiment shown in FIG. 6 with the first embodiment, it can be seen that only the comparator 500 is different.

비교부(500)를 살펴보면, 비교부(500)는 접지전압(VSS)을 게이트 입력으로 가지며 외부전압(VDD)의 공급단에 자신의 소스단이 접속된 PMOS트랜지스터(PM5)와, 제1 분배전(V2)압을 게이트 입력으로 가지며 PMOS트랜지스터(PM5)의 드레인단에 자신의 소스단이 접속된 PMOS트랜지스터(PM6)와, 제2 분배전압(VB)을 게이트 입력으로 가지며 PMOS트랜지스터(PM5)의 드레인단에 자신의 소스단이 접속된 PMOS트랜지스터(PM7)와, PMOS트랜지스터(PM7)의 드레인단에 걸린전압을 게이트 입력으로 가지며 PMOS트랜지스터(PM6)의 드레인단과 접지전압(VSS)의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM6)와, PMOS트랜지스터(PM7)의 드레인단에 자신의 게이트단과 드레인단이 접속되고, 자신의 소스단이 접지전압(VSS)의 공급단에 접속된 NMOS트랜지스터(NM7)와, PMOS트랜지스터(PM6)와 NMOS트랜지스터(NM6)의 접속 노드(OUT2)에 걸린 전압을 반전하여 파워업신호(PWRUP)로 출력하기 위한 인버터(I3)를 포함한다.Referring to the comparator 500, the comparator 500 has a ground voltage VSS as a gate input, and a PMOS transistor PM5 having its source terminal connected to a supply terminal of an external voltage VDD, and a first distribution. PMOS transistor PM6 having its full (V2) voltage as its gate input and its source terminal connected to the drain terminal of the PMOS transistor PM5, and a second division voltage VB as its gate input, and having a PMOS transistor PM5. The PMOS transistor PM7 having its source terminal connected to the drain terminal of the PMOS transistor PM7 and the voltage applied to the drain terminal of the PMOS transistor PM7 are the gate inputs, and the drain terminal of the PMOS transistor PM6 and the supply terminal of the ground voltage VSS. An NMOS transistor NM6 having a drain-source path therebetween, its gate terminal and a drain terminal are connected to the drain terminal of the PMOS transistor PM7, and its source terminal is connected to the supply terminal of the ground voltage VSS. NMOS transistor (NM7), PMOS transistor (PM6) and NMOS transistor An inverter I3 for inverting the voltage applied to the connection node OUT2 of the transistor NM6 and outputting it as a power-up signal PWRUP is included.

제3 실시 예에 따른 파워업신호 생성장치는 제1 실시예와 동일한 구동을 가 지므로, 구체적인 언급은 생략하도록 한다.Since the power-up signal generating apparatus according to the third embodiment has the same driving as the first embodiment, detailed description thereof will be omitted.

그러므로, 도 3 내지 도 6에 도시된 제1 내지 제3 실시 예에 따른 파워업 신호 생성장치는 직렬 연결된 MOS다이오드를 구비하여 제2 분배전압을 생성하므로써, MOS트랜지스터의 문턱전압이 PVT 변동에 영향을 받더라도, 제2 분배전압의 레벨이 일정하게 유지되도록 한다. 그리고 일정하게 유지되는 제2 분배전압의 레벨을 기준으로 제1 분배전압의 레벨을 비교하여 파워업신호를 생성한다. 따라서, 파워업신호는 외부전압의 일정 레벨에서 활성화된다. 이를 인가받아 초기 구동을 하는 반도체메모리소자의 신뢰성이 향상된다.Therefore, the power-up signal generating apparatus according to the first to third embodiments shown in FIGS. 3 to 6 includes a MOS diode connected in series to generate a second divided voltage, so that the threshold voltage of the MOS transistor affects the PVT variation. Even if the signal is received, the level of the second divided voltage is kept constant. The power-up signal is generated by comparing the level of the first divided voltage based on the level of the second divided voltage which is kept constant. Thus, the power up signal is activated at a constant level of external voltage. By applying this, the reliability of the semiconductor memory device which is initially driven is improved.

이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

전술한 본 발명은 일정한 외부전압의 레벨에서 파워업신호가 활성화되어, 이를 인가받는 반도체메모리소자 구동의 신뢰성이 향상된다.According to the present invention, the power-up signal is activated at a constant external voltage level, thereby improving reliability of driving a semiconductor memory device.

Claims (12)

외부전압의 레벨에 따라 선형적으로 증가하는 제1 분배전압을 출력하기 위한 제1 전압분배수단;First voltage distribution means for outputting a first divided voltage that increases linearly with the level of the external voltage; 외부전압의 레벨에 따라 선형적으로 증가하다, 일정레벨로 유지되는 제2 분배전압을 출력하기 위한 제2 전압분배수단; 및Second voltage distribution means for linearly increasing according to the level of the external voltage, for outputting a second divided voltage maintained at a constant level; And 상기 제1 및 제2 분배전압의 레벨 차이를 감지하여 파워업신호를 생성하기 위한 레벨 비교수단Level comparison means for generating a power-up signal by detecting a level difference between the first and second distribution voltages; 을 구비하는 파워업신호 생성장치.Power up signal generation device having a. 제1항에 있어서,The method of claim 1, 상기 제2 전압 분배수단은 직렬 연결된 복수의 MOS다이오드를 포함하여 구현되는 것The second voltage distribution means includes a plurality of MOS diodes connected in series 을 특징으로 하는 파워업신호 생성장치.Power-up signal generating device characterized in that. 제2항에 있어서,The method of claim 2, 상기 제2 전압분배수단은,The second voltage distribution means, 상기 외부전압의 공급단과 제1 노드 사이에 연결된 제1 NMOS 다이오드와,A first NMOS diode connected between the supply terminal of the external voltage and a first node; 상기 제1 노드와 제2 노드 사이에 연결된 제2 NMOS다이오드와,A second NMOS diode connected between the first node and a second node, 상기 제2 노드와 제3 노드 사이에 연결된 제3 NMOS 다이오드와,A third NMOS diode connected between the second node and a third node; 상기 외부전압을 게이트 입력으로 가며, 상기 제3 노드와 접지전압의 공급단 사이에 드레인-소스 경로를 갖는 제1 NMOS트랜지스터를 구비하여,A first NMOS transistor having a drain-source path between the third node and a supply terminal of a ground voltage; 상기 제2 노드에 걸린 전압을 상기 제2 분배전압으로 출력하는 것Outputting the voltage across the second node as the second divided voltage; 을 특징으로 하는 파워업신호 생성장치.Power-up signal generating device characterized in that. 제2항에 있어서,The method of claim 2, 상기 제2 전압분배수단은,The second voltage distribution means, 접지전압을 게이트 입력으로 가지며 상기 외부전압의 공급단과 제4 노드 D 사이에 소스-드레인 경로를 갖는 제1 PMOS트랜지스터와,A first PMOS transistor having a ground voltage as a gate input and having a source-drain path between a supply terminal of the external voltage and a fourth node D; 상기 제4 노드에 자신의 소스단이 접속되고 제5 노드에 자신의 게이트단과 드레인단이 접속된 제1 PMOS 다이오드와,A first PMOS diode having its source terminal connected to the fourth node and its gate terminal and drain terminal connected to a fifth node; 상기 제5 노드에 자신의 소스단이 접속되고 제6 노드에 자신의 게이트단과 드레인단이 접속된 제2 PMOS다이오드와,A second PMOS diode having its source terminal connected to the fifth node and its gate terminal and drain terminal connected to the sixth node; 상기 제6 노드에 자신의 소스단이 접속되고 상기 접지전압의 공급단에 자신의 게이트단과 드레인단이 접속된 제3 PMOS다이오드를 포함하여,A third PMOS diode having its source terminal connected to the sixth node and its gate terminal and drain terminal connected to the supply terminal of the ground voltage; 상기 제5 노드에 걸린 전압을 상기 제2 분배전압으로 출력하는 것Outputting a voltage across the fifth node as the second divided voltage; 을 특징으로 하는 파워업신호 생성장치.Power-up signal generating device characterized in that. 제2항 내지 제4항 중 어느 한 항에 있어서,The method according to any one of claims 2 to 4, 상기 비교수단은 상기 제1 및 제2 분배전압을 차동 입력으로 가져 상기 파워업신호를 출력하기 위한 차동증폭기인 것을 특징으로 하는 파워업신호 생성장치.And said comparing means is a differential amplifier for outputting said power-up signal by taking said first and second divided voltages as differential inputs. 제5항에 있어서,The method of claim 5, 상기 비교수단은,The comparison means, 상기 외부전압을 게이트 입력으로 가져 바이어스 전류를 공급하기 위한 전류원 트랜지스터와,A current source transistor for supplying a bias current by bringing the external voltage to a gate input; 상기 제1 및 제2 분배전압을 인가받으며 상기 전류원트랜지스터에 직렬 연결된 제1 및 제2 차동 입력 트랜지스터와,First and second differential input transistors connected to the current source transistor in series with the first and second divided voltages; 상기 외부전압의 공급단과 상기 제1 및 제2 차동 입력 트랜지스터 사이에 접속된 제1 및 제2 전류미러형 로드트랜지스터와,First and second current mirror type load transistors connected between the supply terminal of the external voltage and the first and second differential input transistors; 상기 제1 차동입력 트랜지스터와 상기 제1 전류미러형 로드트랜지스터의 접속 노드에 걸린 전압을 반전하여 상기 파워업신호로 출력하기 위한 인버터를 포함하는 것And an inverter for inverting a voltage applied to a connection node of the first differential input transistor and the first current mirror type load transistor as the power-up signal. 을 특징으로 하는 파워업신호 생성장치.Power-up signal generating device characterized in that. 제6항에 있어서,The method of claim 6, 상기 제1 및 제2 차동 입력 트랜지스터와 상기 제1 및 제2 전류미러형 로드트랜지스터가 포화상태에 있도록, 낮은 문턱전압을 갖는 슬림 모스로 구현되는 것Implemented with a slim MOS having a low threshold voltage such that the first and second differential input transistors and the first and second current mirror type load transistors are saturated. 을 특징으로 하는 파워업신호 생성장치.Power-up signal generating device characterized in that. 제7항에 있어서,The method of claim 7, wherein 상기 전류원트랜지스터와 상기 제1 및 제2 차동 입력 트랜지스터는 NMOS트랜지스터이며, 상기 제1 및 제2 전류미러형 로드트랜지스터는 PMOS트랜지스터로 구현되는 것Wherein the current source transistor and the first and second differential input transistors are NMOS transistors, and the first and second current mirror type load transistors are implemented as PMOS transistors. 을 특징으로 하는 파워업신호 생성장치.Power-up signal generating device characterized in that. 제8항에 있어서,The method of claim 8, 상기 제1 전압분배수단은,The first voltage distribution means, 상기 외부전압의 공급단과 상기 접지전압의 공급단 사이에 직렬 연결된 제1 및 제2 저항을 포함하여,First and second resistors connected in series between the supply terminal of the external voltage and the supply terminal of the ground voltage; 상기 제1 및 제2 저항의 연결 노드에 걸린 전압을 상기 제1 분배전압으로 출력하는 것Outputting the voltage across the connection node of the first and second resistors as the first divided voltage; 을 특징으로 하는 파워업신호 생성장치.Power-up signal generating device characterized in that. 제7항에 있어서,The method of claim 7, wherein 상기 전류원트랜지스터와 상기 제1 및 제2 차동 입력 트랜지스터는 PMOS트랜지스터이며, 상기 제1 및 제2 전류미러형 로드트랜지스터는 NMOS트랜지스터로 구현되는 것Wherein the current source transistor and the first and second differential input transistors are PMOS transistors, and the first and second current mirror type load transistors are implemented as NMOS transistors. 을 특징으로 하는 파워업신호 생성장치.Power-up signal generating device characterized in that. 제10항에 있어서,The method of claim 10, 상기 제1 전압분배수단은,The first voltage distribution means, 상기 외부전압의 공급단과 상기 접지전압의 공급단 사이에 직렬 연결된 제1 및 제2 저항을 포함하여,First and second resistors connected in series between the supply terminal of the external voltage and the supply terminal of the ground voltage; 상기 제1 및 제2 저항의 연결 노드에 걸린 전압을 상기 제1 분배전압으로 출력하는 것Outputting the voltage across the connection node of the first and second resistors as the first divided voltage; 을 특징으로 하는 파워업신호 생성장치.Power-up signal generating device characterized in that. 외부전압의 레벨에 따라 선형적으로 증가하는 제1 분배전압을 출력하는 단계;Outputting a first divided voltage that increases linearly with a level of an external voltage; 상기 외부전압의 레벨에 따라 선형적으로 증가하다, 일정레벨로 유지되는 제 2 분배전압을 출력하는 단계; 및Outputting a second divided voltage linearly increased according to the level of the external voltage and maintained at a constant level; And 상기 제1 분배전압의 레벨이 상기 제2 분배전압 이상으로 상승하는 경우, 파워업신호를 생성하는 단계Generating a power-up signal when the level of the first divided voltage rises above the second divided voltage; 를 포함하는 파워업신호 생성장치의 구동방법.Method of driving a power-up signal generating device comprising a.
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