KR100631936B1 - Internal voltage generation circuit - Google Patents

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Abstract

본 발명은 내부전압 발생회로에 관한 것으로, 외부 클럭과 칩 인에이블 신호를 이용하여 칩(chip)의 초기 동작시 내부전압 공급원의 공급능력을 증가시킴으로써, 피드백 경로에 의하여 내부 전압이 보충되는 지연 시간을 제거하여 전위변동을 최소화하고 대기 상태에서 전류를 감소시킬 수 있다.The present invention relates to an internal voltage generation circuit, and increases the supply capacity of an internal voltage source during an initial operation of a chip by using an external clock and a chip enable signal, thereby delaying the internal voltage supplemented by a feedback path. Elimination of potential can minimize potential fluctuations and reduce current in standby.

본 발명의 내부전압 발생회로는 일정한 기준전압을 발생하는 기준전압 발생수단과, 클럭 및 클럭 인에이블 신호를 멀티플렉스하여 일정 주기의 펄스 신호를 발생시키는 클럭 제어수단과, 상기 클럭 제어수단의 출력 신호에 의해 제어되고 상기 기준전압 발생수단에서 출력된 기준전압과 내부노드전압을 비교 출력하는 전압 비교수단과, 상기 전압 비교수단의 출력 신호에 의해 출력 단자로 전원 전압을 스위칭하는 스위칭 수단과, 상기 내부노드전압에 의해 상기 출력 단자의 전압을 직렬연결된 트랜지스터의 문턱전압에 따라 일정전압으로 분기시키는 제 1 전압 감지수단과, 상기 출력 단자의 전압을 직렬연결된 트랜지스터의 문턱전압에 따라 일정전압으로 분기시키는 제 2 전압 감지수단과, 상기 클럭 제어수단의 출력 신호에 의해 상기 전압 비교수단의 동작을 제어하고 상기 제 2 전압 감지수단의 동작을 선택하는 전압 선택수단을 포함하여 구성된 것을 특징으로 한다.The internal voltage generating circuit of the present invention includes reference voltage generating means for generating a constant reference voltage, clock control means for multiplexing a clock and a clock enable signal to generate a pulse signal of a predetermined period, and an output signal of the clock control means. Voltage comparison means for controlling and comparing the reference voltage output from the reference voltage generating means with the internal node voltage; switching means for switching a power supply voltage to an output terminal by an output signal of the voltage comparing means; First voltage sensing means for branching a voltage of the output terminal to a constant voltage according to a threshold voltage of a series-connected transistor by a node voltage, and branching the voltage of the output terminal to a constant voltage according to a threshold voltage of a series-connected transistor. The voltage comparison number by two voltage sensing means and an output signal of the clock control means; Control of the operation and is characterized in that is configured to include a voltage selection means for selecting the operation of said second voltage detection means.

Description

내부전압 발생회로{INTERNAL VOLTAGE GENERATION CIRCUIT}Internal voltage generating circuit {INTERNAL VOLTAGE GENERATION CIRCUIT}

도 1은 종래의 내부전압 발생회로를 도시한 회로도1 is a circuit diagram showing a conventional internal voltage generation circuit

도 2는 본 발명의 내부전압 발생회로를 도시한 회로도2 is a circuit diagram showing an internal voltage generation circuit of the present invention.

도 3은 도 2의 각 부분에 대한 동작 타이밍도3 is an operation timing diagram for each part of FIG.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

10 : 기준전압 발생부 20, 200 : 전압 비교부10: reference voltage generator 20, 200: voltage comparison unit

30 : 전압 감지부 40 : 클럭 제어부30: voltage detection unit 40: clock control unit

50 : 전압 선택부 60 : 전압 감지부50: voltage selection unit 60: voltage detection unit

본 발명은 내부전압 발생회로에 관한 것으로, 특히 칩(chip)의 초기 동작시 내부전압 공급원의 공급능력을 증가시킴으로써, 전위변동을 최소화하고 대기 상태에서 전류를 감소시킨 내부전압 발생회로에 관한 것이다.The present invention relates to an internal voltage generation circuit, and more particularly, to an internal voltage generation circuit which minimizes potential fluctuations and reduces current in a standby state by increasing the supply capability of an internal voltage source during initial operation of a chip.

도 1은 종래의 내부전압 발생회로를 도시한 회로도로서, 일정한 기준전압(Vref)을 발생하는 기준전압 발생부(10)와, 상기 기준전압 발생부(10)에서 출력된 기준전압(Vref)과 내부전압(Nd6)을 입력하여 비교 출력하는 전압 비교부(20)와, 상기 전압 비교부(20)에서 출력된 전압에 의해 내부 전압을 발생시키는 전압 감지부(30)로 구성된다.1 is a circuit diagram illustrating a conventional internal voltage generation circuit, and includes a reference voltage generator 10 for generating a constant reference voltage Vref, a reference voltage Vref output from the reference voltage generator 10, and The voltage comparator 20 inputs and compares the internal voltage Nd6, and the voltage detector 30 generates an internal voltage by the voltage output from the voltage comparator 20.

상기 전압 비교부(20)는 도시된 바와 같이, 커런트 미러형 구조를 갖는 차동 증폭기로 구성되어 있다. 기준전압 발생부(10)로부터 인에이블 신호(Nd2)가 들어오면 전류 소오스 역할을 하는 NMOS 트랜지스터(N3)가 턴온되어 전압 비교부(10)를 동작시키게 된다. 상기 기준전압 발생부(10)에서 출력된 기준 전압(Nd1)을 게이트 입력으로 하는 NMOS 트랜지스터(N1)와 내부 전압(Nd6)을 게이트 입력으로 하는 NMOS 트랜지스터(N2)의 동작에 의해 출력 노드(Nd3)의 전압이 결정된다.As illustrated, the voltage comparator 20 is configured as a differential amplifier having a current mirror type structure. When the enable signal Nd2 is input from the reference voltage generator 10, the NMOS transistor N3 serving as a current source is turned on to operate the voltage comparator 10. The output node Nd3 is operated by the operation of the NMOS transistor N1 using the reference voltage Nd1 output from the reference voltage generator 10 as the gate input and the NMOS transistor N2 using the internal voltage Nd6 as the gate input. ) Is determined.

기준 전압(Nd1)이 내부 전압(Nd6)보다 크다면 출력 노드(Nd3)의 전압은 '로우' 전압레벨을 갖고, 반대로 상기 기준 전압(Nd1)이 내부 전압(Nd6)보다 작다면 출력 노드(Nd3)의 전압은 '하이' 전압레벨을 갖는다.If the reference voltage Nd1 is greater than the internal voltage Nd6, the voltage of the output node Nd3 has a 'low' voltage level. On the contrary, if the reference voltage Nd1 is less than the internal voltage Nd6, the output node Nd3. ) Has a high voltage level.

따라서, 상기 기준 전압(Nd1)이 내부 전압(Nd6)보다 클 경우 출력 노드(Nd3)의 전압은 '로우' 전압레벨을 갖게 되므로, 턴온된 PMOS 트랜지스터(P3)에 의해 전압감압신호(VDC)를 출력하는 출력 단자의 전압은 '하이' 전압레벨을 갖는다.Therefore, when the reference voltage Nd1 is greater than the internal voltage Nd6, the voltage of the output node Nd3 has a 'low' voltage level, and thus the voltage reduction signal V DC is turned on by the turned-on PMOS transistor P3. The voltage of the output terminal outputting the 'high' voltage level.

반면, 상기 기준 전압(Nd1)이 내부 전압(Nd6)보다 작을 경우 출력 노드(Nd3)의 전압은 '하이' 전압레벨을 갖게 되므로, 상기 PMOS 트랜지스터(P3)는 턴오프되고 상기 노드(Nd6)의 신호에 의해 턴온된 PMOS 트랜지스터(P4, P5)에 의해 전압감압신호(VDC)를 출력하는 출력 단자의 전압은 '로우' 전압레벨을 갖는다.On the other hand, when the reference voltage Nd1 is less than the internal voltage Nd6, the voltage of the output node Nd3 has a 'high' voltage level, so the PMOS transistor P3 is turned off and the node Nd6 The voltage at the output terminal outputting the voltage reduction signal V DC by the PMOS transistors P4 and P5 turned on by the signal has a 'low' voltage level.

이와 같이, 전압 비교부(20)에서 비교 출력된 출력 노드(Nd3)의 전위가 변화 하면 노드(Nd6)의 전위가 변화함으로써 전압 비교부(20)의 출력 노드(Nd3)의 전압이 변화하여 전원 공급 트랜지스터인 PMOS 트랜지스터(P3)의 입력 전압이 변화하여 최종 출력인 내부전압(VDC)이 변화하게 된다.As such, when the potential of the output node Nd3 compared and output by the voltage comparator 20 changes, the potential of the node Nd6 is changed, so that the voltage of the output node Nd3 of the voltage comparator 20 is changed to supply power. The input voltage of the PMOS transistor P3, which is the supply transistor, is changed to change the internal voltage V DC , which is the final output.

상기와 같은 동작을 갖는 종래의 내부전압 발생회로에 있어서는, 전압이 변화하여 정상전위가 보충되기 위해서는 피드백(feedback) 과정을 거치게 되므로써 내부전위변화에 대하여 신속한 전위 보상을 하지 못하게 되는 문제점이 있었다. In the conventional internal voltage generation circuit having the above operation, there is a problem in that it is impossible to quickly compensate for the internal potential change by going through a feedback process to compensate for the normal potential by changing the voltage.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 외부 클럭과 칩 인에이블 신호를 이용하여 칩(chip)의 초기 동작시 내부전압 공급원의 공급능력을 증가시킴으로써, 피드백 경로에 의하여 내부 전압이 보충되는 지연 시간을 제거하여 전위변동을 최소화하고 대기 상태에서 전류를 감소시킨 내부전압 발생회로를 제공하는데 있다.Accordingly, the present invention has been made to solve the above problems, and an object of the present invention is to increase the supply capability of the internal voltage supply during the initial operation of the chip by using an external clock and a chip enable signal, thereby providing a feedback path. The present invention provides an internal voltage generating circuit which minimizes potential fluctuations and reduces current in the standby state by eliminating the delay time by which the internal voltage is supplemented.

상기 목적을 달성하기 위하여, 본 발명의 내부전압 발생회로는,In order to achieve the above object, the internal voltage generation circuit of the present invention,

일정한 기준전압을 발생하는 기준전압 발생수단과,Reference voltage generating means for generating a constant reference voltage;

클럭 및 클럭 인에이블 신호를 멀티플렉스하여 일정 주기의 펄스 신호를 발생시키는 클럭 제어수단과,Clock control means for multiplexing a clock and a clock enable signal to generate a pulse signal of a predetermined period;

상기 클럭 제어수단의 출력 신호에 의해 제어되고 상기 기준전압 발생수단에서 출력된 기준전압과 내부노드전압을 비교 출력하는 전압 비교수단과,Voltage comparing means controlled by an output signal of the clock control means and comparing and outputting a reference voltage and an internal node voltage output from the reference voltage generating means;

상기 전압 비교수단의 출력 신호에 의해 출력 단자로 전원 전압을 스위칭하 는 스위칭 수단과,Switching means for switching a power supply voltage to an output terminal by an output signal of the voltage comparing means;

상기 내부노드전압에 의해 상기 출력 단자의 전압을 직렬연결된 트랜지스터의 문턱전압에 따라 일정전압으로 분기시키는 제 1 전압 감지수단과,First voltage sensing means for branching a voltage of the output terminal to a predetermined voltage according to a threshold voltage of a transistor connected in series by the internal node voltage;

상기 출력 단자의 전압을 직렬연결된 트랜지스터의 문턱전압에 따라 일정전압으로 분기시키는 제 2 전압 감지수단과,Second voltage sensing means for branching a voltage of the output terminal to a predetermined voltage according to a threshold voltage of a series-connected transistor;

상기 클럭 제어수단의 출력 신호에 의해 상기 전압 비교수단의 동작을 제어하고 상기 제 2 전압 감지수단의 동작을 선택하는 전압 선택수단을 포함하여 구성된 것을 특징으로 한다.And voltage selection means for controlling the operation of the voltage comparing means by the output signal of the clock control means and selecting the operation of the second voltage sensing means.

본 발명의 내부전압 발생회로에 있어서, 상기 클럭 제어수단은,In the internal voltage generation circuit of the invention, the clock control means,

상기 클럭 신호와 클럭 인에이블 신호의 반전 신호를 입력으로 하는 NAND 게이트와, 상기 NAND 게이트의 출력 신호와 이 출력 신호의 지연 신호를 입력으로 하는 NOR 게이트로 구성된 것을 특징으로 한다.And a NAND gate for inputting an inverted signal of the clock signal and a clock enable signal, and an NOR gate for inputting an output signal of the NAND gate and a delay signal of the output signal.

본 발명의 내부전압 발생회로에 있어서, 상기 전압 비교수단은,In the internal voltage generation circuit of the invention, the voltage comparison means,

상기 기준전압 발생수단에서 출력된 기준 전압을 입력하는 제 1 NMOS 트랜지스터와, 상기 내부노드전압을 입력으로 하는 제 2 NMOS 트랜지스터와, 상기 제 1 및 제 2 NMOS 트랜지스터로 전원 전압을 일정하게 공급하는 커런트 미러형 구조의 제 1 및 제 2 PMOS 트랜지스터와, 상기 기준전압 발생수단으로부터 출력된 인에이블 신호에 의해 접지전압을 공급하는 전류 소오스 역할을 하는 제 3 NMOS 트랜지스터와, 상기 제 2 NMOS 트랜지스터와 상기 제 3 NMOS 트랜지스터 사이에 접속되며 상기 클럭 제어부의 출력 신호에 의해 동작되는 제 4 NMOS 트랜지스터로 구성된 것을 특징으로 한다.A current for supplying a constant supply voltage to the first NMOS transistor for inputting the reference voltage output from the reference voltage generating means, the second NMOS transistor for inputting the internal node voltage, and the first and second NMOS transistors. First and second PMOS transistors having a mirror structure, a third NMOS transistor serving as a current source for supplying a ground voltage by an enable signal output from the reference voltage generating means, the second NMOS transistor, and the second NMOS transistor; And a fourth NMOS transistor connected between three NMOS transistors and operated by an output signal of the clock control unit.

본 발명의 내부전압 발생회로에 있어서, 상기 스위칭 수단은 PMOS 트랜지스터인 것을 특징으로 한다.In the internal voltage generation circuit of the present invention, the switching means is a PMOS transistor.

본 발명의 내부전압 발생회로에 있어서, 상기 제 1 전압 감지수단은 상기 출력 단자와 접지 전압 사이에 직렬연결된 2개의 PMOS 트랜지스터인 것을 특징으로 한다.In the internal voltage generation circuit of the present invention, the first voltage sensing means is two PMOS transistors connected in series between the output terminal and the ground voltage.

본 발명의 내부전압 발생회로에 있어서, 상기 제 2 전압 감지수단은 상기 출력 단자와 접지 전압 사이에 직렬연결되며 상기 전압 선택수단의 출력 신호에 의해 동작이 제어되는 4개의 PMOS 트랜지스터로 구성된 것을 특징으로 한다.In the internal voltage generation circuit of the present invention, the second voltage sensing means comprises four PMOS transistors connected in series between the output terminal and the ground voltage and whose operation is controlled by an output signal of the voltage selecting means. do.

본 발명의 내부전압 발생회로에 있어서, 상기 전압 선택수단은 상기 클럭 제어수단의 출력 신호에 의해 전원 전압을 상기 상기 전압 비교수단의 제 4 NMOS 트랜지스터의 게이트로 스위칭하는 PMOS 트랜지스터와, 상기 클럭 제어수단의 출력 신호에 의해 상기 상기 전압 비교수단의 제 4 NMOS 트랜지스터의 게이트와 상기 제 2 전압 감지수단의 동작을 선택하는 입력노드전압을 스위칭시켜 주는 NMOS 트랜지스터로 구성된 것을 특징으로 한다.In the internal voltage generation circuit of the present invention, the voltage selection means includes a PMOS transistor for switching a power supply voltage to a gate of a fourth NMOS transistor of the voltage comparison means by an output signal of the clock control means, and the clock control means. And an NMOS transistor for switching the gate of the fourth NMOS transistor of the voltage comparing means and the input node voltage for selecting the operation of the second voltage sensing means.

이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.In addition, in all the drawings for demonstrating an embodiment, the thing with the same function uses the same code | symbol, and the repeated description is abbreviate | omitted.

도 2는 본 발명에 의한 내부전압 발생회로를 도시한 회로도이다. 2 is a circuit diagram showing an internal voltage generation circuit according to the present invention.                     

도시된 바와 같이, 일정한 기준전압(Nd1)을 발생하는 기준전압 발생부(10)와, 클럭(CLOCK) 및 클럭 인에이블 신호(CKE)를 멀티플렉스하여 일정 주기의 펄스 신호를 발생시키는 클럭 제어부(40)와, 상기 클럭 제어부(40)의 출력 신호(Nd9)에 의해 제어되고 상기 기준전압 발생부(10)에서 출력된 기준전압(Nd1)과 내부노드전압(Nd6)을 비교 출력하는 전압 비교부(200)와, 상기 전압 비교부(200)의 출력 신호(Nd3)에 의해 출력 단자(VDC)로 전원 전압을 스위칭하는 PMOS 트랜지스터(P3)와, 상기 내부노드전압(Nd6)에 의해 상기 출력 단자의 전압(VDC)을 직렬연결된 트랜지스터의 문턱전압(Vtp)에 따라 일정 전압으로 분기시키는 제 1 전압 감지부(30)와, 상기 출력 단자의 전압(VDC)을 직렬연결된 트랜지스터의 문턱전압(Vtp)에 따라 일정 전압으로 분기시키는 제 2 전압 감지부(60)와, 상기 클럭 제어부(40)의 출력 신호(Nd9)에 의해 상기 전압 비교부(200)의 동작을 제어하고 상기 제 2 전압 감지부(60)의 동작을 선택하는 전압 선택부(50)를 구비한다.As shown, the clock control unit 10 generates a constant period pulse signal by multiplexing the reference voltage generator 10 generating a constant reference voltage Nd1 and a clock CLOCK and a clock enable signal CKE. 40 and a voltage comparator, which is controlled by the output signal Nd9 of the clock controller 40 and compares and outputs the reference voltage Nd1 and the internal node voltage Nd6 output from the reference voltage generator 10. And a PMOS transistor P3 for switching a power supply voltage to an output terminal V DC by an output signal Nd3 of the voltage comparator 200 and the output by the internal node voltage Nd6. A first voltage detector 30 for branching the voltage V DC of the terminal to a predetermined voltage according to the threshold voltage Vtp of the series-connected transistor, and the threshold voltage of the transistor in series with the voltage V DC of the output terminal. A second voltage detector 60 branching to a constant voltage according to Vtp, and The voltage selector 50 controls the operation of the voltage comparator 200 by the output signal Nd9 of the previous clock controller 40 and selects the operation of the second voltage detector 60.

여기서, 상기 클럭 제어부(40)는 상기 클럭 신호(CLOCK)와 클럭 인에이블 신호(CKE)의 반전 신호를 입력으로 하는 NAND 게이트(ND1)와, 상기 NAND 게이트(ND1)의 출력 신호(Nd7)와 이 출력 신호의 지연 신호(Nd8)를 입력으로 하는 NOR 게이트(NR1)로 구성된다.The clock controller 40 may include a NAND gate ND1 for inputting an inverted signal of the clock signal CLOCK and a clock enable signal CKE, an output signal Nd7 of the NAND gate ND1, It consists of a NOR gate NR1 which takes in the delay signal Nd8 of this output signal.

그리고, 상기 전압 비교부(200)는, 상기 기준전압 발생부(10)에서 출력된 기준 전압(Nd1)을 입력하는 NMOS 트랜지스터(N1)와, 상기 내부노드전압(Nd6)을 입력으로 하는 NMOS 트랜지스터(N2)와, 상기 NMOS 트랜지스터(N1, N2)로 전원 전압을 일정하게 공급하는 커런트 미러형 구조의 PMOS 트랜지스터(P1, P2)와, 상기 기준전압 발생부(10)로부터 출력된 인에이블 신호(Nd2)에 의해 접지 전압을 공급하는 전류 소오스 역할을 하는 NMOS 트랜지스터(N3)와, 상기 NMOS 트랜지스터(N2)와 상기 NMOS 트랜지스터(N3) 사이에 접속되며 상기 클럭 제어부(40)의 출력 신호(Nd9)에 의해 동작되는 NMOS 트랜지스터(N4)로 구성된다.The voltage comparator 200 includes an NMOS transistor N1 for inputting the reference voltage Nd1 output from the reference voltage generator 10, and an NMOS transistor for inputting the internal node voltage Nd6. (N2), PMOS transistors P1 and P2 of the current mirror type structure for supplying a constant supply voltage to the NMOS transistors N1 and N2, and the enable signal output from the reference voltage generator 10 An NMOS transistor N3 serving as a current source for supplying a ground voltage by Nd2, and connected between the NMOS transistor N2 and the NMOS transistor N3 and output signal Nd9 of the clock controller 40. It is composed of an NMOS transistor N4 operated by.

그리고, 상기 제 1 전압 감지부(30)는 상기 출력 단자(VDC)와 접지 전압 사이에 직렬연결된 2개의 PMOS 트랜지스터(P4, P5)로 구성된다.In addition, the first voltage detector 30 includes two PMOS transistors P4 and P5 connected in series between the output terminal V DC and a ground voltage.

그리고, 상기 제 2 전압 감지부(60)는 상기 출력 단자(VDC)와 접지 전압 사이에 직렬연결되며 상기 전압 선택부(50)의 출력 신호(Nd10)에 의해 동작이 제어되는 4개의 PMOS 트랜지스터(P6∼P9)로 구성된다.In addition, the second voltage detector 60 is connected in series between the output terminal V DC and the ground voltage, and four PMOS transistors whose operation is controlled by the output signal Nd10 of the voltage selector 50. It consists of (P6-P9).

그리고, 전압 선택부(50)는 상기 클럭 제어부(40)의 출력 신호(Nd9)에 의해 전원 전압을 상기 전압 비교부(200)의 NMOS 트랜지스터(N4)의 게이트로 스위칭하는 PMOS 트랜지스터(P10)와, 상기 클럭 제어부(40)의 출력 신호(Nd9)에 의해 상기 상기 전압 비교부(200)의 NMOS 트랜지스터(N4)의 게이트와 상기 제 2 전압 감지부(60)의 PMOS 트랜지스터(P6)의 게이트 및 드레인을 스위칭시켜 주는 NMOS 트랜지스터(N5)로 구성된다. The voltage selector 50 may include a PMOS transistor P10 for switching a power supply voltage to a gate of the NMOS transistor N4 of the voltage comparator 200 by an output signal Nd9 of the clock controller 40. The gate of the NMOS transistor N4 of the voltage comparator 200 and the gate of the PMOS transistor P6 of the second voltage detector 60 are controlled by the output signal Nd9 of the clock controller 40. NMOS transistor N5 for switching the drain.

그러면, 상기 구성에 의한 동작을 도 3에 도시된 각 노드의 동작 타이밍을 참조하여 설명한다.Then, the operation by the above configuration will be described with reference to the operation timing of each node shown in FIG.

기준전압 발생부(10)에서 출력된 기준전압(Vd1)과 전압 비교부(200) 인에이 블 신호(Nd2)의 전위는 항상 일정하게 유지된다. 따라서, NMOS 트랜지스터(N1, N2)의 채널 저항에 의해 출력 노드(Nd3)의 전위가 결정되어 PMOS 트랜지스터(P3)에 의해 내부전압(VDC)에 전원 전압(Vcc)을 공급하게 된다. 이때, 노드(Nd6)의 전위는 제 1 전압 감지부(30)의 PMOS 트랜지스터(P4, P5)의 문턱 전압(Vtp)값에 의해 전위가 결정되어 NMOS 트랜지스터(N2)의 게이트에 전압이 공급된다.The potentials of the reference voltage Vd1 output from the reference voltage generator 10 and the enable signal Nd2 of the voltage comparator 200 are always kept constant. Therefore, the potential of the output node Nd3 is determined by the channel resistances of the NMOS transistors N1 and N2, and the power supply voltage Vcc is supplied to the internal voltage V DC by the PMOS transistor P3. At this time, the potential of the node Nd6 is determined by the threshold voltages Vtp of the PMOS transistors P4 and P5 of the first voltage detector 30, and a voltage is supplied to the gate of the NMOS transistor N2. .

최초 파워 업(power up)시는 노드(Nd6)의 전위가 '0'이므로 출력 노드(Nd3)의 전위가 전원 전압(Vcc) 부근으로 결정된다. 이때, PMOS 트랜지스터(P1, P2)는 턴오프이므로 출력 노드(Nd3)는 '0'이 되어 PMOS 트랜지스터(P3)에 '0'가 가해지므로 내부전압(VDC)을 상승시킨다.Since the potential of the node Nd6 is '0' at the first power-up, the potential of the output node Nd3 is determined to be near the power supply voltage Vcc. At this time, since the PMOS transistors P1 and P2 are turned off, the output node Nd3 becomes '0' and '0' is applied to the PMOS transistor P3, thereby increasing the internal voltage V DC .

내부전압(VDC)이 상승하면 노드(Nd6)가 올라가면 노드(Nd4)가 낮아져 PMOS 트랜지스터(P1, P2)도 턴온 저항값이 낮아져 출력 노드(Nd3)의 전위가 상승하여 PMOS 트랜지스터(P3)의 공급 능력을 낮추게 되어 일정한 내부전압(VDC)값을 유지하게 된다.When the internal voltage V DC rises, when the node Nd6 rises, the node Nd4 becomes low, and the PMOS transistors P1 and P2 also have low turn-on resistance values, thereby increasing the potential of the output node Nd3, thereby increasing the potential of the PMOS transistor P3. The supply capacity is reduced to maintain a constant internal voltage (V DC ) value.

칩이 동작하게되면 클럭(CLK) 신호와 클럭 인에이블 신호(CKE)의 반전 신호가 클럭 제어부(40)의 NAND 게이트(ND1)로 입력되어 노드(Nd7)에 펄스 신호를 발생한다. 상기 NAND 게이트(ND1)의 출력 신호(Nd7)는 직렬접속된 인버터(INV2∼INV5)와 NOR 게이트(NR1)에 의해 필요한 만큼 펄스폭을 증가시켜 노드(Nd9)에 공급한다.When the chip operates, the inverted signal of the clock CLK signal and the clock enable signal CKE is input to the NAND gate ND1 of the clock controller 40 to generate a pulse signal at the node Nd7. The output signal Nd7 of the NAND gate ND1 is supplied to the node Nd9 by increasing the pulse width as necessary by the serially connected inverters INV2 to INV5 and the NOR gate NR1.

상기 클럭 제어부(40)의 출력 노드(Nd9)에 '하이' 펄스가 들어오는 경우 NMOS 트랜지스터(N5)가 턴온되어 상기 전압 비교부(200)의 NMOS 트랜지스터(N4)의 게이트 전위를 상기 제 2 전압 감지부(60)의 PMOS 트랜지스터(P6)의 게이트로 전달한다. 상기 클럭 제어부(40)의 출력 노드(Nd9)에 '로우' 펄스가 들어오는 경우 NMOS 트랜지스터(N5)는 턴오프되고 PMOS 트랜지스터(P10)가 턴온되어 상기 전압 비교부(200)의 NMOS 트랜지스터(N4)의 게이트 전위를 '하이'로 만든다. 이때, 츨력 노드(Nd3)의 전위는 '하이' 전위를 갖는다.When the 'high' pulse enters the output node Nd9 of the clock controller 40, the NMOS transistor N5 is turned on to sense the gate potential of the NMOS transistor N4 of the voltage comparator 200 in the second voltage. It transfers to the gate of the PMOS transistor P6 of the unit 60. When the 'low' pulse is input to the output node Nd9 of the clock controller 40, the NMOS transistor N5 is turned off and the PMOS transistor P10 is turned on so that the NMOS transistor N4 of the voltage comparator 200 is turned on. Makes the gate potential of 'high'. At this time, the potential of the output node Nd3 has a 'high' potential.

이상에서 설명한 바와 같이, 본 발명의 내부전압 발생회로에 의하면, 외부 클럭(CLOCK)과 칩 인에이블 신호(CKE)를 이용하여 칩(chip)의 초기 동작시 내부전압 공급원의 공급능력을 증가시킴으로써, 피드백 경로에 의하여 내부 전압이 보충되는 지연 시간을 제거하여 전위변동을 최소화하고 대기 상태에서 전류를 감소시킬 수 있는 효과가 있다.As described above, according to the internal voltage generation circuit of the present invention, by using the external clock (CLOCK) and the chip enable signal (CKE) by increasing the supply capacity of the internal voltage supply source during the initial operation of the chip (chip), By eliminating the delay time that the internal voltage is supplemented by the feedback path, there is an effect of minimizing the potential variation and reducing the current in the standby state.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to various modifications, changes, additions, etc. within the spirit and scope of the present invention, these modifications and changes should be seen as belonging to the following claims. something to do.

Claims (7)

반도체 메모리 장치에 있어서,In a semiconductor memory device, 일정한 기준전압을 발생하는 기준전압 발생수단과,Reference voltage generating means for generating a constant reference voltage; 클럭 및 클럭 인에이블 신호를 멀티플렉스하여 일정 주기의 펄스 신호를 발생시키는 클럭 제어수단과,Clock control means for multiplexing a clock and a clock enable signal to generate a pulse signal of a predetermined period; 상기 클럭 제어수단의 출력 신호에 의해 제어되고 상기 기준전압 발생수단에서 출력된 기준전압과 내부노드전압을 비교 출력하는 전압 비교수단과,Voltage comparing means controlled by an output signal of the clock control means and comparing and outputting a reference voltage and an internal node voltage output from the reference voltage generating means; 상기 전압 비교수단의 출력 신호에 의해 출력 단자로 전원 전압을 스위칭하는 스위칭 수단과,Switching means for switching a power supply voltage to an output terminal by an output signal of the voltage comparing means; 상기 내부노드전압에 의해 상기 출력 단자의 전압을 직렬연결된 트랜지스터의 문턱전압에 따라 일정전압으로 분기시키는 제 1 전압 감지수단과,First voltage sensing means for branching a voltage of the output terminal to a predetermined voltage according to a threshold voltage of a transistor connected in series by the internal node voltage; 상기 출력 단자의 전압을 직렬연결된 트랜지스터의 문턱전압에 따라 일정전압으로 분기시키는 제 2 전압 감지수단과,Second voltage sensing means for branching a voltage of the output terminal to a predetermined voltage according to a threshold voltage of a series-connected transistor; 상기 클럭 제어수단의 출력 신호에 의해 상기 전압 비교수단의 동작을 제어하고 상기 제 2 전압 감지수단의 동작을 선택하는 전압 선택수단을 포함하여 구성된 것을 특징으로 하는 내부전압 발생회로.And a voltage selecting means for controlling the operation of the voltage comparing means by the output signal of the clock control means and selecting the operation of the second voltage sensing means. 제 1 항에 있어서, 상기 클럭 제어수단은,The method of claim 1, wherein the clock control means, 상기 클럭 신호와 클럭 인에이블 신호의 반전 신호를 입력으로 하는 NAND 게이트와,A NAND gate configured to receive an inverted signal of the clock signal and the clock enable signal; 상기 NAND 게이트의 출력 신호와 이 출력 신호의 지연 신호를 입력으로 하는 NOR 게이트로 구성된 것을 특징으로 하는 내부전압 발생회로.And an NOR gate for inputting an output signal of the NAND gate and a delay signal of the output signal. 제 1 항에 있어서, 상기 전압 비교수단은,The method of claim 1, wherein the voltage comparison means, 상기 기준전압 발생수단에서 출력된 기준 전압을 입력하는 제 1 NMOS 트랜지스터와,A first NMOS transistor for inputting a reference voltage output from the reference voltage generating means; 상기 내부노드전압을 입력으로 하는 제 2 NMOS 트랜지스터와,A second NMOS transistor having the internal node voltage as an input; 상기 제 1 및 제 2 NMOS 트랜지스터로 전원 전압을 일정하게 공급하는 커런트 미러형 구조의 제 1 및 제 2 PMOS 트랜지스터와,First and second PMOS transistors having a current mirror type structure for supplying a constant supply voltage to the first and second NMOS transistors; 상기 기준전압 발생수단으로부터 출력된 인에이블 신호에 의해 접지전압을 공급하는 전류 소오스 역할을 하는 제 3 NMOS 트랜지스터와,A third NMOS transistor serving as a current source for supplying a ground voltage by the enable signal output from the reference voltage generating means; 상기 제 2 NMOS 트랜지스터와 상기 제 3 NMOS 트랜지스터 사이에 접속되며 상기 클럭 제어부의 출력 신호에 의해 동작되는 제 4 NMOS 트랜지스터로 구성된 것을 특징으로 하는 내부전압 발생회로.And an fourth NMOS transistor connected between the second NMOS transistor and the third NMOS transistor and operated by an output signal of the clock controller. 제 1 항에 있어서, 상기 스위칭 수단은,The method of claim 1, wherein the switching means, PMOS 트랜지스터인 것을 특징으로 하는 내부전압 발생회로.An internal voltage generator circuit comprising a PMOS transistor. 제 1 항에 있어서, 상기 제 1 전압 감지수단은,The method of claim 1, wherein the first voltage sensing means, 상기 출력 단자와 접지 전압 사이에 직렬연결된 2개의 PMOS 트랜지스터인 것을 특징으로 하는 내부전압 발생회로.And two PMOS transistors connected in series between the output terminal and the ground voltage. 제 1 항에 있어서, 상기 제 2 전압 감지수단은,The method of claim 1, wherein the second voltage sensing means, 상기 출력 단자와 접지 전압 사이에 직렬연결되며 상기 전압 선택수단의 출력 신호에 의해 동작이 제어되는 4개의 PMOS 트랜지스터로 구성된 것을 특징으로 하는 내부전압 발생회로.And four PMOS transistors connected in series between the output terminal and the ground voltage and whose operation is controlled by an output signal of the voltage selecting means. 제 1 항 또는 제 3 항에 있어서, 상기 전압 선택수단은,The method of claim 1 or 3, wherein the voltage selection means, 상기 클럭 제어수단의 출력 신호에 의해 전원 전압을 상기 상기 전압 비교수단의 제 4 NMOS 트랜지스터의 게이트로 스위칭하는 PMOS 트랜지스터와,A PMOS transistor for switching a power supply voltage to a gate of a fourth NMOS transistor of the voltage comparison means by an output signal of the clock control means; 상기 클럭 제어수단의 출력 신호에 의해 상기 상기 전압 비교수단의 제 4 NMOS 트랜지스터의 게이트와 상기 제 2 전압 감지수단의 동작을 선택하는 입력노드전압을 스위칭시켜 주는 NMOS 트랜지스터로 구성된 것을 특징으로 하는 내부전압 발생회로.An internal voltage comprising an NMOS transistor for switching the gate of the fourth NMOS transistor of the voltage comparing means and the input node voltage for selecting the operation of the second voltage sensing means by the output signal of the clock control means; Generating circuit.
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