KR100807595B1 - Semiconductor memory device - Google Patents

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Abstract

본 발명은 내부적으로 사용되는 내부전압을 보다 안정적으로 제공할 수 있도록 감지회로를 구비한 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 감지신호에 응답하여 내부전압을 생성하여 출력하기 위한 내부전원 발생회로; 인에이블 신호에 응답하여 활성화되어 상기 내부전압의 전압레벨을 감지하여 상기 감지신호를 출력하는 내부전원 감지회로; 및 상기 인에이블 신호의 비활성화에 응답하여 상기 내부전원 감지회로의 내부노드의 플로팅상태를 방지하기 위한 플로팅 방지회로를 구비하는 반도체 메모리 장치를 제공한다.The present invention provides a semiconductor memory device having a sensing circuit to more stably provide an internal voltage used internally. To this end, the present invention provides an internal voltage for generating and outputting an internal voltage in response to a sensing signal. Power generation circuit; An internal power detection circuit activated in response to an enable signal to sense a voltage level of the internal voltage and output the detection signal; And a floating prevention circuit for preventing a floating state of an internal node of the internal power detection circuit in response to deactivation of the enable signal.

반도체, 메모리, 내부전원, 감지부. Semiconductor, memory, internal power supply, detector

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}Semiconductor Memory Device {SEMICONDUCTOR MEMORY DEVICE}

도1은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭구성도.1 is a block diagram showing a semiconductor memory device according to a preferred embodiment of the present invention.

도2는 도1에 도시된 내부전원 감지회로의 내부회로도.FIG. 2 is an internal circuit diagram of the internal power detection circuit shown in FIG.

도3은 도2에 도시된 내부전원 감지회로의 동작을 나타내는 파형도.FIG. 3 is a waveform diagram showing the operation of the internal power detection circuit shown in FIG.

도4는 도1에 도시된 내부전원 감지회로의 개선된 내부회로도.4 is an improved internal circuit diagram of the internal power sensing circuit shown in FIG.

도5와 도6은 도4에 도시된 내부전원 감지회로의 동작을 나타내는 파형도.5 and 6 are waveform diagrams showing the operation of the internal power detection circuit shown in FIG.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100 : 내부전원 제어회로 200 : 기준전원 발생 회로100: internal power control circuit 200: reference power generation circuit

300 : 내부전원 감지회로 400 : 내부전원 발생기300: internal power detection circuit 400: internal power generator

500 : 내부회로500: internal circuit

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 내부 전원발생회로에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to an internal power generation circuit of a semiconductor memory device.

일반적으로 반도체 메모리 장치는 외부에서 전원전압과 접지전압을 인가받은 다음, 내부적으로 필요한 다양한 레벨의 내부전압을 생성하고 있다. 외부에서 공급되는 전원전압은 잡음 및 전압레벨의 변화가 있을 수 있기 때문에, 내부의 안정적인 동작을 위해서도 잡음이 제거되고, 안정적인 레벨을 유지하는 내부전압이 필요한 것이다. 이를 위해, 반도체 메모리 장치는 외부에서 입력되는 전원전압을 이용하여 내부전원을 생성하기 위한 내부전압을 직접적으로 생성하는 내부전압 생성회로를 구비하고 있고, 또한 내부전압의 레벨을 감지하여 일정한 기준레벨을 알려주는 기준전압 발생회로등을 구비하고 있다. 따라서 기준전압 발생회로가 출력하는 기준신호의 전압레벨이 반도체 메모리 장치의 내부전압의 전압레벨을 정해주는 중요한 역할을 하게 된다. In general, a semiconductor memory device receives a power supply voltage and a ground voltage from an external source, and generates various internal voltages required internally. Since the power supply voltage supplied from the outside may have a change in noise and voltage levels, an internal voltage for removing noise and maintaining a stable level is required for stable operation inside. To this end, the semiconductor memory device includes an internal voltage generation circuit that directly generates an internal voltage for generating an internal power source using a power supply voltage input from an external source. It is equipped with a reference voltage generator circuit. Therefore, the voltage level of the reference signal output from the reference voltage generation circuit plays an important role in determining the voltage level of the internal voltage of the semiconductor memory device.

또한 반도체 메모리 장치는 내부전원의 전압레벨을 감지하는 감지회로를 구비하여 내부에서 생성되는 내부전압의 레벨을 감지하는 감지회로를 구비하게 되는데, 감지회로에서 감지한 결과에 대응하여 내부전압의 전압레벨이 정해지므로 감지회로 또한 매우 중요한 역할을 하는 회로이다.In addition, the semiconductor memory device includes a sensing circuit that senses a level of an internal voltage generated therein by a sensing circuit that senses a voltage level of an internal power supply. As this is determined, the sensing circuit plays a very important role.

본 발명은 내부적으로 사용되는 내부전압을 보다 안정적으로 제공할 수 있도록 감지회로를 구비한 반도체 메모리 장치를 제공함을 목적으로 한다.An object of the present invention is to provide a semiconductor memory device having a sensing circuit to more stably provide an internal voltage used internally.

본 발명은 감지신호에 응답하여 내부전압을 생성하여 출력하기 위한 내부전원 발생회로; 인에이블 신호에 응답하여 활성화되어 상기 내부전압의 전압레벨을 감지하여 상기 감지신호를 출력하는 내부전원 감지회로; 및 상기 인에이블 신호의 비활성화에 응답하여 상기 내부전원 감지회로의 내부노드의 플로팅상태를 방지하기 위한 플로팅 방지회로를 구비하는 반도체 메모리 장치를 제공한다.The present invention provides an internal power generation circuit for generating and outputting an internal voltage in response to a detection signal; An internal power detection circuit activated in response to an enable signal to sense a voltage level of the internal voltage and output the detection signal; And a floating prevention circuit for preventing a floating state of an internal node of the internal power detection circuit in response to deactivation of the enable signal.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도1은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭구성도이다.1 is a block diagram illustrating a semiconductor memory device in accordance with a preferred embodiment of the present invention.

도1에 도시된 바와 같이, 본 실시예에 따른 반도체 메모리 장치는 내부전원 제어회로(100), 기준전원발생회로(200), 내부 전원 감지회로(300), 내부전원발생기(400), 내부회로(500)를 구비한다. 내부전원 제어회로(100)는 인에이블 신호(ENABLE)를 생성하여 내부전원 감지회로(300)로 출력한다. 기준 전원 발생회로(200)는 내부전원(VIN)의 전압레벨을 정해줄 수 있는 기준전압(VREF)를 생성하여 내부전원감지회로(300)로 출력한다. 내부전원 감지회로(300)는 인에이블신호(ENABLE)에 활성화되어, 기준전압(VERF)의 전압레벨에 대응하는 감지신호(OUT)를 출력한다. 내부전원 발생기(400)는 감지신호(OUT)에 응답하여 내부전압(VIN)을 생성하여 출력한다. 내부전압(VIN)은 내부회로(500)에서 동작을 수행하기 위한 구동전압으로 사용된다. 내부전원감지회로(300) 내부전원 발생기(400)에서 출력하는 내부 전압(VIN)의 레벨을 감지하여, 일정한 레벨이하로 떨어지면 감지신호(OUT)를 활성화시켜 출력하고 그로 인해 내부전원 발생기(400)는 내부전압(VIN)의 전압레벨을 다시 끌어 올리게 된다.As shown in FIG. 1, the semiconductor memory device according to the present exemplary embodiment may include an internal power control circuit 100, a reference power generation circuit 200, an internal power detection circuit 300, an internal power generator 400, and an internal circuit. 500. The internal power control circuit 100 generates an enable signal ENABLE and outputs the enabled signal to the internal power detection circuit 300. The reference power generation circuit 200 generates a reference voltage VREF that can determine the voltage level of the internal power supply VIN and outputs the reference voltage VREF to the internal power detection circuit 300. The internal power detection circuit 300 is activated by the enable signal ENABLE and outputs a detection signal OUT corresponding to the voltage level of the reference voltage VERF. The internal power generator 400 generates and outputs an internal voltage VIN in response to the detection signal OUT. The internal voltage VIN is used as a driving voltage for performing an operation in the internal circuit 500. The internal power detection circuit 300 senses the level of the internal voltage VIN output from the internal power generator 400, and when the drop is below a predetermined level, activates and outputs the detection signal OUT, thereby causing the internal power generator 400. Increases the voltage level of the internal voltage VIN again.

도2는 도1에 도시된 내부전원 감지회로의 내부회로도이다.FIG. 2 is an internal circuit diagram of the internal power detection circuit shown in FIG.

도2를 참조하여 살펴보면, 내부전원 감지회로는, 내부전압단(VIN)과 접지전압단(VSS) 사이에 직렬연결되며 전압분배를 통해 비교전압(C)을 생성하기 위한 두 저항(R1, R2)과, 전원전압단(VDD)에 접속되어 전류미러를 형성하는 두 피모스트랜지스터(MP1, MP2)와, 비교전압(C)을 게이트로 인가받으며 피모스트랜지스터(MP1)와 접속된 엔모스트랜지스터(MN1)와, 기준전압(VREF)을 게이트로 인가받으며 피모스트랜지스터(MP2)와 접속된 엔모스트랜지스터(MN2)와, 게이트로 인에이블 신호(ENABLE)를 인가받으며 엔모스트랜지스터(MN1, MN2)의 공통노드와 접지전압단(VSS) 사이에 접속된 엔모스트랜지스터(MN3)을 구비한다. 또한 피모스트랜지스터(MP2)와 엔모스트랜지스터(MN2)의 연결노드를 통해 출력되는 내부감지신호(DETCM)을 반전하여 감지신호(OUT)로 출력하기 위해 인버터를 구성하는 두 모스트랜지스터(MP3, MN4)를 구비한다.Referring to FIG. 2, the internal power detection circuit is connected in series between the internal voltage terminal VIN and the ground voltage terminal VSS and has two resistors R1 and R2 for generating a comparison voltage C through voltage distribution. ), Two PMOS transistors MP1 and MP2 connected to the power supply voltage terminal VDD to form a current mirror, and an NMOS transistor connected to the PMOS transistor MP1 while receiving the comparison voltage C as a gate. The MN1, the reference voltage VREF are applied to the gate, the NMOS transistor MN2 connected to the PMOS transistor MP2, and the enable signal ENABLE are applied to the gate, and the NMOS transistors MN1 and MN2 are applied. The NMOS transistor MN3 is connected between the common node and the ground voltage terminal VSS. In addition, the two MOS transistors MP3 and MN4 constituting the inverter to invert the internal sense signal DETCM output through the connection node of the PMOS transistor MP2 and the NMOS transistor MN2 and output the detected signal OUT. ).

내부전원 감지회로는 내부전압(VIN)이 높을 때에는 더 이상 내부 전원 발생기(400)를 동작시키지 않아야 하기 때문에 감지신호를 로우레벨로 디스에이블 시키고, 내부전압이 낮을 때에는 내부전원발생기를 동작시켜 내부 전압을 높여야 하기 때문에 감지신호를 하이레벨로 인에이블시켜 출력하게 된다.Since the internal power detection circuit should no longer operate the internal power generator 400 when the internal voltage VIN is high, disable the detection signal to a low level, and operate the internal power generator when the internal voltage is low to operate the internal voltage. Since it is necessary to increase the output signal by enabling the detection signal to a high level.

인에이블 신호(ENABLE)가 하이레벨로 인에이블된 상태에서, 내부전압(VIN)이 예정된 레벨보다 높은 상태를 유지하게 되면, 저항(R1,R2)에 의해 분배된 비교전압(C)도 기준전압(VREF)보다 높게 된다. 따라서 내부 감지신호(DETCM)는 하이레벨을 유지하고, 그로 인해 감지신호(OUT)는 로우레벨로 디스에이블된 상태로 출력하게 된다.When the enable signal ENABLE is enabled at the high level and the internal voltage VIN is maintained at a higher level than the predetermined level, the comparison voltage C distributed by the resistors R1 and R2 is also referred to as the reference voltage. It is higher than (VREF). Therefore, the internal sensing signal DETCM maintains a high level, and thus the sensing signal OUT is output in a disabled state at a low level.

만약, 내부전압(VIN)이 예정된 레벨보다 낮은 상태를 유지하게 되면, 저항(R1,R2)에 의해 분배된 비교전압(C)도 기준전압(VREF)보다 낮게 된다. 따라서 내부감지신호(DETCM)은 로우레벨을 유지하게 되고, 그로 인해 감지신호(OUT)는 하이레벨로 활성화되어 출력하게 된다. 감지신호(OUT)가 하이레벨로 유지되면, 내부전원발생기(400)는 내부전압(VIN)을 예정된 레벨로 상승시켜 출력하게 된다.If the internal voltage VIN is kept lower than the predetermined level, the comparison voltage C divided by the resistors R1 and R2 is also lower than the reference voltage VREF. Therefore, the internal detection signal DETCM maintains a low level, and thus the detection signal OUT is activated and output to a high level. When the detection signal OUT is maintained at the high level, the internal power generator 400 raises the internal voltage VIN to a predetermined level and outputs the same.

한편, 내부전원 감지회로에 제공되는 인에이블 신호(ENABLE)가 로우레벨로 디스에이블 된 상태를 생각해보자. 이 경우는 메모리 장치가 파워 다운 모드로 되는 경우로 내부 전원발생기가 디스에이블되어야 하는 구간이다. 즉 내부 전원발생기가 동작하면 안되는 구간인 것이다.On the other hand, consider a state in which the enable signal (ENABLE) provided to the internal power detection circuit is disabled to a low level. In this case, the memory device enters the power down mode, and the internal power generator should be disabled. In other words, the internal power generator should not operate.

반도체 메모리 장치가 파워다운 모드에서 내부전원 발생기를 디스에이블 상태로 유지시키는데, 이 경우 내부 전원 감지회로의 인에이블 신호는 로우레벨을 유지하게 되기 때문에 모스트랜지스터(MP3, MN4)의 게이트단이 플로팅상태가 되어 외부 노이즈에 취약한 상태가 되어버린다.In the power-down mode, the semiconductor memory device maintains the internal power generator in a disabled state. In this case, since the enable signal of the internal power sensing circuit is maintained at a low level, the gate terminals of the MOS transistors MP3 and MN4 are floating. It becomes the state vulnerable to external noise.

이 경우 도3에 도시된 시뮬레이션 그래프에서 보이는 것처럼 내부감지신호(DETCM)이 출력되는 노드에 노이즈가 로우레벨에서 하이레벨로 인가되면, 그 노 드의 커플링 캐패시터에 의해 상승하고, 노이즈가 다시 하이레벨에서 로우레벨로 떨어지면, 그 노드는 하강하게 된다. 이 동작으로 인해 감지신호(OUT)의 레벨이 흔들리고, 그로 인해 내부전원발생기가 순간적으로 동작하게 되는 것이다. 이 때의 오동작으로 인해 내부회로에서도 오동작이 발생할 수 있는 것이다. 이를 해결하기 위해 본 발명에서는 내부 전원감지회로가 노이즈에 취약하지 않도록 하는 새로운 회로를 제안한다.In this case, when noise is applied from the low level to the high level to the node to which the internal sensing signal DETCM is output, as shown in the simulation graph shown in FIG. 3, the noise is raised by the coupling capacitor of the node, and the noise is again high. If it falls from level to level, the node will descend. This operation causes the level of the detection signal OUT to shake, which causes the internal power generator to operate momentarily. In this case, malfunction may occur in the internal circuit. In order to solve this problem, the present invention proposes a new circuit so that the internal power supply detection circuit is not vulnerable to noise.

도4는 도1에 도시된 내부전원 감지회로의 개선된 내부회로도이다.4 is an improved internal circuit diagram of the internal power sensing circuit shown in FIG.

도4를 참조하여 살펴보면, 본 실시예에 따른 내부전원 감지회로(300)는 내부전원 발생회로(400)로부터 출력되는 내부전압(VIN)의 전압레벨을 분배하여 비교전압을 제공하는 비교전압 제공부(310)와, 인에이블 신호(ENABLE)에 활성화되어 비교전압(VIN)과 기준전압(VREF)을 비교하여 내부 감지신호(DETCM)가 출력되는 제1 노드를 통해 비교결과를 제공하기 위한 전압 비교부(320)와, 제1 노드에 의해 제공되는 비교결과를 버퍼링하여 감지신호를 출력하기 위한 감지신호 출력부(330)와, 인에이블 신호(ENABLE)의 비활성화에 응답하여 내부전원 감지회로(300)의 내부노드의 플로팅상태를 방지하기 위한 플로팅 방지회로(340)을 구비한다.Referring to FIG. 4, the internal power detection circuit 300 according to the present embodiment divides the voltage level of the internal voltage VIN output from the internal power generation circuit 400 to provide a comparison voltage. A voltage comparison for providing a comparison result through the first node 310, which is activated by the enable signal ENABLE and compares the comparison voltage VIN with the reference voltage VREF and outputs the internal detection signal DETCM. The detection unit 300, a detection signal output unit 330 for buffering the comparison result provided by the first node to output a detection signal, and an internal power detection circuit 300 in response to deactivation of the enable signal ENABLE. Floating prevention circuit 340 for preventing the floating state of the inner node of the ().

비교전압 제공부(310)는 내부전압(VIN)과 접지전압(VSS) 사이에 직렬연결된 다수의 저항을 구비한다.The comparison voltage providing unit 310 includes a plurality of resistors connected in series between the internal voltage VIN and the ground voltage VSS.

전압비교부(320)는 전원전압(VDD) 공급단을 통해 흐르는 제1 전류와 제1 전류를 미러링하기 위한 제2 전류를 제공하기 위해 전원전압 공급단에 일측이 접속된 제1 및 제2 모스트랜지스터(MP1,MP2)와, 비교전압(C)을 게이트로 인가받으며 제1 모스트랜지스터(MP1)의 타측에 접속된 제3 모스트랜지스터(MP2)와, 기준전압(VREF)을 게이트로 인가받으며 제2 모스트랜지스터(MP2)의 타측에 접속된 제4 모스트랜지스터(MN2)와, 제3 모스트랜지스터(MN1)와 제4 모스트랜지스터(MN2)의 공통 타측과 접지전압 사이에 접속되며 게이트로 인에이블 신호(ENABLE)를 입력받는 제5 모스트랜지스터(MN3)를 구비한다. The voltage comparator 320 includes first and second MOS transistors having one side connected to the power supply voltage supply terminal to provide a first current flowing through the power supply voltage VDD supply terminal and a second current for mirroring the first current. The third MOS transistor MP2 and the reference voltage VREF connected to the other side of the first MOS transistor MP1 and the reference voltage CREF are applied to the gate while receiving the MP1 and MP2 and the comparison voltage C as a gate. The fourth MOS transistor MN2 connected to the other side of the MOS transistor MP2 and the common lateral side of the third MOS transistor MN1 and the fourth MOS transistor MN2 and the ground voltage are connected to each other. And a fifth MOS transistor MN3 receiving ENABLE).

감지신호 출력부(330)는 내부 감지신호(DETCM)가 출력되는 제1 노드에 인가되는 신호를 반전하여 감지신호(OUT)로 출력하기 위한 인버터를 구비한다. 인버터는 모스트랜지스터(MP3,MN4)를 구비한다.The sensing signal output unit 330 includes an inverter for inverting a signal applied to the first node to which the internal sensing signal DETCM is output and outputting the inverted signal as the sensing signal OUT. The inverter has morph transistors MP3 and MN4.

플로팅 방지회로(340)는 인에이블 신호(ENABLE)를 게이트로 인가받으며, 일측이 전원전압(VDD)에 접속되고, 타측이 제1 및 제2 모스트랜지스터(MP1,MP2)의 공통 게이트단에 접속되는 제6 모스트랜지스터(MP4)와, 인에이블 신호(ENABLE)를 게이트로 인가받으며, 전원전압(VDD)과 제1 노드 사이에 일측과 타측이 접속된 제7 모스트랜지스터(MP5)와, 인에이블 신호(ENABLE)를 게이트로 인가받으며, 제6 모스트랜지스터(MP4)와 제7 모스트랜지스터(MP5)의 타측에 각각 일측과 타측이 접속된 제8 모스트랜지스터(MP5)를 구비한다.The floating prevention circuit 340 receives an enable signal ENABLE as a gate, one side of the floating prevention circuit 340 is connected to a power supply voltage VDD, and the other side of the floating prevention circuit 340 is connected to a common gate terminal of the first and second MOS transistors MP1 and MP2. The sixth MOS transistor MP4 and the enable signal ENABLE are applied to the gate, and the seventh MOS transistor MP5 having one side and the other side connected between the power supply voltage VDD and the first node is enabled. The signal ENABLE is applied to the gate, and the eighth MOS transistor MP5 having one side and the other side connected to the other side of the sixth MOS transistor MP4 and the seventh MOS transistor MP5, respectively.

본 실시예에 따른 반도체 메모리 장치의 내부전원 회로에는 플로팅 방지회로가 연결되어 있다. The floating prevention circuit is connected to the internal power supply circuit of the semiconductor memory device according to the present embodiment.

플로팅 방지회로는 인에이블 신호(ENABLE)가 로우레벨 즉 디스에이블 상태일때 전압비교부를 구성하는 모스트랜지스터간의 연결노드중 플로팅상태가 되는 노드의 플로팅 상태를 방지하여 준다. 인에이블신호 (ENABLE)가 로우레벨일 때에 모스 트랜지스터(MP1,MP2)의 게이트가 연결된 노드와 내부 감지신호(DETCM)가 출력되는 제1 노드는 플로팅상태가 되어 노이즈에 취약한 문제점이 있었다. 그러나, 플로팅방지회로(320)에 의해 인에이블 신호(ENABLE)의 디스에이블 상태인 로우레벨에 응답하여 전술한 두 노드를 하이레벨로 유지시켜 플로팅상태를 제거하여 준다. 이렇게 함으로서, 파워다운모드등의 인에이블 신호가 로우레벨로 디스에이블 상태일 때에도 노이즈로 인해 전압비교부(320)에서 감지신호 출력부(330)로 신호가 전달되는 경우가 제거된다. 그러므로 파워다운모드에서 내부전원발생기(400)가 동작하는 경우를 완전히 제거할 수 있어 오동작을 방지할 수 있다.The floating prevention circuit prevents a floating state of a node that is in a floating state among the connection nodes between the MOS transistors constituting the voltage comparator when the enable signal ENABLE is at a low level, that is, a disabled state. When the enable signal ENABLE is at a low level, the node to which the gates of the MOS transistors MP1 and MP2 are connected and the first node to which the internal sensing signal DETCM is output are in a floating state, which is vulnerable to noise. However, the floating prevention circuit 320 removes the floating state by maintaining the aforementioned two nodes at a high level in response to the low level of the disable state of the enable signal ENABLE. By doing so, even when the enable signal such as the power-down mode is low level, the case where the signal is transmitted from the voltage comparator 320 to the detection signal output unit 330 due to noise is eliminated. Therefore, the case where the internal power generator 400 operates in the power down mode can be completely eliminated, thereby preventing malfunction.

도5와 도6은 도4에 도시된 내부전원 감지회로의 동작을 나타내는 파형도이다.5 and 6 are waveform diagrams illustrating the operation of the internal power detection circuit shown in FIG.

도5과 도6을 참조하여 살펴보면, 인에이블 신호(ENABLE)가 로우레벨인 동안 노이즈가 입력되더라도 제1 노드가 플로팅상태가 아니므로 노이즈에 영향을 거의 받지 않는다.Referring to FIGS. 5 and 6, even when noise is input while the enable signal ENABLE is at a low level, the first node is not in a floating state and thus is hardly affected by the noise.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

본 발명에 의해서 내부전원 감지회로가 노이즈의 영향을 덜 받게 되었으며, 내부전압을 제공하는 회로는 파워다운모드에서 노이즈에 의한 불필요한 동작을 하지 않게 되어, 반도체 메모리 장치의 동작상의 신뢰성 향상을 기대할 수 있다.According to the present invention, the internal power detection circuit is less affected by noise, and the circuit providing the internal voltage does not perform unnecessary operation due to noise in the power-down mode, thereby improving the operational reliability of the semiconductor memory device. .

Claims (7)

삭제delete 감지신호에 응답하여 내부전압을 생성하여 출력하기 위한 내부전원 발생회로;An internal power generation circuit for generating and outputting an internal voltage in response to the detection signal; 인에이블 신호에 응답하여 활성화되어 상기 내부전압의 전압레벨을 감지하여 상기 감지신호를 출력하는 내부전원 감지회로; 및An internal power detection circuit activated in response to an enable signal to sense a voltage level of the internal voltage and output the detection signal; And 상기 인에이블 신호의 비활성화 구간동안 상기 내부전원 감지회로의 내부노드가 플로팅되는 것을 방지하기 위한 플로팅 방지회로를 구비하며,And a floating prevention circuit for preventing the internal node of the internal power detection circuit from being floated during the inactivation period of the enable signal. 상기 내부전원 감지회로는,The internal power detection circuit, 상기 내부전압을 분배하여 비교전압을 제공하는 비교전압 제공부;A comparison voltage providing unit for distributing the internal voltage to provide a comparison voltage; 상기 인에이블 신호에 활성화되어 상기 비교전압과 기준전압을 비교하여 상기 내부노드를 통해 비교결과를 제공하기 위한 전압 비교부; 및A voltage comparator configured to be activated to the enable signal to compare the comparison voltage with a reference voltage and provide a comparison result through the internal node; And 상기 내부노드에 의해 제공되는 비교결과를 버퍼링하여 상기 감지신호를 출력하기 위한 감지신호 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.And a sensing signal output unit configured to buffer the comparison result provided by the internal node to output the sensing signal. 제 2 항에 있어서,The method of claim 2, 상기 비교전압 제공부는The comparison voltage providing unit 상기 내부전압과 접지전압 사이에 직렬연결된 다수의 저항을 구비하는 것을 특징으로 하는 반도체 메모리 장치.And a plurality of resistors connected in series between the internal voltage and the ground voltage. 제 3 항에 있어서,The method of claim 3, wherein 상기 전압비교부는The voltage comparison unit 전원전압 공급단을 통해 흐르는 제1 전류와 상기 제1 전류를 미러링하기 위한 제2 전류를 제공하기 위해 전원전압 공급단에 일측이 접속된 제1 및 제2 모스트랜지스터;First and second morph transistors having one side connected to a power supply voltage supply terminal for providing a first current flowing through the power supply voltage supply terminal and a second current for mirroring the first current; 상기 비교전압을 게이트로 인가받으며, 상기 제1 모스트랜지스터의 타측에 접속된 제3 모스트랜지스터;A third MOS transistor receiving the comparison voltage as a gate and connected to the other side of the first MOS transistor; 상기 기준전압을 게이트로 인가받으며, 상기 제2 모스트랜지스터의 타측에 접속된 제4 모스트랜지스터; 및A fourth MOS transistor receiving the reference voltage as a gate and connected to the other side of the second MOS transistor; And 상기 제3 모스트랜지스터와 상기 제4 모스트랜지스터의 공통 타측과 접지전압 사이에 접속되며, 게이트로 상기 인에이블 신호를 입력받는 제5 모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.And a fifth MOS transistor connected between the other common side of the third MOS transistor and the fourth MOS transistor and a ground voltage and receiving the enable signal through a gate. 제 4 항에 있어서,The method of claim 4, wherein 상기 감지신호 출력부는The detection signal output unit 상기 제2 모스트랜지스터와 상기 제4 모스트랜지스터의 공통노드인 상기 내부노드에 인가되는 신호를 반전하여 상기 감지신호로 출력하기 위한 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.And an inverter for inverting a signal applied to the internal node, which is a common node of the second MOS transistor and the fourth MOS transistor, and outputting the signal as the detection signal. 제 5 항에 있어서,The method of claim 5, wherein 상기 플로팅 방지회로는The floating prevention circuit 상기 인에이블 신호를 게이트로 인가받으며, 일측이 상기 전원전압에 접속되고, 타측이 상기 제1 및 제2 모스트랜지스터의 공통 게이트단에 접속되는 제6 모스트랜지스터;A sixth MOS transistor receiving the enable signal as a gate, one side of which is connected to the power supply voltage, and the other side of which is connected to a common gate terminal of the first and second MOS transistors; 상기 인에이블 신호를 게이트로 인가받으며, 전원전압과 상기 내부노드 사이에 일측과 타측이 접속된 제7 모스트랜지스터; 및A seventh MOS transistor receiving the enable signal as a gate and having one side and the other side connected between a power supply voltage and the internal node; And 상기 인에이블 신호를 게이트로 인가받으며, 상기 제6 모스트랜지스터와 상기 제7 모스트랜지스터의 타측에 각각 일측과 타측이 접속된 제8 모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.And an eighth MOS transistor receiving the enable signal as a gate and having one side and the other side connected to the other side of the sixth and seventh MOS transistors, respectively. 제 2 항에 있어서,The method of claim 2, 상기 플로팅 방지회로는The floating prevention circuit 상기 전압 비교부의 출력단의 플로팅을 방지하는 것을 특징으로 하는 반도체 메모리 장치.And preventing floating of an output terminal of the voltage comparator.
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