KR100628376B1 - A I/O buffer insensitive to change of reference voltage in semiconductor device - Google Patents

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Abstract

본 발명은 반도체 회로 기술에 관한 것으로, 특히 반도체 소자의 입/출력 버퍼에 관한 것이며, 기준전압의 변화에 관계 없이 안정적인 데이터 검출이 가능한 반도체 소자의 입/출력 버퍼를 제공하는데 그 목적이 있다. 본 발명의 특징적인 반도체 소자의 입/출력 버퍼는, 입력신호와 기준전압이 NMOS 입력단으로 인가되는 제1 전류미러형 차동증폭기; 상기 입력신호와 상기 기준전압이 PMOS 입력단으로 인가되는 제2 전류미러형 차동증폭기; 설정된 스위칭 전압과 상기 기준전압을 비교하여 상기 제1 및 제2 전류미러형 차동증폭기를 인에이블시키기 위한 제1 및 제2 인에이블 신호와 스위칭 제어신호를 생성하기 위한 전압 감지 수단; 및 상기 스위칭 제어신호에 제어 받아 상기 제1 및 제2 전류미러형 차동증폭기의 출력을 선택적으로 출력하기 위한 스위칭 수단을 구비한다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor circuit technology, and more particularly, to an input / output buffer of a semiconductor device, and an object thereof is to provide an input / output buffer of a semiconductor device capable of stably detecting data regardless of a change in a reference voltage. An input / output buffer of a semiconductor device of the present invention includes a first current mirror type differential amplifier to which an input signal and a reference voltage are applied to an NMOS input terminal; A second current mirror type differential amplifier to which the input signal and the reference voltage are applied to a PMOS input terminal; Voltage sensing means for generating first and second enable signals and switching control signals for enabling the first and second current mirror type differential amplifiers by comparing a set switching voltage with the reference voltage; And switching means for selectively outputting the outputs of the first and second current mirror type differential amplifiers under the control of the switching control signal.

입/출력 버퍼, 전류미러형 차동증폭기, 전압 감지부, 기준전압, 셋업 시간 마진Input / Output Buffer, Current Mirror Differential Amplifier, Voltage Sensing Unit, Voltage Reference, Setup Time Margin

Description

기준전압의 변화에 둔감한 반도체 소자의 입/출력 버퍼{A I/O buffer insensitive to change of reference voltage in semiconductor device} Input / output buffer of semiconductor device insensitive to change of reference voltage {A I / O buffer insensitive to change of reference voltage in semiconductor device}             

도 1은 종래기술에 따른 입/출력 버퍼의 회로도.1 is a circuit diagram of an input / output buffer according to the prior art.

도 2는 기준전압에 따른 상기 도 1의 입/출력 버퍼의 시뮬레이션 파형도.FIG. 2 is a simulation waveform diagram of the input / output buffer of FIG. 1 according to a reference voltage. FIG.

도 3a 및 도 3b는 각각 본 발명의 일 실시예에 적용되는 제1 및 제2 버퍼의 회로도.3A and 3B are circuit diagrams of first and second buffers respectively applied to an embodiment of the present invention.

도 4는 본 발명의 일 실시예에 따른 입/출력 버퍼의 블록 구성도.4 is a block diagram illustrating an input / output buffer in accordance with an embodiment of the present invention.

도 5a 및 도 5b는 각각 기준전압에 따른 출력 시뮬레이션 파형도.
5A and 5B are output simulation waveform diagrams according to reference voltages, respectively.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

40 : 전압 감지부40: voltage sensing unit

S1, S2 : 스위치S1, S2: Switch

φ : 스위치 제어신호φ: switch control signal

en1, en2 : 인에이블 신호en1, en2: enable signal

vref : 기준전압vref: reference voltage

vset : 설정된 스위칭 전압vset: set switching voltage

본 발명은 반도체 회로 기술에 관한 것으로, 특히 반도체 소자의 입/출력 버퍼에 관한 것이다.TECHNICAL FIELD The present invention relates to semiconductor circuit technology, and more particularly, to an input / output buffer of a semiconductor device.

종래의 입/출력 버퍼는 주로 전류미러형 차동증폭기를 사용하여 입력된 신호가 논리 하이인지 논리 로우인지를 판별하였다.Conventional input / output buffers mainly use current mirror type differential amplifiers to determine whether an input signal is logic high or logic low.

첨부된 도면 도 1은 종래기술에 따른 버퍼 회로를 도시한 것으로, 종래기술에 따른 버퍼는 공급전원(VDD)과 제1 노드(a1) 사이에 접속되며 제1 노드(a1)에 그 게이트가 연결된 PMOS 트랜지스터(MP1)와, 공급전원(VDD)과 제2 노드(a2) 사이에 접속되며 제2 노드(a2)에 그 게이트가 연결된 PMOS 트랜지스터(MP2)와, 접지전원(VSS)에 접속되며 인에이블 신호(en)를 게이트로 입력받는 NMOS 트랜지스터(MN3)와, NMOS 트랜지스터(MN3)와 제1 노드(a1) 사이에 접속되며 기준전압(vref)을 게이트로 입력받는 NMOS 트랜지스터(MN1)와, NMOS 트랜지스터(MN3)와 제2 노드(a2) 사이에 접속되며 입력신호(in)를 게이트로 입력받는 NMOS 트랜지스터(MN2)로 구성된 전류미러형 차동증폭기를 구비하며, 전류미러형 차동증폭기의 제2 노드(a2)에는 인버터(INV1)가 연결된다.1 is a diagram illustrating a buffer circuit according to the prior art, wherein a buffer according to the prior art is connected between a supply power supply VDD and a first node a1, and a gate thereof is connected to the first node a1. The PMOS transistor MP1 is connected between the power supply VDD and the second node a2 and its gate is connected to the second node a2, and is connected to the ground power supply VSS. An NMOS transistor MN3 that receives the enable signal en as a gate, an NMOS transistor MN1 that is connected between the NMOS transistor MN3 and the first node a1 and receives a reference voltage vref as a gate; A second current mirror type differential amplifier having a current mirror type differential amplifier configured between the NMOS transistor MN3 and the second node a2 and configured to receive an input signal in as a gate; The inverter INV1 is connected to the node a2.

상기와 같이 구성되는 종래의 버퍼는 인에이블 신호(en)에 제어 받아 입력신호(in)와 기준전압(vref)을 비교하여 입력신호(in)이 기준전압(vref) 보다 높으면 출력신호(out)로 논리 하이를 출력하고, 입력신호(in)이 기준전압(vref) 보다 낮으 면 출력신호(out)로 논리 로우를 출력하게 된다.The conventional buffer configured as described above is controlled by the enable signal en to compare the input signal in with the reference voltage vref, and if the input signal in is higher than the reference voltage vref, the output signal out. A logic high is outputted, and when the input signal in is lower than the reference voltage vref, a logic low is output as the output signal out.

그런데, 입력신호(in)가 논리 하이인 상태에서는 입력신호(in)이 전압 레벨이 높기 때문에 잘 동작하지만, 입력신호가 논리 로우인 상태에서는 입력신호(in)를 게이트 입력으로 하는 NMOS 트랜지스터(MN2)가 턴오프되고 오로지 기준전압(ref)을 게이트 입력으로 하는 NMOS 트랜지스터(MN1)가 동작하여야 하는데, 기준전압(vref)이 낮아지면 NMOS 트랜지스터의 문턱전압(Vt)에 가까워져서 입력신호(in)를 검출하는 시간이 점점 길어져 내부적으로 입력을 파악하지 못하는 경우가 발생하게 된다. 즉, 기준전압(vref)이 낮아지면 출력신호(out)가 논리 하이에서 논리 로우로 천이되는 시간과 논리 로우에서 논리 하이로 천이되는 시간이 달라지고, 이는 셋업 시간(setup time)에 나쁜 영향을 주므로 결국 데이터의 안정적인 파악이 불가능해진다.However, when the input signal in is logic high, the input signal in works well because the voltage level is high. However, when the input signal is logic low, the NMOS transistor MN2 having the input signal in as the gate input. ) Is turned off and only the NMOS transistor MN1 having the reference voltage ref as a gate input should be operated. When the reference voltage vref is lowered, the NMOS transistor MN1 approaches the threshold voltage Vt of the NMOS transistor and the input signal in The detection time becomes longer and it may be impossible to grasp the input internally. That is, when the reference voltage vref is lowered, the time at which the output signal out transitions from logic high to logic low and the time transition from logic low to logic high are different, which adversely affects the setup time. As a result, it becomes impossible to reliably grasp the data.

첨부된 도면 도 2는 기준전압에 따른 상기 도 1의 버퍼의 시뮬레이션 파형도로서, 곡선 a는 기준전압(vref)이 1.4 V인 경우의 출력신호(out)의 파형을, 곡선 b는 기준전압(vref)이 0.9 V인 경우의 출력신호(out)의 파형을 각각 나타낸 것이다. 도면을 참조하면, 기준전압(vref)이 0.9 V인 경우(곡선 b) 출력신호(out)가 논리 하이에서 논리 로우로 천이되는 시간이 기준전압(vref)이 1.4 V인 경우(곡선 a)에 비해 매우 길어짐을 확인할 수 있다.2 is a simulation waveform diagram of the buffer of FIG. 1 according to a reference voltage, in which curve a is a waveform of an output signal out when the reference voltage vref is 1.4 V, and curve b is a reference voltage. The waveforms of the output signal out when vref) is 0.9 V are shown, respectively. Referring to the drawing, when the reference voltage vref is 0.9 V (curve b) and the time when the output signal out transitions from logic high to logic low is 1.4 V (curve a) It can be seen that it is very long.

한편, 이러한 현상은 인터페이스에서 스위칭 노이즈를 줄이기 위해 기준전압(vref)을 낮추려는 경향에 따라 더욱 심화되고 있다.
On the other hand, this phenomenon is further exacerbated by the tendency to lower the reference voltage (vref) to reduce the switching noise at the interface.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 특히 기준전압의 변화에 관계 없이 안정적인 데이터 검출이 가능한 반도체 소자의 입/출력 버퍼를 제공하는데 그 목적이 있다.
The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide an input / output buffer of a semiconductor device capable of stably detecting data regardless of a change in a reference voltage.

상기의 기술적 과제를 달성하기 위한 본 발명의 특징적인 반도체 소자의 입/출력 버퍼는, 입력신호와 기준전압이 NMOS 입력단으로 인가되는 제1 전류미러형 차동증폭기; 상기 입력신호와 상기 기준전압이 PMOS 입력단으로 인가되는 제2 전류미러형 차동증폭기; 설정된 스위칭 전압과 상기 기준전압을 비교하여 상기 제1 및 제2 전류미러형 차동증폭기를 인에이블시키기 위한 제1 및 제2 인에이블 신호와 스위칭 제어신호를 생성하기 위한 전압 감지 수단; 및 상기 스위칭 제어신호에 제어 받아 상기 제1 및 제2 전류미러형 차동증폭기의 출력을 선택적으로 출력하기 위한 스위칭 수단을 구비한다.According to an aspect of the present invention, there is provided an input / output buffer of a semiconductor device, including: a first current mirror type differential amplifier in which an input signal and a reference voltage are applied to an NMOS input terminal; A second current mirror type differential amplifier to which the input signal and the reference voltage are applied to a PMOS input terminal; Voltage sensing means for generating first and second enable signals and switching control signals for enabling the first and second current mirror type differential amplifiers by comparing a set switching voltage with the reference voltage; And switching means for selectively outputting the outputs of the first and second current mirror type differential amplifiers under the control of the switching control signal.

바람직하게, 상기 전압 감지 수단은 상기 기준전압이 상기 설정된 스위칭 전압 보다 크면 상기 제1 인에이블 신호를 활성화시킨다.Advantageously, said voltage sensing means activates said first enable signal if said reference voltage is greater than said set switching voltage.

바람직하게, 상기 전압 감지 수단은 상기 기준전압이 상기 설정된 스위칭 전압 보다 작으면 상기 제2 인에이블 신호를 활성화시킨다.
Preferably, the voltage sensing means activates the second enable signal when the reference voltage is less than the set switching voltage.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보 다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily implement the present invention.

첨부된 도면 도 3a 및 도 3b는 각각 본 발명의 일 실시예에 적용되는 제1 및 제2 버퍼의 회로도이다.3A and 3B are circuit diagrams of first and second buffers respectively applied to an embodiment of the present invention.

도 3a에 도시된 바와 같이 제1 버퍼는 상기 도 1에 도시된 종래의 버퍼와 동일한 구성을 가지며, 통상 NMOS 입력단 차동증폭기(NMOS input stage differential amplifier)라 불리운다. 즉, 전류원 트랜지스터(MN3)가 접지전원(VSS)에 연결되어 있으며, 공급전원(VDD)에 병렬로 연결된 2개의 PMOS 트랜지스터(MP1, MP2)가 전류미러를 구성하고 있다.As shown in FIG. 3A, the first buffer has the same configuration as the conventional buffer shown in FIG. 1 and is commonly referred to as an NMOS input stage differential amplifier. That is, the current source transistor MN3 is connected to the ground power supply VSS, and two PMOS transistors MP1 and MP2 connected in parallel to the supply power supply VDD constitute a current mirror.

한편, 제2 버퍼는 통상 PMOS 입력단 차동증폭기라 불리우며, 도 3b에 도시된 바와 같이 접지전원(VSS)과 제3 노드(a3) 사이에 접속되며 제3 노드(a3)에 그 게이트가 연결된 NMOS 트랜지스터(MN21)와, 접지전원(VDD)과 제4 노드(a4) 사이에 접속되며 제4 노드(a4)에 그 게이트가 연결된 NMOS 트랜지스터(MN22)와, 공급전원(VDD)에 접속되며 인에이블 신호(en2)를 게이트로 입력받는 PMOS 트랜지스터(MP23)와, PMOS 트랜지스터(MP23)와 제3 노드(a3) 사이에 접속되며 기준전압(vref)을 게이트로 입력받는 PMOS 트랜지스터(MP21)와, PMOS 트랜지스터(MN23)와 제4 노드(a4) 사이에 접속되며 입력신호(in)를 게이트로 입력받는 PMOS 트랜지스터(MP2)로 구성된 전류미러형 차동증폭기를 구비하며, 전류미러형 차동증폭기의 제4 노드(a4)에는 인버터(INV21)가 연결된다.On the other hand, the second buffer is commonly referred to as a PMOS input stage differential amplifier, an NMOS transistor connected between the ground power supply (VSS) and the third node (a3) and whose gate is connected to the third node (a3) as shown in FIG. 3b. An NMOS transistor MN22 connected between the MN21, the ground power supply VDD, and the fourth node a4, and whose gate is connected to the fourth node a4, and an enable signal connected to the supply power supply VDD. A PMOS transistor MP23 that receives (en2) as a gate, a PMOS transistor MP21 that is connected between the PMOS transistor MP23 and the third node a3 and receives a reference voltage vref as a gate, and a PMOS transistor The fourth node of the current mirror type differential amplifier includes a current mirror type differential amplifier comprising a PMOS transistor MP2 connected between the MN23 and the fourth node a4 and receiving an input signal in as a gate. Inverter INV21 is connected to a4).

즉, 제2 버퍼는 전류원 트랜지스터(MP23)가 공급전원(VDD)에 연결되어 있으 며, 접지전원(VSS)에 병렬로 연결된 2개의 NMOS 트랜지스터(MN21, MN22)가 전류미러를 구성하고 있다.That is, in the second buffer, the current source transistor MP23 is connected to the supply power supply VDD, and two NMOS transistors MN21 and MN22 connected in parallel to the ground power supply VSS form a current mirror.

첨부된 도면 도 4는 본 발명의 일 실시예에 따른 입/출력 버퍼의 블록 구성을 도시한 것이다.4 is a block diagram illustrating an input / output buffer according to an embodiment of the present invention.

본 실시예에 따른 버퍼는 설정된 스위칭 전압(vset)과 기준전압을 입력으로 하여 제1 및 제2 버퍼의 인에이블 신호(en1, en2)와 스위치 제어 신호(φ)를 생성하는 전압 감지부(40)와, 제1 및 제2 버퍼(상기 도 3a 및 도 3b 참조)와, 스위치 제어 신호(φ)에 응답하여 제1 및 제2 버퍼의 출력신호(out1, out2)를 최종 출력(out)으로 선택적으로 출력하기 위한 제1 및 제2 스위치(S1, S2)를 구비한다.In the buffer according to the present embodiment, the voltage sensing unit 40 generating the enable signals en1 and en2 and the switch control signal φ of the first and second buffers by inputting the set switching voltage vset and the reference voltage. ), The first and second buffers (see FIGS. 3A and 3B), and the output signals out1 and out2 of the first and second buffers in response to the switch control signal φ as the final output out. First and second switches S1 and S2 for selectively outputting are provided.

이하, 상기 도 3a, 도 3b 및 상기 도 4를 참조하여 본 발명의 일 실시예에 따른 입/출력 버퍼의 동작을 설명한다.Hereinafter, an operation of an input / output buffer according to an embodiment of the present invention will be described with reference to FIGS. 3A, 3B, and 4.

먼저, 상기 도 3a에 도시된 제1 버퍼는 전류미러를 구성하는 두 PMOS 트랜지스터(MP1, MP2)의 게이트 전압이 같기 때문에 전류 b1 및 b2가 같으며, 기준전압(vref)과 입력신호(in)의 전압차이를 증폭하는 역할을 한다. 만일 입력신호(in)가 기준전압(vref) 보다 낮은 경우, 즉 입력신호(in)가 로직 로우이면 기준전압(vref)을 게이트 입력으로 하는 NMOS 트랜지스터(MN1)의 전류(Ids)가 입력신호(in)를 게이트 입력으로 하는 NMOS 트랜지스터(MN2)의 전류(Ids) 보다 더 커서 출력신호(out1)는 논리 로우가 된다. 그런데, 기준전압(vref)이 작은 경우에는 NMOS 트랜지스터의 문턱전압(Vt)에 가까워지기 때문에 입력신호(in)를 검출하는 시간 즉, 디벨롭(develop) 시간이 길어지는 문제점이 있다. 한편, NMOS 트랜지스터(MN2)에 기준전압(vref) 보다 높은 입력신호(in)가 인가되는 경우에는 NMOS 트랜지스터(MN2)가 턴온되기 때문에 기준전압(vref) 전압이 낮더라도 문제를 유발하지 않는다. First, the first buffer shown in FIG. 3A has the same gate voltages of the two PMOS transistors MP1 and MP2 constituting the current mirror, so that the currents b1 and b2 are the same, and the reference voltage vref and the input signal in Amplifies the voltage difference. If the input signal in is lower than the reference voltage vref, that is, if the input signal in is logic low, the current Ids of the NMOS transistor MN1 having the reference voltage vref as the gate input is the input signal ( The output signal out1 becomes logic low because it is larger than the current Ids of the NMOS transistor MN2 having in as the gate input. However, when the reference voltage vref is small, the threshold voltage Vt of the NMOS transistor approaches, so that the time for detecting the input signal in, that is, the development time, becomes long. On the other hand, when the input signal in higher than the reference voltage vref is applied to the NMOS transistor MN2, since the NMOS transistor MN2 is turned on, even if the reference voltage vref is low, no problem occurs.

다음으로, 상기 도 3b에 도시된 제2 버퍼는 전류미러를 구성하는 두 NMOS 트랜지스터(MN21, MN22)가 공통 게이트를 사용하기 때문에 전력 b3 및 b4가 같으며, 입력신호(in)가 기준전압(vref) 보다 높을 때 제3 노드(a3) 전압이 제4 노드(a4) 전압 보다 높게 되고 결국 출력신호(out2)는 논리 하이가 된다. 그런데, 기준전압(vref)이 높은 경우에는 PMOS 트랜지스터의 구동 능력이 떨어지기 때문에 디벨롭 시간이 길어지게 된다. 한편, PMOS 트랜지스터(MP22)에 기준전압(vref) 보다 낮은 입력신호(in)가 인가되면 PMOS 트랜지스터(MP22)가 턴온 되기 때문에 문제를 유발하지 않는다.Next, in the second buffer illustrated in FIG. 3B, since the two NMOS transistors MN21 and MN22 constituting the current mirror use a common gate, powers b3 and b4 are the same, and the input signal in is the reference voltage ( higher than vref), the voltage of the third node a3 is higher than the voltage of the fourth node a4 and the output signal out2 becomes logic high. However, when the reference voltage vref is high, the driving time of the PMOS transistor decreases, so the development time becomes long. On the other hand, when the input signal in lower than the reference voltage vref is applied to the PMOS transistor MP22, the PMOS transistor MP22 is turned on and thus does not cause a problem.

다시 상기 도 4를 참조하여, 전압 감지부(40)는 기준전압(vref)과 설정된 스위칭 전압(vset)을 비교하여 기준전압(vref)이 높으면 기준전압(vref)이 높을 때 잘 동작하는 제1 버퍼를 인에이블 시키기 위하여 인에이블 신호(en1)을 활성화시키고, 비교 결과 기준전압(vref)가 낮으면 제1 버퍼를 디스에이블시키고 기준전압(vref)이 낮을 때 잘 동작하는 제2 버퍼의 인에이블 신호(en2)를 활성화시킨다.Referring back to FIG. 4, the voltage detector 40 compares the reference voltage vref with the set switching voltage vset, and when the reference voltage vref is high, the first voltage that operates well when the reference voltage vref is high. The enable signal en1 is activated to enable the buffer. When the comparison results in a low reference voltage vref, the first buffer is disabled and a second buffer that operates well when the reference voltage vref is low is enabled. Activate signal en2.

첨부된 도면 도 5a 및 도 5b는 각각 기준전압에 따른 출력 시뮬레이션 파형도이다.5A and 5B are output simulation waveform diagrams according to reference voltages, respectively.

우선, 상기 도 5a는 기준전압(vref)이 1.4 V인 경우의 본 발명(도 4)과 종래 기술(도 1)에 따른 출력신호(out)의 파형을 시뮬레이션 한 것으로, 본 발명의 경우 1.4 V를 높은 기준전압으로 감지하여 제1 버퍼(도 3a)가 인에이블 되어 동작한 결과를 나타내고 있으며, 종래기술과 본 발명의 출력신호(out)에 차이가 거의 나지 않는다. First, FIG. 5A simulates a waveform of an output signal out according to the present invention (FIG. 4) and the prior art (FIG. 1) when the reference voltage vref is 1.4 V. In the present invention, 1.4 V The result of operating the first buffer (Fig. 3a) is enabled by detecting a high reference voltage, and there is little difference between the output signal (out) of the prior art and the present invention.

다음으로, 상기 도 5b는 기준전압(vref)이 0.9 V인 경우의 본 발명(도 4)과 종래기술(도 1)에 따른 출력신호(out)의 파형을 시뮬레이션 한 것으로, 본 발명의 경우 0.9 V를 낮은 기준전압으로 감지하여 제2 버퍼(도 3b)가 인에이블 되어 동작한 결과를 나타내고 있다. 이 경우, 종래기술에 따른 출력신호(곡선 d)는 입력신호(in)가 논리 하이에서 논리 로우로 천이할 때 많은 지연이 나타나는 반면, 본 발명에 따른 출력신호(곡선 c)에는 지연이 거의 나지 않음을 확인할 수 있다.
Next, FIG. 5B simulates a waveform of an output signal out according to the present invention (FIG. 4) and the prior art (FIG. 1) when the reference voltage vref is 0.9 V. In the case of the present invention, FIG. The second buffer (FIG. 3b) is enabled by detecting V as a low reference voltage, and the result is shown. In this case, the output signal (curve d) according to the prior art exhibits a large delay when the input signal (in) transitions from logic high to logic low, whereas the output signal (curve c) according to the present invention has almost no delay. Can be confirmed.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

전술한 본 발명은 기준전압이 변화하더라도 안정적인 셋업시간 마진(setup time margin)을 확보하여 안정적인 데이터 검출이 가능하도록 하는 효과가 있으며, 이로 인하여 기준전압(vref)을 충분히 낮출 수 있어 인터페이스에서 스위칭 노이즈 를 줄일 수 있다.
The present invention described above has an effect of ensuring stable data detection by securing a stable setup time margin even when the reference voltage changes. As a result, the reference voltage (vref) can be sufficiently lowered to reduce switching noise at the interface. Can be reduced.

Claims (3)

입력신호와 기준전압이 NMOS 입력단으로 인가되는 제1 전류미러형 차동증폭기;A first current mirror type differential amplifier to which an input signal and a reference voltage are applied to the NMOS input terminal; 상기 입력신호와 상기 기준전압이 PMOS 입력단으로 인가되는 제2 전류미러형 차동증폭기;A second current mirror type differential amplifier to which the input signal and the reference voltage are applied to a PMOS input terminal; 설정된 스위칭 전압과 상기 기준전압을 비교하여 상기 제1 및 제2 전류미러형 차동증폭기를 인에이블시키기 위한 제1 및 제2 인에이블 신호와 스위칭 제어신호를 생성하기 위한 전압 감지 수단; 및Voltage sensing means for generating first and second enable signals and switching control signals for enabling the first and second current mirror type differential amplifiers by comparing a set switching voltage with the reference voltage; And 상기 스위칭 제어신호에 제어 받아 상기 제1 및 제2 전류미러형 차동증폭기의 출력을 선택적으로 출력하기 위한 스위칭 수단Switching means for selectively outputting the output of the first and second current mirror type differential amplifier under the control of the switching control signal 을 구비하는 반도체 소자의 입/출력 버퍼.Input / output buffer of the semiconductor device having a. 제1항에 있어서,The method of claim 1, 상기 전압 감지 수단은,The voltage sensing means, 상기 기준전압이 상기 설정된 스위칭 전압 보다 크면 상기 제1 인에이블 신호를 활성화시키는 것을 특징으로 하는 반도체 소자의 입/출력 버퍼.And when the reference voltage is greater than the set switching voltage, activating the first enable signal. 제1항에 있어서,The method of claim 1, 상기 전압 감지 수단은,The voltage sensing means, 상기 기준전압이 상기 설정된 스위칭 전압 보다 작으면 상기 제2 인에이블 신호를 활성화시키는 것을 특징으로 하는 반도체 소자의 입/출력 버퍼.And the second enable signal is activated when the reference voltage is less than the set switching voltage.
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