KR100242469B1 - High speed cross coupling amplifier - Google Patents

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Abstract

본 발명은 고속 동작 교차 결합 증폭기(cross-coupled Amplifier)에 있어서, 증폭기의 출력 정신호(SO) 단자와 연결되는 드레인 단자, 출력 부신호(/SO)를 받는 게이트 단자, 전압(Vcc)에 연결되는 소오스 단자를 갖는 제1PMOS 트랜지스터(MP1)와, 증폭기의 출력 부신호(/SO) 단자와 연결되는 드레인 단자, 출력 정신호(SO)를 받는 게이트 단자, 전압(Vcc)에 연결되는 소오스 단자를 갖는 제2PMOS 트랜지스터(MP2)와, 상기 출력 정신호(SO)를 받는 드레인 단자, 증폭기의 입력 정신호(SI)를 받는 게이트 단자를 갖는 제1NMOS 트랜지스터(MN1)와, 상기 출력 부신호(/SO)를 받는 드레인 단자, 증폭기의 입력 부신호(/SI)를 받는 게이트 단자를 갖는 제2NMOS 트랜지스터(MN2)와, 증폭기의 출력 부신호(/SO)를 받는 드레인 단자, 인에이블 신호(SE)를 받는 게이트 단자, 상기 제1NMOS 트랜지스터(MN1)의 소오스 단자와 연결되는 소오스 단자를 갖는 제5NMOS 트랜지스터(MN5)와, 증폭기의 출력 정신호(SO)를 받는 드레인 단자, 인에이블 신호(SE)를 받는 게이트 단자, 상기 제2NMOS 트랜지스터(MN2)의 소오스 단자와 연결되는 소오스 단자를 갖는 제6NMOS 트랜지스터(MN6)와, 상기 제1NMOS 트랜지스터(MN1)의 소오스 단자를 드레인 단자, 상기 제2NMOS 트랜지스터(MN2)의 소오스 단자를 게이트 단자로 갖는 제3NMOS 트랜지스터(MN3)와, 상기 제2NMOS 트랜지스터(MN2)의 소오스 단자를 드레인 단자, 상기 제1NMOS 트랜지스터(MN1)의 소오스 단자를 게이트 단자로 갖는 제4NMOS 트랜지스터(MN4)와, 상기 제3NMOS 트랜지스터(MN3) 및 제4NMOS 트랜지스터(MN4)의 소오스 단자와 연결되는 드레인 단자, 인에이블 신호(SE)를 받는 게이트 단자, 전압(Vss)에 연결되는 소오스 단자를 갖는 제7트랜지스터(MN7)를 포함하여 이루어지는 것을 특징으로 하는 고속 동작 교차 결합 증폭기.The present invention relates to a high speed operation cross-coupled amplifier, which includes a drain terminal connected to an output positive signal (SO) terminal of a amplifier, a gate terminal receiving an output sub-signal (/ SO), and a voltage (Vcc). A first PMOS transistor MP1 having a source terminal, a drain terminal connected to the output sub-signal (/ SO) terminal of the amplifier, a gate terminal receiving the output positive signal SO, and a source terminal connected to the voltage Vcc. A first NMOS transistor MN1 having a 2PMOS transistor MP2, a drain terminal receiving the output positive signal SO, a gate terminal receiving an input positive signal SI of an amplifier, and a drain receiving the output subsignal / SO. A second NMOS transistor MN2 having a terminal, a gate terminal receiving an input sub-signal (/ SI) of the amplifier, a drain terminal receiving an output sub-signal (/ SO) of the amplifier, a gate terminal receiving an enable signal (SE), Of the first NMOS transistor MN1 A fifth NMOS transistor MN5 having a source terminal connected to a source terminal, a drain terminal receiving an output positive signal SO of the amplifier, a gate terminal receiving an enable signal SE, and a source terminal of the second NMOS transistor MN2 And a sixth NMOS transistor MN6 having a source terminal connected to the second NMOS transistor MN6, a third NMOS transistor MN3 having a source terminal of the first NMOS transistor MN1 as a drain terminal and a source terminal of the second NMOS transistor MN2 as a gate terminal. And a fourth NMOS transistor MN4 having a source terminal of the second NMOS transistor MN2 as a drain terminal, a source terminal of the first NMOS transistor MN1 as a gate terminal, and the third NMOS transistor MN3 and a fourth NMOS transistor. A seventh transistor MN7 having a drain terminal connected to the source terminal of the MN4, a gate terminal receiving the enable signal SE, and a source terminal connected to the voltage V ss may be formed. A high speed operation cross coupled amplifier comprising a.

Description

고속 동작 교차 결합 증폭기High Speed Operational Cross Coupled Amplifier

제1도는 종래의 교차 결합 증폭기 회로도.1 is a conventional cross coupled amplifier circuit diagram.

제2도는 본 발명의 일실시예에 따른 교차 결합 증폭기 회로도.2 is a cross-coupled amplifier circuit diagram according to an embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

MP1 및 MP4 : PMOS 트랜지스터 MN1 및 MN7 : NMOS 트랜지스터MP1 and MP4: PMOS transistors MN1 and MN7: NMOS transistors

본 발명은 모스로 구성된 반도체 소자의 설계에 사용할 수 있는 고속, 저소비전력 특성을 갖는 고속 동작 교차 결합 증폭기에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high speed operation cross coupled amplifier having high speed and low power consumption that can be used in the design of a semiconductor device composed of MOS.

종래의 PMOS 교차 결합 증폭기는 제1도를 통하여 상세히 살펴보면, 도면에서 MP1 및 MP3는 PMOS 트랜지스터, MN1 및 MN3는 NMOS 트랜지스터를 각각 나타낸다.The conventional PMOS cross-coupled amplifier is described in detail with reference to FIG. 1, where MP1 and MP3 represent PMOS transistors, and MN1 and MN3 represent NMOS transistors, respectively.

제1(a)도에 도시된 바와 같이 종래의 PMOS 교차 결합 증폭기는 3개의 PMOS 트랜지스터와 3개의 NMOS 트랜지스터로 이루어지게 되는데, 다음과 같이 동작하게 된다.As shown in FIG. 1 (a), the conventional PMOS cross-coupling amplifier is composed of three PMOS transistors and three NMOS transistors, and operates as follows.

그리고 제1(b)도의 증폭기가 온되는 시간(T1~T2)은 제1(a)도의 회로에서 인에블(Enable) 정신호(SE)가“1”인 상태이다. 인에블 정신호(SE)가“1”이 되어 증폭기가 온이 되면은 증폭기의 입력 정신호(SI)와 부신호(/SI) 차이에 따라 출력 신호(SO,/SO) 신호가 증폭되어 나타나게 된다.The time T1 to T2 at which the amplifier of FIG. 1 (b) is turned on is a state in which the enable positive signal SE is “1” in the circuit of FIG. 1 (a). When the enable positive signal SE becomes "1" and the amplifier is turned on, the output signal SO and / SO signals are amplified according to the difference between the input positive signal SI and the negative signal / SI of the amplifier. .

그러나, 상기 종래의 PMOS 교차 결합 증폭기는 전류 미러 증폭기(Current-Mirror Amplifier) 보다 높은 이득을 가지지만, 출력 정신호(SO)가“0”, 출력 부신호(/SO)가“1”의 상태로 증폭되어 출력되면, 이때 PMOS 트랜지스터(MP2)는 게이트 입력인 출력 부신호(/SO)가“1”이므로 오프된다. 따라서 PMOS 트랜지스터(MP2)와 NMOS 트랜지스터(MN2), NMOS 트랜지스터(MN3)를 통한 전류 패스(path)는 차단된다. 또한, 제1PMOS 트랜지스터(MP1)은 게이트의 입력인 출력 정신호(SO)가“0”인 상태이므로 계속 온되어 있게 되고 입력 정신호(SI)신호가 제1NMOS 트랜지스터(MN1)의 문턱전압 Vt보다 낮은 전압이 아닌 경우 상기 제1NMOS 트랜지스터(MN1)도 온상태가 되기 때문에 상기 3개의 트랜지스터(MP1, MN1, MN3)를 통해 제1(c)도에 도시된 소모전류와 같이 계속 전류소모가 발생되어 증폭이 완전히 끝난 상태에서도 인에이블 정신호(SE)가“1”이고 입력 정신호(SI) 또는 입력 부신호(/SI)가 OV에서 Vcc로 스윙(SWING)하지 않는 작은 입력 전위차로 들어올 때 계속 전류를 소모하는 문제점이 있었다.However, the conventional PMOS cross-coupling amplifier has a higher gain than the current mirror amplifier, but the output positive signal SO is "0" and the output sub-signal / SO is "1". When amplified and output, the PMOS transistor MP2 is turned off because the output sub-signal / SO serving as the gate input is "1". Therefore, current paths through the PMOS transistor MP2, the NMOS transistor MN2, and the NMOS transistor MN3 are blocked. In addition, the first PMOS transistor MP1 remains on since the output positive signal SO, which is the input of the gate, is "0", and the input positive signal SI is lower than the threshold voltage V t of the first NMOS transistor MN1. Since the first NMOS transistor MN1 is turned on when the voltage is not a voltage, current consumption is continuously generated and amplified through the three transistors MP1, MN1, and MN3 as shown in the first (c) diagram. Even in this state, when the enable positive signal (SE) is "1" and the input positive signal (SI) or the input sub-signal (/ SI) enters a small input potential difference that does not swing from OV to V cc , the current continues to flow. There was a problem consuming.

상기 문제점을 해결하기 위하여 안출된 본 발명은 높은 이득과 전류소모를 줄이는 고속 동작 교차 결합 증폭기를 제공하는데 그 목적이 있다.Disclosure of Invention The present invention devised to solve the above problems has an object to provide a high speed operation cross coupled amplifier which reduces high gain and current consumption.

상기 목적을 달성하기 위하여 본 발명은, 증폭기의 출력 정신호 단자와 연결되는 드레인 단자, 출력 부신호를 받는 게이트 단자, 전압(Vcc)에 연결되는 소오스 단자를 갖는 제1PMOS 트랜지스터와, 증폭기의 출력 부신호 단자와 연결되는 드레인 단자, 출력 정신호를 받는 게이트 단자, 전압(Vcc)에 연결되는 소오스 단자를 갖는 제2PMOS 트랜지스터와, 상기 출력 정신호를 받는 드레인 단자, 증폭기의 입력 정신호를 받는 게이트 단자를 갖는 제1NMOS 트랜지스터와, 상기 출력 부신호를 받는 드레인 단자, 증폭기의 입력 부신호를 받는 게이트 단자를 갖는 제2NMOS 트랜지스터와, 증폭기의 출력 정신호를 받는드레인 단자, 인에이블 신호를 받는 게이트 단자, 상기 제1NMOS 트랜지스터의 소오스 단자와 연결되는 소오스 단자를 갖는 제5NMOS 트랜지스터와, 증폭기의 출력 부신호를 받는 드레인 단자, 인에이블 신호를 받는 게이트 단자, 상기 제2NMOS 트랜지스터의 소오스 단자와 연결되는 소오스 단자를 갖는 제6NMOS 트랜지스터와, 상기 제1NMOS 트랜지스터의 소오스 단자를 드레인 단자, 상기 제2NMOS 트랜지스터의소오스 단자를 게이트 단자로 갖는 제3NMOS 트랜지스터와, 상기 제2NMOS 트랜지스터의 소오스 단자를 드레인 단자, 상기 제1NMOS 트랜지스터의 소오스 단자를 게이트 단자로 갖는 제4NMOS 트랜지스터와, 상기 제3NMOS 트랜지스터 및 제4NMOS 트랜지스터의 소오스 단자와 연결되는 드레인 단자, 인에이블 신호를 받는 게이트 단자, 전압(Vss)에 연결되는 소오스 단자를 갖는 제7트랜지스터를 포함하여 이루어지는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a first PMOS transistor having a drain terminal connected to an output positive signal terminal of an amplifier, a gate terminal receiving an output subsignal, and a source terminal connected to a voltage Vcc, and an output subsignal of an amplifier. A first PMOS transistor having a drain terminal connected to the terminal, a gate terminal receiving an output positive signal, a source terminal connected to a voltage Vcc, a drain terminal receiving the output positive signal, and a gate terminal receiving an input positive signal of an amplifier A second NMOS transistor having a transistor, a drain terminal receiving the output subsignal, a gate terminal receiving an input subsignal of an amplifier, a drain terminal receiving an output positive signal of the amplifier, a gate terminal receiving an enable signal, and a first terminal of the first NMOS transistor A fifth NMOS transistor having a source terminal connected to the source terminal, and an output of the amplifier A sixth NMOS transistor having a drain terminal receiving a negative signal, a gate terminal receiving an enable signal, and a source terminal connected to a source terminal of the second NMOS transistor, a source terminal of the first NMOS transistor being a drain terminal, and a second terminal of the second NMOS transistor A third NMOS transistor having a source terminal as a gate terminal, a source terminal of the second NMOS transistor as a drain terminal, a fourth NMOS transistor having a source terminal of the first NMOS transistor as a gate terminal, and a source of the third and fourth NMOS transistors And a seventh transistor having a drain terminal connected to the terminal, a gate terminal receiving the enable signal, and a source terminal connected to the voltage V ss .

이하, 첨부된 도면 제2도를 참조하여 본 발명에 따른 교차 결합 증폭기를 상세히 설명한다.Hereinafter, a cross coupling amplifier according to the present invention will be described in detail with reference to FIG. 2.

본 발명에 따른 고속 동작 교차 결합 증폭기는 증폭기의 출력 정신호(SO) 단자와 연결되는 드레인 단자, 출력 부신호(/SO)를 받는 게이트 단자, 전압(Vcc)에 연결되는 소오스 단자를 갖는 제1PMOS 트랜지스터(MP1)와, 증폭기의 출력 부신호(/SO) 단자와 연결되는 드레인 단자, 출력 정신호(SO)를 받는 게이트 단자, 전압(Vcc)에 연결되는 소오스 단자를 갖는 제2PMOS 트랜지스터(MP2)와, 상기 출력 정신호(SO)를 받는 드레인 단자, 증폭기의 입력 정신호(SI)를 받는 게이트 단자를 갖는 제1NMOS 트랜지스터(MN1)와, 상기 출력 부신호(/SO)를 받는 드레인 단자, 증폭기의 입력 부신호(/SI)를 받는 게이트 단자를 갖는 제2NMOS 트랜지스터(MN2)와, 증폭기의 출력 정신호(SO)를 받는 드레인 단자, 인에이블 신호(SE)를 받는 게이트 단자, 상기 제1NMOS 트랜지스터(MN1)의 소오스 단자와 연결되는 소오스 단자를 갖는 제5NMOS 트랜지스터(MN5)와, 증폭기의 출력 부신호(/SO)를 받는 드레인 단자, 인에이블 신호(SE)를 받는 게이트 단자, 상기 제2NMOS 트랜지스터(MN2)의 소오스 단자와 연결되는 소오스 단자를 갖는 제6NMOS 트랜지스터(MN6)와, 상기 제1NMOS 트랜지스터(MN1)의 소오스 단자를 드레인 단자, 상기 제2NMOS 트랜지스터(MN2)의 소오스 단자를 게이트 단자로 갖는 제3NMOS 트랜지스터(MN3)와, 상기 제2NMOS 트랜지스터(MN2)의 소오스 단자를 드레인 단자, 상기 제1NMOS 트랜지스터(MN1)의 소오스 단자를 게이트 단자로 갖는 제4NMOS 트랜지스터(MN4)와, 상기 제3NMOS 트랜지스터(MN3) 및 제4NMOS 트랜지스터(MN4)의 소오스 단자와 연결되는 드레인 단자, 인에이블 신호(SE)를 받는 게이트 단자, 전압(Vss)에 연결되는 소오스 단자를 갖는 제7NMOS 트랜지스터(MN7)로 구성되어진다.A high speed operation cross coupled amplifier according to the present invention includes a first PMOS transistor having a drain terminal connected to an output positive signal SO terminal of the amplifier, a gate terminal receiving an output subsignal / SO, and a source terminal connected to a voltage Vcc. A second PMOS transistor MP2 having a MP1, a drain terminal connected to the output sub-signal (/ SO) terminal of the amplifier, a gate terminal receiving the output positive signal SO, a source terminal connected to the voltage Vcc, A first NMOS transistor MN1 having a drain terminal receiving the output positive signal SO, a gate terminal receiving an input positive signal SI of the amplifier, a drain terminal receiving the output subsignal / SO, and an input subsignal of the amplifier A second NMOS transistor MN2 having a gate terminal receiving (/ SI), a drain terminal receiving an output positive signal SO of the amplifier, a gate terminal receiving an enable signal SE, and a source of the first NMOS transistor MN1. Connected with terminal A fifth NMOS transistor MN5 having a source terminal, a drain terminal receiving an output sub-signal / SO of the amplifier, a gate terminal receiving an enable signal SE, and a source terminal of the second NMOS transistor MN2. A sixth NMOS transistor MN6 having a source terminal, a third NMOS transistor MN3 having a source terminal of the first NMOS transistor MN1 as a drain terminal, a source terminal of the second NMOS transistor MN2 as a gate terminal, and A fourth NMOS transistor MN4 having a source terminal of a second NMOS transistor MN2 as a drain terminal, a source terminal of the first NMOS transistor MN1 as a gate terminal, and a third NMOS transistor MN3 and a fourth NMOS transistor MN4. And a seventh NMOS transistor MN7 having a drain terminal connected to the source terminal of the gate terminal, a gate terminal receiving the enable signal SE, and a source terminal connected to the voltage V ss .

그리고 상기 제1NMOS 트랜지스터(MN1)의 소오스 단자가 연결되는 노드 N1과 제2NMOS 트랜지스터(MN2)의 소오스 단자가 연결되는 소오스 단자가 연결되는 노드 N2를 이퀄라이즈(EQUALIZE)하기 위하여 상기 제1NMOS 트랜지스터(MN1)의 소오스와 제2NMOS 트랜지스터(MN2)의 소오스 단자를 연결하되 인에이블 신호를 받는 게이트 단자를 갖는 제3PMOS 트랜지스터(MP3)와, 상기 출력 정신호(SO) 단자와 출력 부신호(/SO) 단자를 연결하되 인에이블 신호(SE)를 받는 게이트 단자를 갖는 제4PMOS 트랜지스터(MP4)를 추가적 포함하고 있다.The first NMOS transistor MN1 is used to equalize a node N1 connected to a source terminal of the first NMOS transistor MN1 and a node N2 connected to a source terminal connected to a source terminal of the second NMOS transistor MN2. A third PMOS transistor MP3 having a gate terminal connected to a source terminal of the second NMOS transistor MN2 and an enable signal, and the output positive signal SO terminal and the output sub-signal (/ SO) terminal. A fourth PMOS transistor MP4 connected to the first terminal having a gate terminal receiving the enable signal SE is additionally included.

상기 본 발명에 따른 일실시예의 동작상태를 살펴본다.It looks at the operating state of the embodiment according to the present invention.

증폭기를 동작시키기 위해 인에이블 신호(SE)가 하이로 입력되는 상태에서, 증폭기의 입력 정신호(SI)에 로우(low)가 입력되고, 입력 부신호(/SI)에 하이(High)가 입력되면, 제2NMOS 트랜지스터(MN2)는 온 상태가 되어 출력 부신호(/SO) 단자는 하이가 되고 출력 정신호(SO) 단자는 로우 상태가 된다. 이때 제1PMOS 트랜지스터(MP1)는 오프가 되고 동시에 제5NMOS 트랜지스터(MN5)는 온 되어 노드 N2가 노드 N1보다 전압이 높아진다. 따라서 제3NMOS 트랜지스터(MN3)와 제4NMOS 트랜지스터(MN4)는 교차 결합 형태이므로 시간이 지나 흐름에 따라 더욱 전압 차이가 벌어져 노드 N1는 로우, 노드 N2는 하이 상태가 된다.When the enable signal SE is input high to operate the amplifier, a low is input to the input positive signal SI of the amplifier and a high is input to the input sub-signal / SI. The second NMOS transistor MN2 is turned on so that the output negative signal (/ SO) terminal is high and the output positive signal SO terminal is low. At this time, the first PMOS transistor MP1 is turned off and at the same time, the fifth NMOS transistor MN5 is turned on so that the node N2 has a higher voltage than the node N1. Therefore, since the third NMOS transistor MN3 and the fourth NMOS transistor MN4 are cross-coupled, the voltage difference increases as time passes, so that the node N1 is low and the node N2 is high.

그리고 증폭기의 출력신호(SO)와 출력신호(/SO)는 노드 N1, N2의 변화에 따라 움직이며 교차 결합된 제1PMOS 트랜지스터(MP1)와 제2PMOS 트랜지스터(MP2)에 의해 출력이 고속으로 증폭된다.The output signal SO and the output signal / SO of the amplifier move according to the change of the nodes N1 and N2, and the output is amplified at high speed by the first PMOS transistor MP1 and the second PMOS transistor MP2 which are cross-coupled. .

상기 설명한 바와 같이 데이타 센싱(sensing)이 완료되면 출력 정신호(SO)와 노드 N1은 로우가 되고, 출력신호(/SO)와 노드 N2가 하이가 되면 상기 제1PMOS 트랜지스터(MP1)가 오프상태이므로, 상기 제1PMOS 트랜지스터(MP1), 제1NMOS 트랜지스터(MN1), 제3NMOS 트랜지스터(MN3)를 통한 경로로의 전류소모는 차단되게 되고, 또한 노드 N1이 로우가 됨으로써 제4NMOS 트랜지스터(MN4)가 오프되어 전류소모가 차단되게 된다.As described above, when data sensing is completed, the output positive signal SO and the node N1 go low, and when the output signal / SO and the node N2 go high, the first PMOS transistor MP1 is turned off. The current consumption to the path through the first PMOS transistor MP1, the first NMOS transistor MN1, and the third NMOS transistor MN3 is blocked, and the fourth NMOS transistor MN4 is turned off by turning off the node N1. Consumption is blocked.

그리고 제3, 제4PMOS 트랜지스터(MP3, MP4)는 증폭기의 오프 시간 동안 노드 N1, N2 및 출력 정신호(SO)와 출력 부신호(/SO)의 이퀄라이즈(equalize)역할을 각각 한다.The third and fourth PMOS transistors MP3 and MP4 serve to equalize the nodes N1 and N2 and the output positive signal SO and the output subsignal / SO during the off time of the amplifier.

상기와 같이 이루어지는 본 발명은 모스트랜지스터를 사용하는 IC 제품의 증폭기 사용시 높은 이득과 빠른 속도, 저전력 소모를 이룰 수 있는 효과가 있다.The present invention made as described above has the effect of achieving high gain, high speed, and low power consumption when using an amplifier of an IC product using a MOS transistor.

Claims (2)

고속 동작 교차 결합 증폭기(cross-coupled Amplifier)에 있어서, 증폭기의 출력 정신호(SO) 단자와 연결되는 드레인 단자, 출력 부신호(/SO)를 받는 게이트 단자, 전압(Vcc)에 연결되는 소오스 단자를 갖는 제1PMOS 트랜지스터(MP1)와, 증폭기의 출력 부신호(/SO) 단자와 연결되는 드레인 단자, 출력 정신호(SO)를 받는 게이트 단자, 전압(Vcc)에 연결되는 소오스 단자를 갖는 제2PMOS 트랜지스터(MP2)와, 상기 출력 정신호(SO)를 받는 드레인 단자, 증폭기의 입력 정신호(SI)를 받는 게이트 단자를 갖는 제1NMOS 트랜지스터(MN1)와, 상기 출력 부신호(/SO)를 받는 드레인 단자, 증폭기의 입력 부신호(/SI)를 받는 게이트 단자를 갖는 제2NMOS 트랜지스터(MN2)와, 증폭기의 출력 부신호(/SO)를 받는 드레인 단자, 인에이블 신호(SE)를 받는 게이트 단자, 상기 제1NMOS 트랜지스터(MN1)의 소오스 단자와 연결되는 소오스 단자를 갖는 제5NMOS 트랜지스터(MN5)와, 증폭기의 출력 정신호(SO)를 받는 드레인 단자, 인에이블 신호(SE)를 받는 게이트 단자, 상기 제2NMOS 트랜지스터(MN2)의 소오스 단자와 연결되는 소오스 단자를 갖는 제6NMOS 트랜지스터(MN6)와, 상기 제1NMOS 트랜지스터(MN1)의 소오스 단자를 드레인 단자, 상기 제2NMOS 트랜지스터(MN2)의 소오스 단자를 게이트 단자로 갖는 제3NMOS 트랜지스터(MN3)와, 상기 제2NMOS 트랜지스터(MN2)의 소오스 단자를 드레인 단자, 상기 제1NMOS 트랜지스터(MN1)의 소오스 단자를 게이트 단자로 갖는 제4NMOS 트랜지스터(MN4)와, 상기 제3NMOS 트랜지스터(MN3) 및 제4NMOS 트랜지스터(MN4)의 소오스 단자와 연결되는 드레인 단자, 인에이블 신호(SE)를 받는 게이트 단자, 전압(Vss)에 연결되는 소오스 단자를 갖는 제7트랜지스터(MN7)를 포함하여 이루어지는 것을 특징으로 하는 고속 동작 교차 결합 증폭기.In a high speed operation cross-coupled amplifier, a drain terminal connected to the output positive signal (SO) terminal of the amplifier, a gate terminal receiving the output sub-signal (/ SO), and a source terminal connected to the voltage (Vcc) A second PMOS transistor MP1 having a first PMOS transistor MP1, a drain terminal connected to the output sub-signal (/ SO) terminal of the amplifier, a gate terminal receiving the output positive signal SO, and a source terminal connected to the voltage Vcc ( A first NMOS transistor MN1 having an MP2), a drain terminal receiving the output positive signal SO, a gate terminal receiving an input positive signal SI of the amplifier, a drain terminal receiving the output subsignal / SO, and an amplifier A second NMOS transistor MN2 having a gate terminal receiving an input sub-signal (/ SI), a drain terminal receiving an output sub-signal (/ SO) of an amplifier, a gate terminal receiving an enable signal (SE), and the first NMOS Source terminal of transistor MN1 A fifth NMOS transistor MN5 having a source terminal coupled to the drain terminal; a drain terminal receiving an output positive signal SO of the amplifier; a gate terminal receiving an enable signal SE; and a source terminal of the second NMOS transistor MN2. A sixth NMOS transistor MN6 having a source terminal; a source terminal of the first NMOS transistor MN1; a drain terminal; a third NMOS transistor MN3 having a source terminal of the second NMOS transistor MN2; A fourth NMOS transistor MN4 having a source terminal of the second NMOS transistor MN2 as a drain terminal, a source terminal of the first NMOS transistor MN1 as a gate terminal, and a third NMOS transistor MN3 and a fourth NMOS transistor MN4 ), including a seventh transistor (MN7) having a source terminal connected to the source terminal and the drain terminal connected to a gate terminal receiving the enable signal (SE), a voltage (V ss) of High-speed operation amplifier cross-coupled, characterized in that that the lure. 제1항에 있어서, 상기 제1NMOS 트랜지스터(MN1)의 소오스 단자가 연결되는 노드 N1과 제2NMOS 트랜지스터(MN2)의 소오스 단자가 연결되는 소오스 단자가 연결되는 노드 N2를 이퀄라이즈(equalize)하기 위하여 상기 제1NMOS 트랜지스터(MN1)의 소오스와 제2NMOS 트랜지스터(MN2)의 소오스 단자를 연결하되 인에이블 신호를 받는 게이트 단자를 갖는 제3PMOS 트랜지스터(MP3)와, 상기 출력 정신호(SO) 단자와 출력 부신호(/SO) 단자를 연결하되 인에이블 신호(SE)를 받는 게이트 단자를 갖는 제4PMOS 트랜지스터(MP4)를 더 포함하여 이루어지는 것을 특징으로 하는 고속 동작 교차 결합 증폭기.The method of claim 1, wherein the node N1 to which the source terminal of the first NMOS transistor MN1 is connected and the node N2 to which the source terminal of the second NMOS transistor MN2 is connected are equalized. A third PMOS transistor MP3 connecting a source of the first NMOS transistor MN1 and a source terminal of the second NMOS transistor MN2 and having a gate terminal configured to receive an enable signal, the output positive signal SO terminal, and an output subsignal ( / SO) and a fourth PMOS transistor (MP4) having a gate terminal for receiving the enable signal (SE) further comprises a high-speed operation cross coupled amplifier.
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